KR102248282B1 - Cmos 반도체 장치 - Google Patents

Cmos 반도체 장치 Download PDF

Info

Publication number
KR102248282B1
KR102248282B1 KR1020140007354A KR20140007354A KR102248282B1 KR 102248282 B1 KR102248282 B1 KR 102248282B1 KR 1020140007354 A KR1020140007354 A KR 1020140007354A KR 20140007354 A KR20140007354 A KR 20140007354A KR 102248282 B1 KR102248282 B1 KR 102248282B1
Authority
KR
South Korea
Prior art keywords
guard ring
isolated
mos transistor
semiconductor device
well
Prior art date
Application number
KR1020140007354A
Other languages
English (en)
Other versions
KR20150087006A (ko
Inventor
유지학
황정화
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140007354A priority Critical patent/KR102248282B1/ko
Publication of KR20150087006A publication Critical patent/KR20150087006A/ko
Application granted granted Critical
Publication of KR102248282B1 publication Critical patent/KR102248282B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 기판 내의 웰 내에 제공된 제1 MOS 트랜지스터; 상기 제1 MOS 트랜지스터에 인접하고, 상기 반도체 기판 내에 제공된 제2 MOS 트랜지스터; 상기 웰 내에서 상기 제1 MOS 트랜지스터를 부분적으로 둘러싸는 제1 가드 링; 상기 제2 MOS 트랜지스터를 부분적으로 둘러싸는 제2 가드 링; 제1 아이솔레이티드 가드 링(Isolated guardring); 및 제2 아이솔레이티드 가드 링을 포함하되, 상기 제1 가드 링 및 제2 가드 링은 오픈-루프(Open-loop) 구조인 CMOS 반도체 장치에 관한 것이다.

Description

CMOS 반도체 장치{CMOS SEMICONDUCTOR DEVICE}
본 발명은 CMOS 반도체 장치에 관한 것이다.
CMOS 반도체 장치(complementary metal oxide semiconductor)란 PMOS 트랜지스터와 NMOS 트랜지스터를 서로 절연하여 동일 칩에 만들어 넣어 양자가 상보적으로 동작하도록 한 소자이다. 일반적으로 CMOS 반도체 장치는 기생 PNP형 바이폴라 트랜지스터(bipolar transistor) 및 기생 NPN형 바이폴라 트랜지스터로 구성되는 PNPN구조의 SCR(silicon contolled rectifier)를 포함한다. SCR은 사이리스터(thyristor)의 하나이다.
래치-업(latch-up)이란 PNPN 구조의 CMOS 트랜지스터에 기생하는 바이폴라 성분인 수직 구조의 PNP(또는 NPN) 트랜지스터와 수평구조의 NPN(또는 PNP) 트랜지스터가 동시에 작동하여 낮은 임피던스 상태로 될 때, 기생 바이폴라 트랜지스터로 인하여 의도하지 않은 전류가 흘러 CMOS 반도체 장치의 특성이 저해되는 것을 말한다. 이를 방지하기 위해서 NMOS 트랜지스터와 PMOS 트랜지스터의 간격을 크게 유지해야하는데, 이는 반도체 장치의 집적화에 가장 큰 걸림돌이 된다.
가드 링(Guard ring)은 래치-업을 방지하기 위해 MOS 트랜지스터 주위에 배치되어, 소수 캐리어를 흡수하여 전위차가 발생하는 것을 방지함으로써, 기생 트랜지스터가 작동 되는 것을 방지한다.
본 발명은 반도체 장치의 신뢰성을 향상시키고, 배선 효율을 높일 수 있는 반도체 장치의 가드 링 배치 방법을 제공한다.
본 발명은 반도체 기판 내의 웰 내에 제공된 제1 MOS 트랜지스터; 상기 제1 MOS 트랜지스터에 인접하고, 상기 반도체 기판 내에 제공된 제2 MOS 트랜지스터; 상기 웰 내에서 상기 제1 MOS 트랜지스터를 부분적으로 둘러싸는 제1 가드 링; 상기 제2 MOS 트랜지스터를 부분적으로 둘러싸는 제2 가드 링; 제1 아이솔레이티드 가드 링(Isolated guardring); 및 제2 아이솔레이티드 가드 링을 포함하되, 상기 제1 가드 링 및 제2 가드 링은 오픈-루프(Open-loop) 구조인 CMOS 반도체 장치에 관한 것이다.
실시 예로써, 제1 가드 링 및 제2 가드 링은 개구부들이 서로 대향할 수 있다. 상기 제1 아이솔레이티드 가드 링은 상기 제1 가드 링의 개구부에 제공되고, 상기 제2 아이솔레이티드 가드 링은 상기 제2 가드 링의 개구부에 제공된다. 상기 제1 아이솔레이티드 가드 링 및 상기 제2 아이솔레이티드 가드 링은 서로 대향할 수 있다.
상기 제1 가드 링의 개구부 및 상기 제2 가드 링의 개구부에 배선용 게이트 폴리 실리콘들이 더 제공될 수 있다.
본 발명은 제1 가드 링 및 제2 가드 링이 개구부를 갖는 오픈-루프 구조를 갖고록 하고, 제1 가드 링의 개구부에 제1 아이솔레이티드 가드 링을 배치하고, 제2 가드 링의 개구부에 제2 아이솔레이티드 가드 링을 배치하여 래치-업을 방지할 수 있다.
제1 가드 링과 제1 아이솔레이티드 가드 링 사이의 공간, 및 제2 가드 링과 제2 아이솔레이티드 가드 링 사이의 공간에 배선용 게이트 폴리 실리콘들을 배치함으로써 배선 효율을 극대화할 수 있다.
도 1은 일반적인 CMOS 반도체 장치의 단면도이다.
도 2는 본 발명의 실시 예에 따른 CMOS 반도체 장치의 평면도이다.
도 3은 도 2의 I-I' 에 따른 단면의 예시적 도면이다.
도 4는 도 2의 II-II' 에 따른 단면의 예시적 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 반도체 장치의 패드가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 1은 일반적인 CMOS 반도체 장치(100)를 도시한 단면도이다. 도 1을 참조하면, 일반적인 CMOS 반도체 장치(100)는 P형 반도체 기판(110) 내에 형성되는 N형 웰(well)(120), N형 웰(120) 내에 형성되는 PMOS 트랜지스터(130), 및 P형 반도체 기판(110) 내에 형성되는 NMOS 트랜지스터(140)를 포함할 수 있다.
PMOS 트랜지스터(130)는 고농도 P형 불순물이 도핑된 소스(132), 드레인(134), 및 소스(132)와 드레인(134) 사이의 N형 웰(120) 상에 제공된 게이트 전극(136)을 포함한다. NMOS 트랜지스터(140)는 고농도 N형 불순물이 도핑된 소스(142), 드레인(144), 및 소스(142)와 드레인(144) 사이의 P형 기판(110) 상에 제공된 게이트 전극(146)을 포함한다.
전원전압(VDD)이 PMOS 트랜지스터(130)의 소스(132)에 인가되고, 접지전압(VSS)이 NMOS 트랜지스터의 소스(142)에 인가된다. 입력단자(VIN)가 PMOS 트랜지스터(130)의 게이트 전극(136) 및 NMOS 트랜지스터의 게이트 전극(146)에 연결되고, 출력단자(VOUT)가 PMOS 트랜지스터(130)의 드레인(134) 및 NMOS 트랜지스터(140)의 드레인(144)에 연결된다.
CMOS 반도체 장치(100)에서의 래치-업 발생 과정은 다음과 같다. PMOS 트랜지스터(120)의 소스(132), N형 웰(120), 및 P형 기판(110)은 각각 기생 PNP 바이폴라 정션 트랜지스터(Bibolar Junction Transistor)의 이미터(Emitter), 베이스(Base), 및 컬렉터(Collector)를 구성한다. 그리고, NMOS 트랜지스터(140)의 소스(142), P형 기판(110), 및 N형 웰(120)은 각각 기생 NPN 바이폴라 정션 트랜지스터의 이미터, 베이스, 및 콜렉터를 구성한다.
전원전압 VDD가 CMOS 반도체 장치(100)에 공급될 때, 출력단자(VOUT)에 전원전압 VDD보다 높은 외부 전압(예컨대, 노이즈)이 인가되면, 기생 PNP 바이폴라 정션 트랜지스터의 이미터-베이스 접합이 순방향 바이어스가 되므로, 기생 PNP 바이폴라 정션 트랜지스터가 작동된다. 작동된 기생 PNP 바이폴라 정션 트랜지스터에 의해 정공이 P형 기판(110)으로 유입된다.
P형 기판(110)에 유입된 정공에 의해 기생 NPN 바이폴라 정션 트랜지스터의 베이스-이미터 접합이 순방향 바이어스가 되므로, 기생 NPN 바이폴라 정션 트랜지스터가 작동된다. 작동된 기생 NPN 바이폴라 정션 트랜지스터에 의해 전자가 N형 웰(120)에 유입된다. 그리고, N형 웰(120)에 유입된 전자는 기생 PNP 바이폴라 정션 트랜지스터를 보다 강하게 작동시킨다.
그리고, 기생 바이폴라 정션 트랜지스터들이 서로를 강하게 작동시키면서 전원전압(VDD)에서 접지전압(VSS)으로 직접적으로 전류가 흐르게 되어 CMOS 반도체 장치가 망가질 수 있다.
도 2는 본 발명의 실시 예에 따른 CMOS 반도체 장치를 도시한 평면도이다. 도 2를 참조하면, 반도체 기판(210) 내에 웰(220)이 제공된다. 웰(220) 내에 적어도 하나의 제1 MOS 트랜지스터(230)가 제공되며, 반도체 기판(210) 내에 적어도 하나의 제2 MOS 트랜지스터(240)가 제공된다. 제1 MOS 트랜지스터(230) 및 반도체 기판(210)은 제1 도전형이고, 제2 MOS 트랜지스터(240) 및 웰(220)은 제2 도전형이다. 본 발명의 실시 예에 따라, 제1 도전형은 P형이고, 제2 도전형은 N형일 수 있다.
웰(220) 내에 제공되는 제1 가드 링(250)은 제1 MOS 트랜지스터(230)의 일부만을 둘러싸고, 반도체 기판(210) 내에 제공되는 제2 가드 링(260)은 제2 MOS 트랜지스터(240)의 일부만을 둘러쌀 수 있다. 즉, 제1 가드 링(250) 및 제2 가드 링(260)은 그들의 개구부가 서로 대향하는 오픈-루프(Open-loop) 구조일 수 있다.
제1 아이솔레이티드 가드 링(Isolated guardring)(270)이 웰(220) 내에 제공된다. 제2 아이솔레이티드 가드 링(280)이 반도체 기판(210) 내에 제공된다. 제1 아이솔레이티드 가드 링(270)은 제1 가드 링(250)의 개구부에 배치될 수 있고, 제2 아이솔레이티드 가드 링(280)은 제2 가드 링(260)의 개구부에 배치될 수 있으며, 서로 대향하는 구조일 수 있다.
배선용 게이트 폴리 실리콘들(290)이 제공된다. 배선용 게이트 폴리 실리콘들(290)은 제1 아이솔레이티드 가드 링(270) 및 제2 아이솔레이티드 가드 링(280)이 놓인 방향(도 2의 x 방향)으로 배치될 수 있다. 구체적으로, 배선용 게이트 폴리 실리콘들(290)이 제1 가드 링(250)과 제1 아이솔레이티드 가드 링(270) 사이, 및 제2 가드 링(260)과 제2 아이솔레이티드 가드 링(280) 사이에 배치되어 배선 효율을 향상시킬 수 있다.
도 3은 도 2의 I-I' 선에 따른 단면의 예시적 도면이다. 래치-업을 방지하기 위해 다양한 가드 링 장치들이 제공될 수 있으며, 도 3은 이해를 돕기 위함이다.
도 3을 참조하면, CMOS 반도체 장치(200)는 반도체 기판(210) 내에 제공된 웰(220), 웰(220) 내에 제공된 적어도 하나의 제1 MOS 트랜지스터(230), 및 반도체 기판(210) 내에 제공된 적어도 하나의 제2 MOS 트랜지스터(240)를 포함할 수 있다. 제1 MOS 트랜지스터(230) 및 반도체 기판(210)은 제1 도전형이고, 제2 MOS 트랜지스터(240) 및 웰(220)은 제2 도전형이다. 본 발명의 실시 예에 따라, 제1 도전형은 P형이고, 제2 도전형은 N형일 수 있다.
제1 MOS 트랜지스터(230)는 제1 도전형 불순물이 도핑된 소스(232), 드레인(234), 및 소스(232)와 드레인(234) 사이의 웰(220) 상에 제공된 게이트 전극(236)을 포함할 수 있다. 제2 MOS 트랜지스터(240)는 제2 도전형 불순물이 도핑된 소스(242), 드레인(244), 및 소스(242)와 드레인(244) 사이의 기판(210) 상에 제공된 게이트 전극(246)을 포함할 수 있다. 본 발명의 실시 예에 따라 제1 도전형은 P형이고, 제2 도전형은 N형일 수 있다.
제1 가드 링(250) 및 제1 아이솔레이티드 가드 링(Isolated guardring)(270)이 제1 MOS 트랜지스터(230) 주변의 웰(220) 내에 제공된다. 제1 가드 링(250) 및 제1 아이솔레이티드 가드 링(270)은 제2 도전형이다. 본 발명의 실시 예에 따라, 제1 가드 링(250) 및 제1 아이솔레이티드 가드 링(270)의 캐리어 농도는 웰(220)의 캐리어 농도보다 높을 수 있으며, 제2 도전형은 N형일 수 있다.
제2 가드 링(260) 및 제2 아이솔레이티드 가드 링(280)이 제2 MOS 트랜지스터(240) 주변의 반도체 기판(210) 내에 제공된다. 제2 가드 링(260) 및 제2 아이솔레이티드 가드 링(280)은 제1 도전형이다. 본 발명의 실시 예에 따라, 제2 가드 링(260) 및 제2 아이솔레이티드 가드 링(280)의 캐리어 농도는 반도체 기판(210)의 캐리어 농도보다 높을 수 있으며, 제1 도전형은 P형일 수 있다.
입력단자(VIN)가 제1 MOS 트랜지스터(230)의 게이트 전극(236) 및 제2 MOS 트랜지스터(240)의 게이트 전극(246)에 연결될 수 있다. 출력단자(VOUT)가 제1 MOS 트랜지스터(230)의 드레인 전극(234) 및 제2 MOS 트랜지스터(240)의 드레인 전극(244)에 연결될 수 있다.
전원전압(VDD)이 제1 MOS 트랜지스터(230)의 소스(232), 제1 가드 링(250), 및 제1 아이솔레이티드 가드 링(270)에 인가될 수 있다. 접지전압(VSS)이 제2 MOS 트랜지스터(240)의 소스(242), 제2 가드 링(260), 및 제2 아이솔레이티드 가드 링(280)에 인가될 수 있다.
도 4는 도 2의 II-II' 선에 따른 단면의 예시적 도면이다. 래치-업을 방지하기 위해 다양한 가드 링 장치들이 제공될 수 있으며, 도 4는 이해를 돕기 위함이다.
도 4 및 도 2를 참조하면, 배선용 게이트 폴리 실리콘들(290)이 제1 가드 링(250) 및 제2 가드 링(260)의 개구부들에 배치될 수 있다. 구체적으로, 배선용 게이트 폴리 실리콘들(290)이 제1 가드 링(250)과 제1 아이솔레이티드 가드 링(270) 사이, 및 제2 가드 링(260)과 제2 아이솔레이티드 가드 링(280) 사이에 배치되어, 배선 효율을 향상시킬 수 있다.
따라서, 기생 NPN 바이폴라 정션 트랜지스터가 작동됨에 따라 N형 웰(220)에 유입되는 전자는 제1 가드 링(250) 및 제1 아이솔레이티드 가드 링(270)을 통해 외부로 빠져나오고, 기생 PNP 바이폴라 정션 트랜지스터가 작동됨에 따라 P형 기판(210)에 주입되는 정공은 제2 가드 링(260) 및 제2 아이솔레이티드 가드 링(280)을 통해 외부로 빠져나와 래치-업이 방지된다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

Claims (9)

  1. 반도체 기판 내의 웰 내에 제공된 적어도 하나의 제1 MOS 트랜지스터;
    상기 적어도 하나의 제1 MOS 트랜지스터에 인접하고, 상기 반도체 기판 내에 제공된 적어도 하나의 제2 MOS 트랜지스터;
    상기 웰 내에서 상기 적어도 하나의 제1 MOS 트랜지스터를 부분적으로 둘러싸는 제1 가드 링;
    상기 적어도 하나의 제2 MOS 트랜지스터를 부분적으로 둘러싸는 제2 가드 링;
    제1 아이솔레이티드 가드 링; 및
    제2 아이솔레이티드 가드 링을 포함하되,
    상기 제1 가드 링 및 상기 제2 가드 링은 그들의 개구부를 갖는 오픈-루프 구조이고, 상기 제1 가드 링의 개구부와 상기 제2 가드 링의 개구부가 서로 대향하고, 상기 제1 아이솔레이티드 가드 링은 상기 제1 가드 링의 개구부에 배치되고, 상기 제2 아이솔레이티드 가드 링은 상기 제 2 가드 링의 개구부에 배치되는 CMOS 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2 아이솔레이티드 가드 링들에 이격되고, 상기 제1 가드 링의 개구부 및 상기 제2 가드 링의 개구부에 제공된 배선용 게이트 폴리 실리콘들을 더 포함하는 CMOS 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 MOS 트랜지스터 및 상기 반도체 기판은 제1 도전형이고, 상기 제2 MOS 트랜지스터 및 상기 웰은 제2 도전형인 CMOS 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 가드 링 및 상기 제1 아이솔레이티드 가드 링은 제2 도전형이고, 상기 제2 가드 링 및 상기 제2 아이솔레이티드 가드 링은 제1 도전형인 CMOS 반도체 장치.
  5. 제 3항 또는 제 4항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 CMOS 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 가드 링 및 상기 제1 아이솔레이티드 가드 링의 캐리어 농도는 상기 웰의 캐리어 농도보다 높은 CMOS 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 가드 링 및 상기 제2 아이솔레이티드 가드 링의 캐리어 농도는 상기 반도체 기판의 캐리어 농도보다 높은 CMOS 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 가드 링 및 상기 제1 아이솔레이티드 가드 링에 전원전압이 인가되는 CMOS 반도체 장치.
  9. 제 1항에 있어서,
    상기 제2 가드 링 및 상기 제2 아이솔레이티드 가드 링에 접지전압이 인가되는 CMOS 반도체 장치.
KR1020140007354A 2014-01-21 2014-01-21 Cmos 반도체 장치 KR102248282B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140007354A KR102248282B1 (ko) 2014-01-21 2014-01-21 Cmos 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140007354A KR102248282B1 (ko) 2014-01-21 2014-01-21 Cmos 반도체 장치

Publications (2)

Publication Number Publication Date
KR20150087006A KR20150087006A (ko) 2015-07-29
KR102248282B1 true KR102248282B1 (ko) 2021-05-06

Family

ID=53876413

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140007354A KR102248282B1 (ko) 2014-01-21 2014-01-21 Cmos 반도체 장치

Country Status (1)

Country Link
KR (1) KR102248282B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672584A (en) 1984-01-20 1987-06-09 Matsushita Electric Industrial Co., Ltd. CMOS integrated circuit
US5367187A (en) 1992-12-22 1994-11-22 Quality Semiconductor, Inc. Master slice gate array integrated circuits with basic cells adaptable for both input/output and logic functions
JP2002057284A (ja) 2000-08-03 2002-02-22 Motorola Inc 半導体装置およびラッチアップ防止効果を最適化するガードリングレイアウト方法
JP2007281147A (ja) 2006-04-05 2007-10-25 Sanyo Electric Co Ltd Ｃｍｏｓ半導体集積回路装置
JP2012234890A (ja) 2011-04-28 2012-11-29 Renesas Electronics Corp ガードバンドセル及びガードバンド

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910013592A (ko) * 1989-12-29 1991-08-08 김광호 반도체소자의 래치업 특성 개선을 위한 박스가드링 설계방법
JPH0697374A (ja) * 1992-09-11 1994-04-08 Hitachi Ltd 半導体集積回路
JP2911345B2 (ja) * 1992-11-25 1999-06-23 三菱電機株式会社 半導体集積回路装置
US5719733A (en) * 1995-11-13 1998-02-17 Lsi Logic Corporation ESD protection for deep submicron CMOS devices with minimum tradeoff for latchup behavior
US5998846A (en) * 1998-03-30 1999-12-07 Vanguard International Semiconductor Corporation Layout structure of multi-use coupling capacitors in reducing ground bounces and replacing faulty logic components
JP4728833B2 (ja) * 2006-02-15 2011-07-20 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP5010158B2 (ja) * 2006-03-09 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置
KR20090096172A (ko) * 2008-03-07 2009-09-10 주식회사 하이닉스반도체 래치업을 방지하는 반도체 장치
KR20090097720A (ko) * 2008-03-12 2009-09-16 주식회사 하이닉스반도체 래치업을 방지하는 씨모스 반도체 장치
JP6022804B2 (ja) * 2011-07-25 2016-11-09 ルネサスエレクトロニクス株式会社 半導体集積回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672584A (en) 1984-01-20 1987-06-09 Matsushita Electric Industrial Co., Ltd. CMOS integrated circuit
US5367187A (en) 1992-12-22 1994-11-22 Quality Semiconductor, Inc. Master slice gate array integrated circuits with basic cells adaptable for both input/output and logic functions
JP2002057284A (ja) 2000-08-03 2002-02-22 Motorola Inc 半導体装置およびラッチアップ防止効果を最適化するガードリングレイアウト方法
JP2007281147A (ja) 2006-04-05 2007-10-25 Sanyo Electric Co Ltd Ｃｍｏｓ半導体集積回路装置
JP2012234890A (ja) 2011-04-28 2012-11-29 Renesas Electronics Corp ガードバンドセル及びガードバンド

Also Published As

Publication number Publication date
KR20150087006A (ko) 2015-07-29

Similar Documents

Publication Publication Date Title
US7608907B2 (en) LDMOS gate controlled schottky diode
US9412732B2 (en) Semiconductor device
TWI527241B (zh) 半導體裝置
US11502078B2 (en) Latch-up immunization techniques for integrated circuits
KR20040085031A (ko) 반도체장치
JPS632370A (ja) 半導体装置
JPH0654797B2 (ja) Ｃｍｏｓ半導体装置
US8963202B2 (en) Electrostatic discharge protection apparatus
JP2014138091A (ja) 半導体装置およびその製造方法
JP2015056634A (ja) 半導体装置
JP2008205148A (ja) 縦型ｐｎｐバイポーラトランジスタ用静電破壊保護素子
JP2009038130A (ja) 横型ｍｏｓトランジスタ及びこれを用いた半導体装置
JP2016174128A (ja) 半導体装置および半導体装置の試験方法
KR102248282B1 (ko) Cmos 반도체 장치
US6084272A (en) Electrostatic discharge protective circuit for semiconductor device
US11222886B2 (en) ESD protection device with low trigger voltage
US9608097B2 (en) Insulated gate bipolar transistor amplifier circuit
CN108346652A (zh) 一种静电放电防护器件
JP5845804B2 (ja) 半導体デバイス
JP6549905B2 (ja) 半導体集積回路
KR20090097720A (ko) 래치업을 방지하는 씨모스 반도체 장치
CN110600465B (zh) 半导体结构
US9590091B2 (en) Minority carrier conversion structure
WO2023020009A1 (zh) 静电保护电路和静电保护结构
TWI686915B (zh) 半導體結構

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant