JP2002057284A

JP2002057284A - 半導体装置およびラッチアップ防止効果を最適化するガードリングレイアウト方法

Info

Publication number: JP2002057284A
Application number: JP2000236037A
Authority: JP
Inventors: Hideki Fukazawa; 秀貴深澤
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 2000-08-03
Filing date: 2000-08-03
Publication date: 2002-02-22
Anticipated expiration: 2020-08-03
Also published as: JP4732567B2

Abstract

(57)【要約】【課題】ラッチアップ防止用ガードリンングのレイアウ
トを最適化した半導体装置とそのレイアウト方法を提供
する。【解決手段】サブコンを「集中」・「排除」・「選択」
することにより、寄生素子の活性化・不活性化を意図的
に制御することができる。サブコンを「集中」して配置
した部分は寄生素子が活性化するので、その部分にエピ
コン・ウエルコンを挿入して余分な電流を吸い上げるこ
とができる。寄生素子を不活性にしたい回路領域ではサ
ブコンをできる限り「排除」する。実チップ上でこれら
の領域を意図的に「選択」する。また、ガードリングを
多重にすることにより、さらに効果を２〜３倍とするこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に半導体装置に関
し、さらに詳細にはラッチアップ防止用にガードリンン
グのレイアウトを最適化した半導体装置とそのレイアウ
ト方法に関する。

【０００２】

【従来技術】ＣＭＯＳ技術の共通の問題として、微細化
するにつれてラッチアップ現象が顕著に発生することが
ある。ラッチアップ現象は、寄生ｐｎｐｎサイリスタが
オン状態に入り、電源端子間に過大電流が流れて素子を
破壊する現象である。最大定格を超えたサージ、電源リ
プル、雑音、電源起動時の電源立上時間の差などにより
引き起こされる。このオン状態は、ｐｎｐおよびｎｐｎ
トランジスタのベース接地小信号電流利得の和が１を超
える場合に発生する。ラッチアップを防止するために、
ｐ+、ｎ+形のガードリングを基板表面に形成することが
従来よりおこなわれている。

【０００３】パワー素子部分は、電流の注入・抽出が行
われる拡散層で、ここから基板等に電流（電荷）が注入
・抽出されるので、「CMOS NWELL中の電源に接続された
P」−「N(CMOSNWELL)」−「Psub」-「N(PowerMOS)」と
いうサイリスタ構造のトリガーとなる。ｐｎｐｎ構造の
寄生ｐｎｐトランジスタの増幅率等の性能は、各プロセ
スの拡散層の濃度によってきまるのが、一般的である。
一方ｎｐｎの性能はレイアウト配置に依存するので、こ
の点に注目した。

【０００４】図１は、従来技術による、Ｐ+層からなる
ＶＳＳ・サブストレート・コンタクト（以下、サブコン
またはＰ+層という）１３とＮ+層からなるＶＤＤ・ＮＷ
ＥＬＬ/ＮＥＰＩ（以下、ＮＷＥＬＬまたはＮ+層とい
う）１４をガードリングとしてＬＤＭＯＳ１１とＮＷＥ
ＬＬ１２間に配置し、Ｐ+層１５を有するＣＭＯＳ構造
の平面図１０を示す。

【０００５】図２は、図１のＡ-Ａ'間の断面図２０を示
す。

【０００６】図３は、図２からＰ+層１３を排除した場
合の断面図３０を示す。

【０００７】図１ないし図３のＰ+層１５は、ＣＭＯＳ
・ＮＷＥＬＬ１２に付随して生じるサブコンであり、ガ
ードリングとしての役目も期待されていた。図面中の数
字（参照番号を除く）は、ＬＤＭＯＳ１１とＣＭＯＳ・
ＮＷＥＬＬ１２間の間隔とＰ+層、Ｎ+層の各幅を示す。
以下で、説明する実験において、このＬＤＭＯＳ１１と
ＣＭＯＳ・ＮＷＥＬＬ１２間の間隔を変化させ、ガード
リングの効果を検証した。以下の図面中のＬＤＭＯＳと
ＣＭＯＳ・ＮＷＥＬＬ間の間隔と各層上に記載した数字
は、同様の意味であるが、特定を意図するものではな
い。

【０００８】ラッチアップ防止には、従来技術によるデ
ザインルールでは、Ｐ+層１３、１５とＮ+層１４をＰＭ
ＯＳ領域１１とＮＭＯＳ領域１２の間に配置すること
と、Ｐ+層とＮ+層をそれぞれ１列ずつ配置することであ
った。レイアウトルールとしては、ＬＤＭＯＳ１１とＣ
ＭＯＳ・ＮＷＥＬＬ１２間の間隔を８５μｍで、±２０
０ｍＡの許容量が得られる。したがって、許容量が数ア
ンペアの場合、間隔はその電流値に応じて増加するので
数百μｍ程度必要であった。サブコン（Ｐ+層）の配置
方法については、特段のルールはなかった。

【０００９】以上から、これまでガードリングは、Ｐ+
層とＮ+層を入れれば良い、間隔は広ければ広いほど良
いという受動的なものであった。

【００１０】

【解決すべき課題】ガードリングを入れる間隔はシュリ
ンクレートに依存しないので、微細化が進むと共にラッ
チアップ防止のために必要とされる領域が増加してしま
う。また、動作電流が数アンペアを保証しなければなら
ないパワー素子の場合、その間隔は更に広いため、ダイ
サイズ縮小の妨げとなっている。さらに、サブコンを多
く入れれば良いまたは入れさえすればラッチアップは防
げるという認識が逆にラッチアップを招くことがあっ
た。

【００１１】したがって、本発明の一目的は、ガードリ
ングのレイアウト方法を最適化することにより、従来に
比較して寄生素子の性能（増幅率）を半減することであ
る。

【００１２】また、本発明の一目的は、サブコンの「選
択」「集中」「排除」することにより、寄生素子の活性
化・不活性化を制御し、能動的にラッチアップを防止す
ることである。

【００１３】さらに、本発明の一目的は、ラッチアップ
ガードリンング間隔を従来に比べ半分にして、ダイサイ
ズを縮小することである。

【００１４】さらに、本発明の一目的は、小型で信頼性
の高いダイチップを製造することである。

【００１５】

【課題を解決するための手段】前記および他の目的は、
半導体装置であって、半導体装置内に配置されたＰ+層
とＮ+層からなるガードリングであって、寄生素子を不
活性にしたい領域からＰ+層を排除し、活性にしたい領
域にＰ+層を集中することにより寄生素子の活性化およ
び不活性化を制御した半導体装置によって実現される。

【００１６】

【実施例】ラッチアップ防止効果を最適化するガード
リングレイアウト方法を検証するため、種々の実験を行
った。以下に、その実験内容を述べる。

【００１７】図４は、本願の一実験例による、図３から
ＣＭＯＳ・ＮＷＥＬＬ１２に付随したＰ+層１５を排除
し、ガードリングとしてＮ+層１４のみを形成した場合
の断面図４０を示す。

【００１８】図５は、本願の一実験例による、ＬＤＭＯ
Ｓ５１とＣＭＯＳ・ＮＷＥＬＬ５２間にコの字型のガー
ドリンングとしてＰ+層５３、Ｎ+層５４を形成し、Ｐ+
層５５を有するＣＭＯＳ構造の平面図５０を示す。

【００１９】図６は、本願の一実験例による、図５のＢ
-Ｂ'間の断面図６０を示す。ＬＤＭＯＳ５１とＣＭＯＳ
・ＮＷＥＬＬ５２間の間隔は、８５μｍ、１２８μｍ、
１７０μｍの３通りで実験を行った。

【００２０】図７は、図６をＰ+層、Ｎ+層およびＬＤＭ
ＯＳ５１とＣＭＯＳ・ＮＷＥＬＬ５２間の間隔を変更し
た場合の断面図８０を示す。ＬＤＭＯＳ５１とＣＭＯＳ
・ＮＷＥＬＬ５２間の間隔は、１１４μｍ、１５７μ
ｍ、１９９μｍの３通りで実験を行った。

【００２１】図８は、本願の一実験例による、ＬＤＭＯ
Ｓ１０１とＣＭＯＳ・ＮＷＥＬＬ１０２間にガードリン
グとしてコの字型のＰ+層１０３、およびＮ+層１０４、
Ｐ+層１０５、Ｎ+層１０６を形成し、Ｐ+層１０７を有
する場合のＣＭＯＳ構造の平面図１００を示す。図５の
例に、ガードリングを二重に設けた場合である。

【００２２】図９は、本願の一実験例による、図８のＣ
-Ｃ'間の断面図１１０を示す。ＬＤＭＯＳ１０１とＣＭ
ＯＳ・ＮＷＥＬＬ１０２間の間隔は、１６６μｍ、２０
９μｍ、２５１μｍの３通りで実験を行った。

【００２３】図１０は、図９からＰ+層１０７を排除し
た場合の断面図１３０を示す。

【００２４】図１１は、本願の一実験例による、ＬＤＭ
ＯＳ１４１の周囲にガードリングとしてロの字型のＰ+
層１４３と、Ｎ+層１４４、Ｐ+層１４５、Ｎ+層１４６
を形成し、Ｐ+層１４７を有するＣＭＯＳ構造の平面図
１４０を示す。図８のコの字型のＰ+層１０３をロの字
型にした場合である。

【００２５】図１２は、本願の一実験例による、図１１
のＤ-Ｄ'間の断面図１５０を示す。ＬＤＭＯＳ１４１と
ＣＭＯＳ・ＮＷＥＬＬ１４２間の間隔は、図９および図
１０と同様に１６６μｍ、２０９μｍ、２５１μｍの３
通りで実験を行った。

【００２６】図１３は、図１２からＰ+層１４７を排除
した場合の断面図１６０を示す。

【００２７】図１４は、図１から図１３までの寄生ｎｐ
ｎの性能（増幅率）を示すグラフである。縦軸は増幅
率、横軸はＬＤＭＯＳ１１、５１、１０１、１４１とＣ
ＭＯＳ・ＮＷＥＬＬ１２、５２、１０２、１４２間の間
隔を示す。

【００２８】図１４に示される試験結果から以下のこと
が明らかである。

【００２９】（１）ＣＭＯＳ・ＮＷＥＬＬに付随するＰ
+層１５、１０７を「排除」した方が増幅率は低くな
る。図３と図４、図１２と図１３の結果から明らかであ
る。

【００３０】（２）ＬＤＭＯＳ周辺のガードリングは、
Ｉ型よりコの字型、コの字型よりロの字型の方が増幅率
は低くなる。図２と図６、図９と図１２の結果からそれ
ぞれ明らかである。

【００３１】（３）ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬ
間のガードリングは、距離が同じであれば、一重より二
重の方が増幅率は低い。図６の間隔１７０μｍと図９の
間隔１６６μｍを比較すると、距離が短いがガードリン
グが二重の図９の方が増幅率が低いことから明らかであ
る。

【００３２】（４）ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬ
間の間隔は、従来から言われている通り広いほど増幅率
は低い。各実験において、間隔を３通り実施している
が、いずれの場合も、距離を離すほど増幅率が低くなる
ことから明らかである。

【００３３】図１５は、本願の一実施例による、ＬＤＭ
ＯＳ領域１８１と回路領域１８２を縦配置した半導体素
子にガードリングを最適化してレイアウトした半導体装
置の平面図１８０を示す。

【００３４】図１６は、本願の一実施例による、ＬＤＭ
ＯＳ領域１９１と回路領域１９２を横配置した半導体素
子にガードリングを最適化してレイアウトした半導体装
置の平面図１９０を示す。

【００３５】図１５および図１６は、上記実験結果を基
にガードリングのレイアウトを最適化したものであり、
本発明が採用すべきレイアウトの一例である。以下図１
５を例に説明する。

【００３６】１．ＬＤＭＯＳの配置トップＡ／ボトムＡ／ボトムＢ／トップＢからなる配置
は従来から採り入れられているＬＤＭＯＳの配置に変更
はないが、各ブロック間からサブコン（Ｐ+層）を「排
除」すべき点に注目すべきである。ボトムのＬＤＭＯＳ
はそれぞれ他方に対してＮＷＥＬＬの働きをするからで
ある。また、ボトムをトップで挟むことにより、トップ
がボトムのガードリングとして働くからである。

【００３７】２．ガードリングの配置（１）ガードリングをＬＤＭＯＳの周囲に「集中」させ
る点に注目すべきである。ＬＤＭＯＳを２方向以上から
包囲することにより、回路領域に流れ込む電流を１/２
から１/４程度に減少させることが可能となる。

【００３８】（２）ガードリングが広く採れる場合は、
サブコンとＮＷＥＬＬを多重（二重・三重）に配置する
点に注目すべきである。太いガードリングを一重に配置
するのではなく、細いガードリング二重に配置すること
によって、寄生ベータを半減できる点に注目すべきであ
る。ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬの間隔が一定な
らば、太いガードリングと細いガードリングは、ラッチ
アップ防止の効果としてはほぼ同じである。したがっ
て、同じ間隔では細いガードリングを二重・三重に配置
することにより寄生素子の増幅率を１/２、１/３にでき
る。したがって、上記（１）のレイアウトと組み合わせ
ることにより、回路領域に流れ込む電流を１/４から１/
１２程度に削減できる。図１８では、回路領域に面した
ガードリングについてのみ二重に配置した実施例を示す
が、その他の面を多重とすることはガードリング幅が十
分に採れる場合にはより好適である。サブコン１８３-
１がＮＷＥＬＬ１８４-１を活性化させ、サブコン１８
５がＮＷＥＬＬ１８４-１と１８６をそれぞれ活性化さ
せるため、過大電流から回路領域を保護するガードリン
グとして効果的に作用する。ガードリングのトータルの
幅は、許容電流値に依存するが、一実施例として、２Ａ
の場合８６μｍ、４Ａの場合１２５μｍ、６Ａの場合１
５０μｍが最低限必要であるが、この値に限定されるも
のではない。

【００３９】（３）回路領域に面したガードリングとそ
の対面のガードリングは内側（ＬＤＭＯＳ側）にサブコ
ン１８３-１と１８３-４を配置し、ＮＷＥＬＬ１８４-
１と１８４-４をその外側に配置させる点に注目すべき
である。

【００４０】（４）パッド周辺のスペースにガードリン
グを配置させる点に注目すべきである。サブコンとＮＷ
ＥＬＬの配置は、トップに対してはＮＷＥＬＬ、ボトム
に対してはサブコンを配置する。このガードリングを多
重とすることは、上述のとおりガードリング幅が十分に
採れる場合にはより好適である。

【００４１】（５）回路領域からより遠くにより多くの
サブコン１８３-４等を配置する。これによって、基板
電流は回路領域から遠くで吸い上げられる。

【００４２】３．回路領域のサブコンの配置通常のセル単位や回路ブロック中のＮＭＯＳのガードリ
ング等のサブコンは、従来のレイアウト方法と同様であ
る。しかし、回路領域周辺からサブコンをできるだけ
「排除」する点に注目すべきである。回路領域は、ガー
ドリンングの外側に置かれ、必要最低限以外のサブコン
を「排除」する。特に、ＬＤＭＯＳと回路領域間に配置
されたガードリングは、回路領域側からサブコンを「排
除」し、ＮＷＥＬＬ１８６を配置する点に注目すべきで
ある。

【００４３】ノイズ対策や他の要因のためにサブコンを
配置する場合は回路領域周辺にサブコン１９７を配置す
る必要性が生じるが、そのような場合には、そのサブコ
ン１９７をＮＷＥＬＬ１９８でガードリングする点に注
目すべきである。

【００４４】これらのレイアウトの実現には、チッププ
ラン（ピン配置を決める）段階で取り組めば効率よく達
成できる。

【００４５】また、このレイアウト方法はチップのミク
ロ的な部分にも応用可能である。さらにこのレイアウト
方法は、チップ全体レベルで最大の効果を発揮する。

【００４６】４．回路領域のＰＭＯＳとＮＭＯＳの配置回路領域中ＮＷＥＬＬ１８７をＬＤＭＯＳ側に配置し
て、最低電位のｎ（即ち、ＮＭＯＳのＶＳＳソース）を
より遠くに配置する点に注目すべきである。

【００４７】５．まとめサブコンを「集中」・「排除」・「選択」することによ
り、寄生素子の活性化・不活性化を意図的に制御するこ
とができる。サブコンを「集中」して配置した部分は寄
生素子が活性化するので、その部分にエピコン・ウエル
コンを挿入して余分な電流を吸い上げることができる。
寄生素子を不活性にしたい回路領域ではサブコンをでき
る限り「排除」する。実チップ上でこれらの領域を意図
的に「選択」する。また、ガードリングを多重にするこ
とにより、さらに効果を２〜３倍とすることができる。

【００４８】従来、チップの空いたスペースにはサブコ
ンを配置することが広く行われていたが、これは、余分
な電流を呼び込むこととなり多くの場合逆効果である。

【００４９】以上述べたガードリングレイアウトの最適
化により、ガードリングの効果が増強されるので、同一
のラッチアップ耐量を得る場合従来に比べガードリング
の間隔を狭くすることが可能となる。

【００５０】また、ガードリングの間隔を狭くするによ
りチップサイズを縮小することができる。

【００５１】図１７は、従来技術によるレイアウトした
場合のチップの平面図である。

【００５２】図１８は、本願の一実施例による、ガード
リングを最適化したレイアウトのチップの平面図であ
る。本願によるガードリングの最適化によりダイサイズ
を従来比２０〜２５％縮小することができる。この効果
はシュリンクレートの高いプロセスほど顕著になる。

【００５３】さらに、単にチップサイズを縮小すること
ができるだけでなく、余分なサブコンを排除することに
より信頼性を向上させることが可能となる。

【００５４】レイアウトチッププラン時に本発明を取り
入れることにより、より小型の信頼性の高いチップの製
造が可能となる。

【００５５】

【発明の効果】本発明は、以下に記載されるような効
果を奏する。

【００５６】本発明は、サブコンの「集中」・「排除」
・「選択」でガードリングの位置と量を最適化すること
により、従来８５μｍで２００ｍＡであったデザインル
ールを１０倍の２Ａとすることができる。

【００５７】本発明は、サブコンの「集中」・「排除」
・「選択」でガードリングの位置と量を最適化すること
により、６Ａの許容電流値を要するパワー素子の場合、
従来３００μｍの間隔が半分の１５０μｍでデザインす
ることができ、最終的にダイサイズを縮小することがで
きる。

【００５８】本発明は、サブコンの「集中」・「排除」
・「選択」でガードリングの位置と量を最適化すること
により、同一のラッチアップ耐量を得るために、ガード
リングの間隔を５０％にすることが可能である。

【００５９】本発明は、サブコンの「集中」・「排除」
・「選択」でガードリングの位置と量を最適化すること
により、ダイサイズを従来比２０〜２５％縮小すること
ができる。

【００６０】本発明は、不要なサブコンを排除できるの
で、不具合を未然に防止することができる。

【００６１】本発明は、プロセスに依存せず、レイアウ
ト変更のみで実現できる。個々のプロセスにおいて最適
な評価・測定を行うことによって、実際の間隔・数値は
異なっても、本発明による基本的なレイアウト方法は全
てのプロセスに通用するものである。

【００６２】ここでは、特定の実施例について本発明の
ガードリングのレイアウト最適化方法とその構造を説明
してきたが、当該技術分野に通じたものであれば本発明
の構造や素子を変形、変更することができるであろう。
しかしながら、本発明の構造や素子はここで開示された
特定の実施例に限定されるものではない、例えば、実施
例ではＬＤＭＯＳを例に説明したが、他のトランジスタ
構造を有する半導体装置にも利用可能であり、本願の半
導体装置はＬＤＭＯＳに限定するものではない。さら
に、ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬはそれぞれ、外
部接続を有する回路と有しない回路の一例であり、本願
はそれらの構造についても特定を意図するものではな
い。また、実施例では、ガードリングを二重にした場合
について説明したが、三重や四重といった多重構造につ
いても本願は有効である。また、Ｐ+層やＮ+層の厚み、
ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬ間の距離等について
も特定を意図するものではない。また、ＬＤＭＯＳと回
路領域の配置例として、縦型と横型を例に説明したが、
本願はこれらのレイアウト例に限定するものではない。
そのような変形、変更されたものも本願の技術的思想の
範疇であり、特許請求の範囲にふくまれるものである。

【図面の簡単な説明】

【図１】従来技術による、Ｐ+層１３、Ｎ+層１４でガー
ドリングを形成したＣＭＯＳ構造の平面図１０である。

【図２】図２のＡ-Ａ'間における断面図２０である。

【図３】図１からＰ+層１３を排除し、Ｎ+層１４のみで
ガードリングを形成した場合の断面図３０である。

【図４】図３からさらにＰ+層１５を排除し、Ｎ+層１４
のみでガードリングを形成した場合の断面図４０であ
る。

【図５】コの字型のＰ+層５３、Ｎ+層５４のガードリン
グを形成したＣＭＯＳ構造の平面図５０である。

【図６】図５のＢ-Ｂ'間の断面図６０である。

【図７】図６のＬＤＭＯＳ５１とＣＭＯＳ・ＮＷＥＬＬ
５２間の間隔を変更した場合の断面図８０である。

【図８】コの字型のＰ+層１０３とＮ+層１０４、Ｐ+層
１０５、Ｎ+層１０６で二重のガードリングを形成した
ＣＭＯＳ構造の平面図１００である。

【図９】図８のＣ-Ｃ'間の断面図１１０を示す。

【図１０】図９からＰ+層１０７を排除した場合の断面
図１３０である。

【図１１】ＬＤＭＯＳ１５１の周囲にロの字型のＰ+層
１１３とＮ+層１５４、Ｐ+層１５５、Ｎ+層１５６で二
重でガードリングを形成したＣＭＯＳ構造の平面図１４
０を示す。

【図１２】図１１のＤ-Ｄ'間の断面図１５０を示す。

【図１３】図１２からＰ+層１５７を排除した場合の断
面図１６０である。

【図１４】図１から図１３までの実験結果を示すグラフ
である。

【図１５】本願の一実施例による、ＬＤＭＯＳ領域１８
１と回路領域１８２を縦配置した半導体素子にガードリ
ングを最適化してレイアウトした半導体装置の平面図１
８０である。

【図１６】本願の一実施例による、ＬＤＭＯＳ領域１９
１回路領域１９２とを横配置した半導体素子にガードリ
ングを最適化しテレイアウトした平面図１９０である。

【図１７】従来技術による、チップの平面図２００であ
る。

【図１８】本願の一実施例による、チップの平面図２１
０である。

Claims

【特許請求の範囲】

【請求項１】半導体装置であって：外部接続回路部（１
４１）；内部回路部（１４２）；および当該半導体装置
内に配置されたＰ+層（１４３）とＮ+層（１４４）から
なるガードリング；から構成され、前記内部回路部に付
随するＰ+層（１４７）を前記内部回路部近傍から排除
したことを特徴とする半導体装置。
【請求項２】半導体装置であって：外部接続回路部（１
４１）；内部回路部（１４２）；および当該半導体装置
内に配置されたＰ+層（１４３）とＮ+層（１４４）から
なるガードリング；から構成され、前記外部接続回路部
の周囲二辺以上に前記ガードリングを配置したことを特
徴とする半導体装置。
【請求項３】半導体装置であって：外部接続回路部（１
４１）；内部回路部（１４２）；および当該半導体装置
内に配置されたＰ+層（１４３）とＮ+層（１４４）から
なるガードリング；から構成され、前記ガードリングを
多重に配置したことを特徴とする半導体装置。
【請求項４】半導体装置であって：外部接続回路部（１
４１）；内部回路部（１４２）；および当該半導体装置
内に配置されたＰ+層（１４３）とＮ+層（１４４）から
なるガードリング；から構成され、前記内部回路部に付
随するＰ+層（１４７）を前記内部回路部近傍から排除
し、前記外部接続回路部の周囲二辺以上に前記ガードリ
ングを配置したことを特徴とする半導体装置。
【請求項５】半導体装置であって：外部接続回路部（１
４１）；内部回路部（１４２）；および当該半導体装置
内に配置されたＰ+層（１４３）とＮ+層（１４４）から
なるガードリング；から構成され、前記外部接続回路部
の周囲二辺以上に前記ガードリングを配置し、前記ガー
ドリングを多重に配置したことを特徴とする半導体装
置。
【請求項６】半導体装置であって：外部接続回路部（１
４１）；内部回路部（１４２）；および当該半導体装置
内に配置されたＰ+層（１４３）とＮ+層（１４４）から
なるガードリング；から構成され、前記内部回路部に付
随するＰ+層（１４７）を前記内部回路部近傍から排除
し、前記ガードリングを多重に配置したことを特徴とす
る半導体装置。
【請求項７】半導体装置であって：外部接続回路部（１
４１）；内部回路部（１４２）；および当該半導体装置
内に配置されたＰ+層（１４３）とＮ+層（１４４）から
なるガードリング；から構成され、前記内部回路部に付
随するＰ+層（１４７）を前記内部回路部近傍から排除
し、前記外部接続回路部の周囲二辺以上に前記ガードリ
ングを配置し、前記ガードリングを多重に配置したこと
を特徴とする半導体装置。
【請求項８】半導体装置であって：当該半導体装置内に
配置されたＰ+層とＮ+層からなるガードリングであり、
該ガードリングを構成するＰ+層を、寄生素子を不活性
にしたい領域から排除し活性にしたい領域に集中させ
た、ガードリング；から構成される半導体装置。
【請求項９】外部接続回路部（１４１）と、内部回路
部（１４２）と、Ｐ+層（１４３）とＮ+層（１４４）か
らなるガードリングとから構成される半導体装置におい
て、ラッチアップ防止効果を最適化するガードリングレ
イアウト方法であって：前記内部回路部に付随するＰ+
層を前記内部回路部近傍から排除すること、前記外部接
続回路部の周囲二辺以上に前記ガードリングを配置する
ことまたは前記ガードリングを多重に配置することのい
ずれか２以上を組み合わせることによりガードリンング
レイアウト方法。
【請求項１０】Ｐ+層とＮ+層からなるガードリングから
構成される半導体装置において、ラッチアップ防止効果
を最適化するガードリングレイアウト方法であって：前
記ガードリングを構成するＰ+層を、寄生素子を不活性
にしたい領域から排除し活性にしたい領域に集中させる
ガードリンングレイアウト方法。