JP2009289820A - 半導体装置 - Google Patents

Abstract

【課題】製造コストの増加をともなわずにラッチアップ耐量を向上することが可能な半導体装置を提供することを目的とする。
【解決手段】基準電位となるP型半導体基板上に、入力パッドと、ＣＭＯＳ構造を有する入力素子と、静電保護素子と、を有し、前記入力素子は、前記基準電位と前記基準電位よりも高い所定の電位との間に接続され、前記静電保護素子は、前記入力パッドと前記基準電位との間に接続されている半導体装置であって、平面視において前記入力素子と前記静電保護素子との間にＮ型拡散層が配置され、前記Ｎ型拡散層は、前記所定の電位と接続されていることを特徴とする。
【選択図】図３

Description

本発明は半導体装置に係り、特に、半導体装置におけるラッチアップ耐量の向上に関する。

近年の高集積化が進んだ半導体装置において、半導体装置を構成する内部回路は微少であり、外部で発生した静電気によるサージにより容易に破壊される。このため、半導体装置には、静電気によるサージから内部回路を保護するための静電保護素子が設けられている。

図１５は、従来の半導体装置の概略の回路構成の例を示す図である。図１５を参照するに、半導体装置１００は、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、抵抗１０４と、接地パッド１０５と、電源パッド１０６と、入力パッド１０７とを有する。トランジスタ１０１〜１０３において、Ｓはソースを、Ｄはドレインを、Ｇはゲートを、Ｂはバックゲートを示している。

半導体装置１００において、トランジスタ１０１のソース及びバックゲートは、電源パッド１０６と接続されている。トランジスタ１０１のドレインは、トランジスタ１０２のドレインと接続されている。トランジスタ１０１のドレインとトランジスタ１０２のドレインの接続部は、半導体装置１００を構成する他の回路部（図示せず）に接続されている。

トランジスタ１０１のゲートは、トランジスタ１０２のゲートと接続されている。トランジスタ１０１のゲートとトランジスタ１０２のゲートの接続部は、抵抗１０４の一端と接続されている。抵抗１０４の他端は、トランジスタ１０３のドレイン及び入力パッド１０７と接続されている。トランジスタ１０２のソース及びバックゲートは、接地パッド１０５と接続されている。トランジスタ１０３のソース、バックゲート及びゲートは、接地パッド１０５と接続されている。

トランジスタ１０１は、ＰチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、トランジスタ１０２は、ＮチャネルのＭＯＳＦＥＴである。トランジスタ１０１とトランジスタ１０２とは、相補うように接続された所謂ＣＭＯＳ構造を有し、インバータ（論理反転回路）として動作する。

トランジスタ１０３は、ＧＧＮＭＯＳ（Gate Grounded NMOS)と呼ばれるゲートが接地されたＮチャネルのＭＯＳＦＥＴである。トランジスタ１０３は、入力パッド１０７に印加されたサージ電圧で発生した電流（ＥＳＤ電流）を接地パッド１０５に流すことにより、半導体装置１００を構成する回路を保護する静電保護素子として機能する。接地パッド１０５と電源パッド１０６との間には所定の電圧が印加される。入力パッド１０７には、所定の信号が入力される。

図１６は、従来の半導体装置の主要部の概略の構造の例を示す断面図である。図１６を参照するに、半導体装置１００において、トランジスタ１０１は、Ｐ型半導体基板２００の上面２００ａ近傍に形成されたＮ−ウェル１０８に形成されている。トランジスタ１０２と、トランジスタ１０３とは、Ｐ型半導体基板２００の上面２００ａ近傍に形成されている。

Ｐ型半導体基板２００は、半導体装置１００における基準電位（ＧＮＤ）となる。すなわち、Ｐ型半導体基板２００は接地パッド１０５と同電位である。なお、図１６において、抵抗１０４と、接地パッド１０５と、電源パッド１０６と、入力パッド１０７と、半導体装置１００を構成する他の回路部は図示されていない。

トランジスタ１０１において、高濃度のＰ型不純物を含有するＰ＋拡散層（以降、Ｐ＋拡散層という）からなるソース領域１０１Ｓと、Ｐ＋拡散層からなるドレイン領域１０１Ｄと、高濃度のＮ型不純物を含有するＮ＋拡散層（以降、Ｎ＋拡散層という）からなるバックゲート領域１０１Ｂとは、Ｐ型半導体基板２００の上面２００ａ近傍に形成された低濃度のＮ型不純物を含有するＮ−ウェル１０８に所定の距離を隔てて形成されている。又、Ｐ型半導体基板２００の上面２００ａの、トランジスタ１０１のソース領域１０１Ｓとドレイン領域１０１Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１０１Ｉを介してゲート電極１０１Ｇが形成されている。

トランジスタ１０２において、Ｎ＋拡散層からなるソース領域１０２Ｓと、Ｎ＋拡散層からなるドレイン領域１０２Ｄと、Ｐ＋拡散層からなるバックゲート領域１０２Ｂとは、Ｐ型半導体基板２００に所定の距離を隔てて形成されている。又、Ｐ型半導体基板２００の上面２００ａの、トランジスタ１０２のソース領域１０２Ｓとドレイン領域１０２Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１０２Ｉを介してゲート電極１０２Ｇが形成されている。

トランジスタ１０３において、Ｎ＋拡散層からなるソース領域１０３Ｓと、Ｎ＋拡散層からなるドレイン領域１０３Ｄと、Ｐ＋拡散層からなるバックゲート領域１０３Ｂとは、Ｐ型半導体基板２００に所定の距離を隔てて形成されている。又、Ｐ型半導体基板２００の上面２００ａの、トランジスタ１０３のソース領域１０３Ｓとドレイン領域１０３Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１０３Ｉを介してゲート電極１０３Ｇが形成されている。

ところで、半導体装置１００では、Ｐ型半導体基板やＰ＋拡散層等のＰ型半導体と、Ｎ−ウェルやＮ＋拡散層等のＮ型半導体とが共存するので寄生トランジスタが生じる。図１７は、従来の半導体装置において寄生トランジスタが生じる様子を模式的に例示する図である。同図中、図１５及び図１６と同一部分については、同一符号を付し、その説明は省略する場合がある。

図１７において、２０１は、Ｎ−ウェル１０８をコレクタ、Ｐ型半導体基板２００をベース、トランジスタ１０３のドレイン領域１０３ＤをエミッタとするＮＰＮ型の寄生トランジスタである。２０２は、Ｐ型半導体基板２００をコレクタ、Ｎ−ウェル１０８をベース、トランジスタ１０１のソース領域１０１ＳをエミッタとするＰＮＰ型の寄生トランジスタである。２０３は、Ｐ型半導体基板２００をコレクタ、Ｎ−ウェル１０８をベース、トランジスタ１０１のドレイン領域１０１ＤをエミッタとするＰＮＰ型の寄生トランジスタである。

２０４は、Ｎ−ウェル１０８をコレクタ、Ｐ型半導体基板２００をベース、トランジスタ１０２のドレイン領域１０２ＤをエミッタとするＮＰＮ型の寄生トランジスタである。２０５は、Ｎ−ウェル１０８をコレクタ、Ｐ型半導体基板２００をベース、トランジスタ１０２のソース領域１０２ＳをエミッタとするＮＰＮ型の寄生トランジスタである。２０６及び２０７は所定の部分の抵抗を示している。

図１８は、図１７に示す半導体装置の主要な寄生トランジスタについての等価回路図である。同図中、図１７と同一部分については、同一符号を付し、その説明は省略する場合がある。図１８において、接地パッド１０５と電源パッド１０６との間には所定の電圧が印加されているものとする。所定の電圧とは、半導体装置１００が正常に動作する電圧であり、例えば、３．３ｖや５ｖ等である。

図１８において、ノイズ等の要因により入力パッド１０７の電位が、接地パッド１０５の電位（基準電位）よりも十分に下がるとトランジスタ２０１がオンとなり、抵抗２０６を介して電源パッド１０６から入力パッド１０７に電流Ｉｃ１が流れる。電流Ｉｃ１により抵抗２０６には電圧降下Ｖ１が生じる。抵抗２０６の抵抗値をＲ１とすれば、電圧降下Ｖ１＝Ｒ１×Ｉｃ１である。

電圧降下Ｖ１≧Ｖｂｅ１となると、トランジスタ２０２がオンとなり、抵抗２０７を介して電源パッド１０６から接地パッド１０５に電流Ｉｃ２が流れる。電流Ｉｃ２により抵抗２０７には電圧降下Ｖ２が生じる。抵抗２０７の抵抗値をＲ２とすれば、電圧降下Ｖ２＝Ｒ２×Ｉｃ２である。なお、Ｖｂｅ１はトランジスタ２０２のベースエミッタ間電圧であり、通常０．７ｖ程度である。

電圧降下Ｖ２≧Ｖｂｅ２となると、トランジスタ２０５がオンとなり、抵抗２０６を介して電源パッド１０６から接地パッド１０５に電流Ｉｃ３が流れる。電流Ｉｃ３により抵抗２０６には電圧降下Ｖ３が生じる。抵抗２０６の抵抗値をＲ１とすれば、電圧降下Ｖ３＝Ｒ１×Ｉｃ３である。なお、Ｖｂｅ２はトランジスタ２０５のベースエミッタ間電圧であり、通常０．７ｖ程度である。

電圧降下Ｖ３≧Ｖｂｅ１となると、トランジスタ２０２がオンとなり、抵抗２０７を介して電源パッド１０６から接地パッド１０５に電流Ｉｃ２が流れる。電流Ｉｃ２により抵抗２０７には電圧降下Ｖ２が生じる。抵抗２０７の抵抗値をＲ２とすれば、電圧降下Ｖ２＝Ｒ２×Ｉｃ２である。

以降、トランジスタ２０２とトランジスタ２０５からなるサイリスタが動作し、ラッチアップが発生する。ラッチアップが発生すると、電源パッド１０６から接地パッド１０５に過大電流が流れ、入力パッド１０７の電位とは無関係に大電流が流れ続ける。大電流が流れ続けることにより、半導体装置１００が発熱し破損する場合もある。

このように、従来の半導体装置１００では、ノイズ等の要因により入力パッド１０７の電位が接地パッド１０５の電位（基準電位）よりも十分に下がるとラッチアップが発生する。従来の半導体装置１００におけるラッチアップ耐量を向上する対策としては、トランジスタ１０１とトランジスタ１０３との間隔を広くする、又は、トリプルウェル構造にする、或いは、ＳＯＩ構造にする等が行われていた（例えば、特許文献１参照）。

なお、トリプルウェル構造とは、例えばＰ型半導体基板上にＮウェルを形成し、更にＮウェル上にＰウェルを形成するような３層のウェル構造である。ＳＯＩ構造とは、半導体基板上に絶縁層を形成し、絶縁層上に形成したシリコン層に、トランジスタなどの回路素子を形成する構造である。
特開平６−５３４０７号公報

しかしながら、チップサイズの制約などから、トランジスタ１０１とトランジスタ１０３との間隔を広くする対策のみでは十分な効果を得らない場合もある。又、トリプルウェル構造にする対策ではＮウェルを形成するためのマスクの追加及び工程の追加が必要となり、ＳＯＩ構造にする対策では工程が複雑化し、何れの場合も製造コストが増加するという問題があった。

本発明は、上記に鑑みてなされたもので、製造コストの増加をともなわずにラッチアップ耐量を向上することが可能な半導体装置を提供することを目的とする。

上記目的を達成するため、本発明は、基準電位（１５）となるP型半導体基板（２０）上に、入力パッド（１７）と、ＣＭＯＳ構造を有する入力素子（１１，１２）と、静電保護素子（１３）と、を有し、前記入力素子（１１，１２）は、前記基準電位（１５）と前記基準電位よりも高い所定の電位（１６）との間に接続され、前記静電保護素子（１３）は、前記入力パッド（１７）と前記基準電位（１５）との間に接続されている半導体装置（１０，３０）であって、平面視において前記入力素子（１１，１２）と前記静電保護素子（１３）との間にＮ型拡散層（２８，２８ｂ〜２８ｈ，３２）が配置され、前記Ｎ型拡散層（２８，２８ｂ〜２８ｈ，３２）は、前記所定の電位（１６）と接続されていることを特徴とする。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、製造コストの増加をともなわずにラッチアップ耐量を向上することが可能な半導体装置を提供することができる。

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。

〈第１の実施の形態〉
図１は、本発明の第１の実施の形態に係る半導体装置の概略の回路構成の例を示す図である。図１を参照するに、半導体装置１０は、トランジスタ１１と、トランジスタ１２と、トランジスタ１３と、抵抗１４と、接地パッド１５と、電源パッド１６と、入力パッド１７とを有する。トランジスタ１１〜１３において、Ｓはソースを、Ｄはドレインを、Ｇはゲートを、Ｂはバックゲートを示している。

半導体装置１０において、トランジスタ１１のソース及びバックゲートは、電源パッド１６と接続されている。トランジスタ１１のドレインは、トランジスタ１２のドレインと接続されている。トランジスタ１１のドレインとトランジスタ１２のドレインの接続部は、半導体装置１０を構成する他の回路部（図示せず）に接続されている。

トランジスタ１１のゲートは、トランジスタ１２のゲートと接続されている。トランジスタ１１のゲートとトランジスタ１２のゲートの接続部は、抵抗１４の一端と接続されている。抵抗１４の他端は、トランジスタ１３のドレイン及び入力パッド１７と接続されている。トランジスタ１２のソース及びバックゲートは、接地パッド１５と接続されている。トランジスタ１３のソース、バックゲート及びゲートは、接地パッド１５と接続されている。

トランジスタ１１は、ＰチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、トランジスタ１２は、ＮチャネルのＭＯＳＦＥＴである。トランジスタ１１とトランジスタ１２とは、相補うように接続された所謂ＣＭＯＳ構造を有する入力素子であり、インバータ（論理反転回路）として動作する。以降、トランジスタ１１とトランジスタ１２を合わせて入力素子と呼ぶ場合がある。

トランジスタ１３は、ＧＧＮＭＯＳ（Gate Grounded NMOS)と呼ばれるゲートが接地されたＮチャネルのＭＯＳＦＥＴである。トランジスタ１３は、入力パッド１７に印加されたサージ電圧で発生した電流（ＥＳＤ電流）を接地パッド１５に流すことにより、半導体装置１０を構成する回路を保護する静電保護素子として機能する。接地パッド１５と電源パッド１６との間には所定の電圧が印加される。入力パッド１７には、所定の信号が入力される。

図２は、本発明の第１の実施の形態に係る半導体装置の主要部の概略の構造の例を示す断面図である。図２を参照するに、半導体装置１０において、トランジスタ１１は、Ｐ型半導体基板２０の上面２０ａ近傍に形成されたＮ−ウェル１８に形成されている。トランジスタ１２と、トランジスタ１３と、Ｎ−拡散層２８とは、Ｐ型半導体基板２０の上面２０ａ近傍に形成されている。

Ｐ型半導体基板２０は、半導体装置１０における基準電位（ＧＮＤ）となる。すなわち、Ｐ型半導体基板２０は接地パッド１５と同電位である。なお、図２において、抵抗１４と、接地パッド１５と、電源パッド１６と、入力パッド１７と、半導体装置１０を構成する他の回路部は図示されていない。

トランジスタ１１において、Ｐ＋拡散層からなるソース領域１１Ｓと、Ｐ＋拡散層からなるドレイン領域１１Ｄと、Ｎ＋拡散層からなるバックゲート領域１１Ｂとは、Ｐ型半導体基板２０の上面２０ａ近傍に形成された低濃度のＮ型不純物を含有するＮ−ウェル１８に所定の距離を隔てて形成されている。又、Ｐ型半導体基板２０の上面２０ａの、トランジスタ１１のソース領域１１Ｓとドレイン領域１１Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１１Ｉを介してゲート電極１１Ｇが形成されている。

トランジスタ１２において、Ｎ＋拡散層からなるソース領域１２Ｓと、Ｎ＋拡散層からなるドレイン領域１２Ｄと、Ｐ＋拡散層からなるバックゲート領域１２Ｂとは、Ｐ型半導体基板２０に所定の距離を隔てて形成されている。又、Ｐ型半導体基板２０の上面２０ａの、トランジスタ１２のソース領域１２Ｓとドレイン領域１２Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１２Ｉを介してゲート電極１２Ｇが形成されている。

トランジスタ１３において、Ｎ＋拡散層からなるソース領域１３Ｓと、Ｎ＋拡散層からなるドレイン領域１３Ｄと、Ｐ＋拡散層からなるバックゲート領域１３Ｂとは、Ｐ型半導体基板２０に所定の距離を隔てて形成されている。又、Ｐ型半導体基板２０の上面２０ａの、トランジスタ１３のソース領域１３Ｓとドレイン領域１３Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１３Ｉを介してゲート電極１３Ｇが形成されている。

トランジスタ１１のバックゲート領域１１Ｂとトランジスタ１３のドレイン領域１３Ｄとの間には、低濃度のＮ型不純物を含有するＮ−拡散層２８が形成されている。Ｎ−拡散層２８は、電源パッド１６（図示せず）と接続されている。Ｎ−拡散層２８は、Ｎ−ウェル１８と同様の低濃度のＮ型不純物を含有する層であるため、Ｎ−ウェル１８とＮ−拡散層２８とは、同一のマスクを用いて同一の拡散工程において形成することが可能である。後述するように、Ｎ−拡散層２８は、半導体装置１０を矢印Ａ側から平面視した状態において、トランジスタ１１とトランジスタ１３との間に所定の形態で配置される。

半導体装置１０では、従来の半導体装置１００と同様に、Ｐ型半導体基板やＰ＋拡散層等のＰ型半導体と、Ｎ−ウェルやＮ＋拡散層やＮ−拡散層等のＮ型半導体とが共存するので寄生トランジスタが生じる。図３は、本発明の第１の実施の形態に係る半導体装置において寄生トランジスタが生じる様子を模式的に例示する図である。同図中、図１及び図２と同一部分については、同一符号を付し、その説明は省略する場合がある。

図３において、２１は、Ｎ−ウェル１８をコレクタ、Ｐ型半導体基板２０をベース、トランジスタ１３のドレイン領域１３ＤをエミッタとするＮＰＮ型の寄生トランジスタである。２２は、Ｐ型半導体基板２０をコレクタ、Ｎ−ウェル１８をベース、トランジスタ１１のソース領域１１ＳをエミッタとするＰＮＰ型の寄生トランジスタである。２３は、Ｐ型半導体基板２０をコレクタ、Ｎ−ウェル１８をベース、トランジスタ１１のドレイン領域１１ＤをエミッタとするＰＮＰ型の寄生トランジスタである。

２４は、Ｎ−ウェル１８をコレクタ、Ｐ型半導体基板２０をベース、トランジスタ１２のドレイン領域１２ＤをエミッタとするＮＰＮ型の寄生トランジスタである。２５は、Ｎ−ウェル１８をコレクタ、Ｐ型半導体基板２０をベース、トランジスタ１２のソース領域１２ＳをエミッタとするＮＰＮ型の寄生トランジスタである。２９は、Ｎ−拡散層２８をコレクタ、Ｐ型半導体基板２０をベース、トランジスタ１３のドレイン領域１３ＤをエミッタとするＮＰＮ型の寄生トランジスタである。２６及び２７は所定の部分の抵抗を示している。なお、２６及び２７以外の部分も所定の抵抗を有するが、便宜上省略されている。

図４は、図３に示す半導体装置の主要な寄生トランジスタについての等価回路図である。同図中、図３と同一部分については、同一符号を付し、その説明は省略する場合がある。図４において、接地パッド１５と電源パッド１６との間には所定の電圧が印加されているものとする。所定の電圧とは、半導体装置１０が正常に動作する電圧であり、例えば、３．３ｖや５ｖ等である。

図４において、ノイズ等の要因により入力パッド１７の電位が、接地パッド１５の電位（基準電位）よりも十分に下がるとトランジスタ２１がオンとなり、抵抗２６を介して電源パッド１６から入力パッド１７に電流Ｉｃ１ａが流れる。又、トランジスタ２９もオンとなり、電源パッド１６から入力パッド１７に電流Ｉｃ１ｂが流れる。ここで、Ｉｃ１＝Ｉｃ１ａ＋Ｉｃ１ｂであり、電源パッド１６から入力パッド１７には、合計でＩｃ１の電流が流れる。なお、「十分に下がる」とは、入力パッド１７の電位が、接地パッド１５の電位（基準電位）に対して、トランジスタ２１及び２９のベースエミッタ間電圧よりも低くなることを意味する。

このように、半導体装置１０では、ノイズ等の要因により入力パッド１７の電位が接地パッド１５の電位（基準電位）よりも十分に下がり、電源パッド１６から入力パッド１７にＩｃ１の電流が流れても、抵抗２６にはＩｃ１よりも小さいＩｃ１ａの電流しか流れない。従って、抵抗２６で生じる電圧降下Ｖ４は、抵抗２６の抵抗値をＲ１とすれば、電圧降下Ｖ４＝Ｒ１×Ｉｃ１ａである。

前述のように、従来の半導体装置１００では、ノイズ等の要因により入力パッド１０７の電位が、接地パッド１０５の電位（基準電位）よりも十分に下がるとトランジスタ２０１がオンとなり、抵抗２０６を介して電源パッド１０６から入力パッド１０７に電流Ｉｃ１が流れる。抵抗２０６で生じる電圧降下は、抵抗２０６の抵抗値をＲ１とすれば、電圧降下Ｖ１＝Ｒ１×Ｉｃ１である（図１８参照）。

本発明に係る半導体装置１０における電圧降下Ｖ４と比較すると、Ｉｃ１ａ＜Ｉｃ１より、電圧降下Ｖ４（＝Ｒ１×Ｉｃ１ａ）＜電圧降下Ｖ１（＝Ｒ１×Ｉｃ１）である。ここで、電圧降下Ｖ１＝Ｖｂｅ１となる電流をＩｃｘとすれば、従来の半導体装置１００では、Ｉｃ１＝Ｉｃｘになると電圧降下Ｖ１＝Ｖｂｅ１となり、トランジスタ２０２がオンになってラッチアップに到る。

しかしながら、本発明に係る半導体装置１０では、Ｉｃ１＝Ｉｃｘになっても、電圧降下Ｖ４＜Ｖ１＝Ｖｂｅ１であるから、トランジスタ２２がオンにならずラッチアップには到らない。なお、Ｖｂｅ１はトランジスタ２２及び２０２のベースエミッタ間電圧であり、通常０．７ｖ程度である。

一例として、本発明に係る半導体装置１０において、Ｉｃ１ａ＝Ｉｃ１ｂとなるようにトランジスタ２９を形成した場合を挙げる。この場合には、Ｉｃ１＝２×Ｉｃｘになると電圧降下Ｖ４＝Ｖｂｅ１となり、トランジスタ２２がオンになってラッチアップに到る。すなわち、従来の半導体装置１００では、Ｉｃ１＝Ｉｃｘでラッチアップが生じるが、本発明に係る半導体装置１０では、その２倍の電流（Ｉｃ１＝２×Ｉｃｘ）が流れて初めてラッチアップが生じる。このように、本発明に係る半導体装置１０では、ラッチアップ耐量を向上することができる。

続いて、Ｎ−拡散層２８の配置について説明する。図５は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の例を示す平面図である。同図中、図２と同一部分については、同一符号を付し、その説明は省略する場合がある。

図５は、半導体装置１０を図２の矢印Ａ側から見たときの平面図であり、トランジスタとＮ−拡散層のみを示したものである。Ｎ−拡散層２８は、例えば図５に示すように、平面視において、入力素子として機能するトランジスタ１１及びトランジスタ１２と、静電保護素子として機能するトランジスタ１３との間に配置され、Ｎ−拡散層２８は、電源パッド１６（図示せず）と接続されている。

図６〜図１２は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の他の例を示す平面図である。同図中、図５と同一部分については、同一符号を付し、その説明は省略する場合がある。図６〜図１２において、２８ｂ〜２８ｈは、Ｎ−拡散層を示している。Ｎ−拡散層は、例えば図６〜図８に示すＮ−拡散層２８ｂ〜２８ｄのように、平面視において、静電保護素子として機能するトランジスタ１１の周囲の少なくとも一部を囲むように配置されても良い。

又、Ｎ−拡散層は、例えば図９に示すＮ−拡散層２８ｅのように、平面視において、入力素子として機能するトランジスタ１１及びトランジスタ１２と、静電保護素子として機能するトランジスタ１３との間の、入力素子として機能するトランジスタ１１及びトランジスタ１２に近い側に配置されても良い。又、Ｎ−拡散層は、例えば図１０〜図１２に示すＮ−拡散層２８ｆ〜２８ｈのように、平面視において、入力素子として機能するトランジスタ１１及びトランジスタ１２の周囲の少なくとも一部を囲むように配置されても良い。

又、Ｎ−拡散層は、図５〜図８と図９〜図１２とを任意に組み合わせて配置されても良い。この場合、Ｎ−拡散層は、平面視において、入力素子として機能するトランジスタ１１及びトランジスタ１２と、静電保護素子として機能するトランジスタ１３との間に２個所配置されることになる。更に、Ｎ−拡散層は、平面視において、入力素子として機能するトランジスタ１１及びトランジスタ１２と、静電保護素子として機能するトランジスタ１３との間に３個所以上配置されても良い。Ｎ−拡散層を複数個配置した場合、全てのＮ−拡散層は電源パッド１６（図示せず）と接続される。

Ｎ−拡散層を複数個配置した場合、図３及び図４に示すトランジスタ２９に更に同様のＮＰＮ型トランジスタが並列に接続されることになる。その結果、ノイズ等の要因により入力パッド１７の電位が接地パッド１５の電位（基準電位）よりも十分に下がり、電源パッド１６から入力パッド１７にＩｃ１の電流が流れても、抵抗２６に流れる電流は図４に示すＩｃ１ａよりも更に小さくなる。従って、抵抗２６で生じる電圧降下は、前述の電圧降下Ｖ４（＝Ｒ１×Ｉｃ１ａ）よりも更に小さくなり、ラッチアップ耐量を更に向上することができる。

本発明の第１の実施の形態に係る半導体装置１０によれば、入力素子として機能するトランジスタ１１及びトランジスタ１２と静電保護素子として機能するトランジスタ１３との間にＮ−拡散層が形成されており、Ｎ−拡散層は、電源パッド１６と接続されている。これにより、従来の半導体装置において、入力素子と静電保護素子との間に形成されるＮＰＮ型の寄生トランジスタに更に別のＮＰＮ型の寄生トランジスタが接続されることになる。その結果、ノイズ等の要因により入力パッド１７の電位が接地パッド１５の電位（基準電位）よりも十分に下がり、電源パッド１６から入力パッド１７にＩｃ１の電流が流れても、抵抗２６に流れる電流はＩｃ１よりも小さくなる。従って、抵抗２６で生じる電圧降下は、従来の半導体装置の場合の電圧降下Ｖ１（＝Ｒ１×Ｉｃ１）よりも小さくなり、半導体装置１０のラッチアップ耐量を向上することができる。

又、入力素子として機能するトランジスタ１１及びトランジスタ１２と静電保護素子として機能するトランジスタ１３との間に複数個のＮ−拡散層を形成し、各Ｎ−拡散層を電源パッド１６と接続する。これにより、従来の半導体装置において、入力素子と静電保護素子との間に形成されるＮＰＮ型の寄生トランジスタに更に別のＮＰＮ型の寄生トランジスタが複数個接続されることになる。その結果、ノイズ等の要因により入力パッド１７の電位が接地パッド１５の電位（基準電位）よりも十分に下がり、電源パッド１６から入力パッド１７にＩｃ１の電流が流れても、抵抗２６に流れる電流は更に小さくなる。従って、抵抗２６で生じる電圧降下は更に小さくなり、半導体装置１０のラッチアップ耐量を更に向上することができる。

又、Ｎ−拡散層は、従来の半導体装置にも形成されているＮ−ウェルと同一のマスクを用いて同一の拡散工程において形成することができるため、マスクの追加や工程の追加は必要なく、製造コストの増加をともなわずに半導体装置１０のラッチアップ耐量を向上することができる。

〈第１の実施の形態の変形例１〉
図１３は、本発明の第１の実施の形態の変形例１に係る半導体装置の主要部の概略の構造の例を示す断面図である。同図中、図２と同一部分については、同一符号を付し、その説明は省略する場合がある。半導体装置３０の回路構成は、図１に示す半導体装置１０の回路構成と同様である。半導体装置３０に生じる寄生トランジスタは、図３に示す半導体装置１０に生じる寄生トランジスタと同様である。半導体装置３０の主要な寄生トランジスタについての等価回路図は、図４に示す半導体装置１０の主要な寄生トランジスタについての等価回路図と同様である。以下、半導体装置３０について、半導体装置１０と異なる部分のみについて説明する。

図１３を参照するに、本発明の第１の実施の形態の変形例１に係る半導体装置３０は、Ｐ型半導体基板２０の上面２０ａ近傍に低濃度のＰ型不純物を含有するＰ−ウェル３１及び高濃度のＮ型不純物を含有するＮ＋拡散層３２が形成されている点を除いて、本発明の第１の実施の形態に係る半導体装置１０と同様に構成される。

半導体装置３０において、トランジスタ１２を構成するＮ＋拡散層からなるソース領域１２Ｓと、Ｎ＋拡散層からなるドレイン領域１２Ｄと、Ｐ＋拡散層からなるバックゲート領域１２Ｂとは、Ｐ型半導体基板２０の上面２０ａ近傍に形成された低濃度のＰ型不純物を含有するＰ−ウェル３１に所定の距離を隔てて形成されている。

Ｐ−ウェル３１を設ける理由は、Ｐ−ウェル３１の表面濃度を適切な値にすることで、ＰチャネルのＭＯＳＦＥＴのスレッショルド電圧を調節できるからである。Ｐ型半導体基板２０の上面２０ａの、トランジスタ１２のソース領域１２Ｓとドレイン領域１２Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１２Ｉを介してゲート電極１２Ｇが形成されている。

トランジスタ１１のバックゲート領域１１Ｂとトランジスタ１３のドレイン領域１３Ｄとの間には、低濃度のＮ型不純物を含有するＮ−拡散層２８が形成されている。Ｎ−拡散層２８には、高濃度のＮ型不純物を含有するＮ＋拡散層３２が形成されている。Ｎ＋拡散層３２を設ける理由は、Ｐ型半導体基板２０上面の、Ｎ−拡散層２８にオーバーラップする位置に設けられる金属電極層（図示せず）と低抵抗で接合するためである。Ｎ−拡散層２８及びＮ＋拡散層３２は、電源パッド１６（図示せず）と接続されている。

Ｎ−拡散層２８及びＮ＋拡散層３２は、Ｎ−ウェル１８及びＮ＋拡散層１１Ｂ等と同様の低濃度及び高濃度のＮ型不純物を含有する層であるため、Ｎ−ウェル１８及びＮ＋拡散層１１Ｂ等とＮ−拡散層２８及びＮ＋拡散層３２とは、同一のマスクを用いて同一の拡散工程において形成することが可能である。Ｎ−拡散層２８及びＮ＋拡散層３２は、第１の実施の形態と同様に、半導体装置３０を矢印Ａ側から平面視した状態において、トランジスタ１１とトランジスタ１３との間に所定の形態で配置される（図５〜図１２参照）。なお、Ｎ＋ウェル、Ｎ−ウェル、Ｎ＋拡散層、Ｎ−拡散層等のＮ型不純物（例えばリンイオン等）が注入された層を包括してＮ型拡散層という。

本発明の第１の実施の形態の変形例１に係る半導体装置３０によれば、入力素子として機能するトランジスタ１１及びトランジスタ１２と静電保護素子として機能するトランジスタ１３との間にＮ−拡散層及びＮ＋拡散層が形成されており、Ｎ−拡散層及びＮ＋拡散層は、電源パッド１６と接続されている。これにより、従来の半導体装置において、入力素子と静電保護素子との間に形成されるＮＰＮ型の寄生トランジスタに更に別のＮＰＮ型の寄生トランジスタが接続されることになる。その結果、ノイズ等の要因により入力パッド１７の電位が接地パッド１５の電位（基準電位）よりも十分に下がり、電源パッド１６から入力パッド１７にＩｃ１の電流が流れても、抵抗２６に流れる電流はＩｃ１よりも小さくなる。従って、抵抗２６で生じる電圧降下は、従来の半導体装置の場合の電圧降下Ｖ１（＝Ｒ１×Ｉｃ１）よりも小さくなり、半導体装置３０のラッチアップ耐量を向上することができる。

又、入力素子として機能するトランジスタ１１及びトランジスタ１２と静電保護素子として機能するトランジスタ１３との間に複数個のＮ−拡散層及びＮ＋拡散層を形成し、各Ｎ−拡散層及びＮ＋拡散層を電源パッド１６と接続する。これにより、従来の半導体装置において、入力素子と静電保護素子との間に形成されるＮＰＮ型の寄生トランジスタに更に別のＮＰＮ型の寄生トランジスタが複数個接続されることになる。その結果、ノイズ等の要因により入力パッド１７の電位が接地パッド１５の電位（基準電位）よりも十分に下がり、電源パッド１６から入力パッド１７にＩｃ１の電流が流れても、抵抗２６に流れる電流は更に小さくなる。従って、抵抗２６で生じる電圧降下は更に小さくなり、半導体装置３０のラッチアップ耐量を更に向上することができる。

又、Ｎ−拡散層及びＮ＋拡散層は、従来の半導体装置にも形成されているＮ−ウェル及びＮ＋拡散層と同一のマスクを用いて同一の拡散工程において形成することができるため、マスクの追加や工程の追加は必要なく、製造コストの増加をともなわずに半導体装置３０のラッチアップ耐量を向上することができる。

〈第１の実施の形態の変形例２〉
本発明の第１の実施の形態及び第１の実施の形態の変形例１では、静電保護素子としてＧＧＮＭＯＳ（Gate Grounded NMOS)と呼ばれるゲートが接地されたＮチャネルのＭＯＳＦＥＴを用いる例を示した。しかし、本発明は、他の形態の静電保護素子が用いられている半導体装置にも適用可能である。そこで、第１の実施の形態の変形例２では、他の形態の静電保護素子の例を示す。

図１４は、本発明を適用可能な他の形態の静電保護素子の例を示す図である。同図中、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。図１４（ａ）は、入力パッド１７と接地パッド１５との間に設けられたＮチャネルのＭＯＳＦＥＴであるトランジスタ１３のゲートとドレインとの間にコンデンサ５１を、ゲートとソースとの間に抵抗５２を接続した例である。

図１４（ｂ）は、トランジスタ１３及びトランジスタ５３の２つのＮチャネルのＭＯＳＦＥＴを用いる例である。図１４（ｂ）において、トランジスタ１３のドレインとトランジスタ５３のドレインとは、入力パッド１７と接続されている（接続点１とする）。又、トランジスタ１３のゲートとトランジスタ５３のゲートとは接続されている（接続点２とする）。接続点１と接続点２との間にはコンデンサ５４が接続さている。

接続点２と接地パッド１５との間には抵抗５５が接続されている。トランジスタ１３のソース及びバックゲートは、抵抗５６の一端及び抵抗５７の一端と接続されている。抵抗５６の他端はトランジスタ５３のバックゲートに接続されている。抵抗５７の他端は接地パッド１５と接続されている。

図１４（ａ）及び図１４（ｂ）に示すような形態の静電保護素子は、図２に示すトランジスタ１３のＮ＋拡散層からなるドレイン領域１３Ｄに相当するＮ型不純物を含有する層を有するため、図３に示す寄生トランジスタ２９に相当する寄生トランジスタが形成される。従って、第１の実施の形態等と同様にラッチアップ耐量を向上することができる。このように、本発明は、Ｎ型不純物を含有する層を有するような形態の静電保護素子が用いられている半導体装置に適用可能である。

本発明の第１の実施の形態の変形例２によれば、本発明の第１の実施の形態及び第１の実施の形態の変形例１と同様の効果を奏する。

以上、本発明の好ましい実施の形態及びその変形例について詳説したが、本発明は、上述した実施の形態及びその変形例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。

例えば、本発明の第１の実施の形態及び第１の実施の形態の変形例１では、本発明を所謂ＣＭＯＳ構造の入力素子を有する半導体装置に適用する例を示した。しかしながら、本発明は、所謂ＣＭＯＳ構造の入力素子及び出力素子を有する半導体装置にも適用することができる。この場合、入力パッド及び出力パッドは独立に設けても良く、一つの共通の入出力パッドとしても良い。

又、本発明の第１の実施の形態及び第１の実施の形態の変形例１では、図２等に示すように、静電保護素子、ＰチャネルのＭＯＳＦＥＴ、ＮチャネルのＭＯＳＦＥＴが図２等の左側から順に配置されている半導体装置を例に説明をした。しかしながら、本発明は、静電保護素子、ＮチャネルのＭＯＳＦＥＴ、ＰチャネルのＭＯＳＦＥＴが左側から順に配置されている半導体装置にも適用することができる。又、静電保護素子、ＮチャネルのＭＯＳＦＥＴ、ＰチャネルのＭＯＳＦＥＴが必ずしも一直線上に配置される必要がないことは言うまでもない。

又、本発明の第１の実施の形態及び第１の実施の形態の変形例１では、半導体装置が一系統の電源を有する例を示したが、半導体装置は複数系統の電源を有しても構わない。その場合には、Ｎ型拡散層は、所謂ＣＭＯＳ構造の入力素子を構成するＰＭＯＳＦＥＴのソース及びバックゲートに供給される電源に接続される。

又、本発明において、入力素子と静電保護素子との間に形成されるＮ型拡散層は、低濃度のＮ型不純物を含有する層でも、高濃度のＮ型不純物を含有する層でも、それらを組み合わせた層であっても良い。すなわち、入力素子と静電保護素子との間に形成されるＮ型拡散層は、Ｎ型不純物（例えばリンイオン等）が注入されている層であればどのようなものでも構わない。

本発明の第１の実施の形態に係る半導体装置の概略の回路構成の例を示す図である。 本発明の第１の実施の形態に係る半導体装置の主要部の概略の構造の例を示す断面図である。 本発明の第１の実施の形態に係る半導体装置において寄生トランジスタが生じる様子を模式的に例示する図である。 図３に示す半導体装置の主要な寄生トランジスタについての等価回路図である。 本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の例を示す平面図である。 は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の他の例を示す平面図（その１）である。 は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の他の例を示す平面図（その２）である。 は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の他の例を示す平面図（その３）である。 は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の他の例を示す平面図（その４）である。 は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の他の例を示す平面図（その５）である。 は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の他の例を示す平面図（その６）である。 は、本発明の第１の実施の形態に係る半導体装置におけるＮ−拡散層の概略の配置の他の例を示す平面図（その７）である。 本発明の第１の実施の形態の変形例１に係る半導体装置の主要部の概略の構造の例を示す断面図である。 本発明を適用可能な他の形態の静電保護素子の例を示す図である。 従来の半導体装置の概略の回路構成の例を示す図である。 従来の半導体装置の主要部の概略の構造の例を示す断面図である。 従来の半導体装置において寄生トランジスタが生じる様子を模式的に例示する図である。 図１７に示す半導体装置の主要な寄生トランジスタについての等価回路図である。

符号の説明

１０，３０ 半導体装置
１１，１２，１３，５３ トランジスタ
１１Ｂ，１２Ｂ，１３Ｂ バックゲート領域
１１Ｄ，１２Ｄ，１３Ｄ ドレイン領域
１１Ｇ，１２Ｇ，１３Ｇ ゲート電極
１１Ｉ，１２Ｉ，１３Ｉ ゲート絶縁膜
１１Ｓ，１２Ｓ，１３Ｓ ソース領域
１４，２６，２７，５２，５５，５６，５７ 抵抗
１５ 接地パッド
１６ 電源パッド
１７ 入力パッド
１８ Ｎ−ウェル
２０ Ｐ型半導体基板
２０ａ Ｐ型半導体基板２０の上面
２１〜２７，２９ 寄生トランジスタ
２８，２８ｂ〜２８ｈ Ｎ−拡散層
３１ Ｐ−ウェル
３２ Ｎ＋拡散層
コンデンサ ５１，５４
Ｂ バックゲート
Ｄ ドレイン
Ｇ ゲート
Ｓ ソース

Claims (6)

1. 基準電位となるP型半導体基板上に、入力パッドと、ＣＭＯＳ構造を有する入力素子と、静電保護素子と、を有し、
   前記入力素子は、前記基準電位と前記基準電位よりも高い所定の電位との間に接続され、前記静電保護素子は、前記入力パッドと前記基準電位との間に接続されている半導体装置であって、
   平面視において前記入力素子と前記静電保護素子との間にＮ型拡散層が配置され、前記Ｎ型拡散層は、前記所定の電位と接続されていることを特徴とする半導体装置。
2. 前記Ｎ型拡散層は、平面視において前記静電保護素子の周囲の少なくとも一部を囲む
   ように配置されていることを特徴とする請求項１記載の半導体装置。
3. 前記Ｎ型拡散層は、平面視において前記入力素子の周囲の少なくとも一部を囲むように配置されていることを特徴とする請求項１又２記載の半導体装置。
4. 前記Ｎ型拡散層は、平面視において前記入力素子と前記静電保護素子との間に複数個配置されていることを特徴とする請求項１乃至３の何れか一項記載の半導体装置。
5. 前記Ｎ型拡散層は、不純物濃度の異なる領域を有することを特徴とする請求項１乃至４の何れか一項記載の半導体装置。
6. 前記静電保護素子は、ドレイン領域が前記入力パッドに接続されているＮチャネルＭＯＳＦＥＴであり、前記P型半導体基板には、前記ドレイン領域をエミッタ、前記Ｎ型拡散層をコレクタ、前記P型半導体基板をベースとする寄生トランジスタが形成され、前記入力パッドの電位が、前記基準電位に対して前記ベースと前記エミッタとの間の順方向電圧よりも低くなった場合に、前記寄生トランジスタがオンになることを特徴とする請求項１乃至５の何れか一項記載の半導体装置。

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