JPH04267556A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04267556A JPH04267556A JP3028725A JP2872591A JPH04267556A JP H04267556 A JPH04267556 A JP H04267556A JP 3028725 A JP3028725 A JP 3028725A JP 2872591 A JP2872591 A JP 2872591A JP H04267556 A JPH04267556 A JP H04267556A
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- well
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- type region
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- transistor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000003071 parasitic effect Effects 0.000 description 30
- 238000010586 diagram Methods 0.000 description 15
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳ半導体装置に
関し、特にラッチアップ現象を防止するようにしたＣＭ
ＯＳ半導体装置に関する。
関し、特にラッチアップ現象を防止するようにしたＣＭ
ＯＳ半導体装置に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ半導体装置としては、例
えば図９に示すようなものがある。その等価回路を図１
０に示す（以下これを第１の従来例という）。
えば図９に示すようなものがある。その等価回路を図１
０に示す（以下これを第１の従来例という）。
【０００３】この第１の従来例のＣＭＯＳ半導体装置は
、一般によく知られているＰウエルタイプのＣＭＯＳの
Ｉ／Ｏ部と、このＩ／Ｏ部に面したロジック部のＰウエ
ル３を有している。
、一般によく知られているＰウエルタイプのＣＭＯＳの
Ｉ／Ｏ部と、このＩ／Ｏ部に面したロジック部のＰウエ
ル３を有している。
【０００４】図９において、Ｎ形基板１の主面にＰウエ
ル２、３およびＰ＋ 形領域５、Ｎ＋ 形領域８を設け
る。 そして、Ｐウエル２の主面にＰ＋ 形領域４、Ｎ＋ 形
領域７を形成し、Ｐウエル３の主面にＰ＋ 形領域６を
形成する。また、Ｐウエル３の主面には、ＭＯＳＦＥＴ
を構成するＮ＋ 形領域１３，１４、Ｐ＋ 形領域１６
が形成されるている。
ル２、３およびＰ＋ 形領域５、Ｎ＋ 形領域８を設け
る。 そして、Ｐウエル２の主面にＰ＋ 形領域４、Ｎ＋ 形
領域７を形成し、Ｐウエル３の主面にＰ＋ 形領域６を
形成する。また、Ｐウエル３の主面には、ＭＯＳＦＥＴ
を構成するＮ＋ 形領域１３，１４、Ｐ＋ 形領域１６
が形成されるている。
【０００５】Ｐ＋ 形領域４、Ｐ＋ 形領域６はバイア
ス電源Ｖｓｓに接続され、Ｎ＋ 形領域８はバイアス電
源ＶＤＤに接続され、Ｐ＋ 形領域５とＮ＋ 形領域７
は入力端子９および出力端子１０に接続される。ＧはＮ
＋ 形領域１３，１４、Ｐ＋ 形領域１６によって形成
されるＭＯＳＦＥＴのゲートである。
ス電源Ｖｓｓに接続され、Ｎ＋ 形領域８はバイアス電
源ＶＤＤに接続され、Ｐ＋ 形領域５とＮ＋ 形領域７
は入力端子９および出力端子１０に接続される。ＧはＮ
＋ 形領域１３，１４、Ｐ＋ 形領域１６によって形成
されるＭＯＳＦＥＴのゲートである。
【０００６】ここで、Ｐ＋ 形領域５とＮ形基板１とで
プルアップダイオード１１が形成され、Ｎ＋ 形領域７
とＰウエル２とでプルダウンダイオード１２が形成され
る。 また、Ｐ＋ 形領域５をエミッタ、Ｎ形基板１をベース
、Ｐウエル３をコレクタとする寄生ラテラルＰＮＰトラ
ンジスタＱも形成される。また、この寄生ラテラルＰＮ
ＰトランジスタＱのコレクタとバイアス電源ＶＳＳとの
間にはウエル抵抗ＲＷＯが存在する。更に、ロジック部
には、Ｎ＋ 形領域１３をエミッタ、Ｐウエル３をベー
ス、Ｎ形基板１をコレクタとする寄生バーティカルＮＰ
ＮトランジスタＱ´が形成されている。
プルアップダイオード１１が形成され、Ｎ＋ 形領域７
とＰウエル２とでプルダウンダイオード１２が形成され
る。 また、Ｐ＋ 形領域５をエミッタ、Ｎ形基板１をベース
、Ｐウエル３をコレクタとする寄生ラテラルＰＮＰトラ
ンジスタＱも形成される。また、この寄生ラテラルＰＮ
ＰトランジスタＱのコレクタとバイアス電源ＶＳＳとの
間にはウエル抵抗ＲＷＯが存在する。更に、ロジック部
には、Ｎ＋ 形領域１３をエミッタ、Ｐウエル３をベー
ス、Ｎ形基板１をコレクタとする寄生バーティカルＮＰ
ＮトランジスタＱ´が形成されている。
【０００７】この半導体装置は、通常の動作時において
、入力端子９から入力した信号は出力端子１０を経てロ
ジック部へ伝送される。ここで、プルアップダイオード
１１、プルダウンダイオード１２および寄生ラテラルＰ
ＮＰトランジスタＱは逆バイアスされて非導通状態にさ
れている。
、入力端子９から入力した信号は出力端子１０を経てロ
ジック部へ伝送される。ここで、プルアップダイオード
１１、プルダウンダイオード１２および寄生ラテラルＰ
ＮＰトランジスタＱは逆バイアスされて非導通状態にさ
れている。
【０００８】また、入力端子９からバイアス電源ＶＤＤ
よりも高い電圧のノイズ（＋サージ）が入力された場合
は、プルアップダイオード１１がオンし、バイアス電源
ＶＤＤへバイパスされる。また、入力端子９からバイア
ス電源ＶＳＳよりも低い電圧のノイズ（−サージ）が入
力された場合は、プルダウンダイオード１２がオンし、
バイアス電源ＶＳＳへバイパスされる。
よりも高い電圧のノイズ（＋サージ）が入力された場合
は、プルアップダイオード１１がオンし、バイアス電源
ＶＤＤへバイパスされる。また、入力端子９からバイア
ス電源ＶＳＳよりも低い電圧のノイズ（−サージ）が入
力された場合は、プルダウンダイオード１２がオンし、
バイアス電源ＶＳＳへバイパスされる。
【０００９】図１１に、従来の他の構成例を示し、その
等価回路を図１２に示す（以下これを第２の従来例とい
う）。
等価回路を図１２に示す（以下これを第２の従来例とい
う）。
【００１０】この第２の従来例は、Ｎ形基板１とＰウエ
ル３の接合部にバイアス電源ＶＳＳに接続されたウエル
ガード１５を形成して構成される。他の構成は第１の従
来例と同様である。
ル３の接合部にバイアス電源ＶＳＳに接続されたウエル
ガード１５を形成して構成される。他の構成は第１の従
来例と同様である。
【００１１】この第２の従来例の構成によると、寄生ラ
テラルＰＮＰトランジスタＱのコレクタとバイアス電源
ＶＳＳとの間のウエル抵抗ＲＷ は、第１の従来例のウ
エル抵抗Ｒｗｏより小さくなっている。
テラルＰＮＰトランジスタＱのコレクタとバイアス電源
ＶＳＳとの間のウエル抵抗ＲＷ は、第１の従来例のウ
エル抵抗Ｒｗｏより小さくなっている。
【００１２】図１３に、更に従来の構成例を示し、その
等価回路を図１４に示す（以下これを第３の従来例とい
う）。
等価回路を図１４に示す（以下これを第３の従来例とい
う）。
【００１３】この第３の従来例は、Ｎ形基板１の主面に
おいて、Ｐ＋ 形領域５とＰウエル３との間の領域に、
ダミーコレクタとして働くＰウエル２０およびこのＰウ
エル２０の主面にバイアス電源ＶＳＳに接続されたＰ＋
形領域２１を形成して構成される。他の構成は第１の
従来例と同様である。
おいて、Ｐ＋ 形領域５とＰウエル３との間の領域に、
ダミーコレクタとして働くＰウエル２０およびこのＰウ
エル２０の主面にバイアス電源ＶＳＳに接続されたＰ＋
形領域２１を形成して構成される。他の構成は第１の
従来例と同様である。
【００１４】この第３の従来例においては、Ｐ＋ 形領
域５をエミッタ、Ｎ形基板１をベース、Ｐウエル２０を
コレクタとするダミーコレクタトランジスタ２２が形成
される。
域５をエミッタ、Ｎ形基板１をベース、Ｐウエル２０を
コレクタとするダミーコレクタトランジスタ２２が形成
される。
【００１５】
【発明が解決しようとする課題】ところで、前述した第
１の従来例のＣＭＯＳ半導体装置は、以下に示すような
問題点がある。
１の従来例のＣＭＯＳ半導体装置は、以下に示すような
問題点がある。
【００１６】すなわち、前述したように、入力端子９か
らバイアス電源ＶＤＤよりも高い電圧のノイズ（＋サー
ジ）が入力されると、プルアップダイオード１１ととも
に寄生ラテラルＰＮＰトランジスタＱがオンして、寄生
ラテラルＰＮＰトランジスタＱのコレクタ電流として正
孔がＰウエル３に注入される。ここで、ウエル抵抗ＲＷ
Ｏでの該電流による電圧降下がＶＦ （ＶＦ はダイオ
ードのターンオン電圧）を越えると、ロジック部の、例
えば、Ｎ＋形領域１３をエミッタ、Ｐウエル３をベース
、Ｎ形基板１をコレクタとする寄生バーティカルＮＰＮ
トランジスタＱ´をオン状態に転じさせ、いわゆるラッ
チアップ現象のトリガとなる虞がある。
らバイアス電源ＶＤＤよりも高い電圧のノイズ（＋サー
ジ）が入力されると、プルアップダイオード１１ととも
に寄生ラテラルＰＮＰトランジスタＱがオンして、寄生
ラテラルＰＮＰトランジスタＱのコレクタ電流として正
孔がＰウエル３に注入される。ここで、ウエル抵抗ＲＷ
Ｏでの該電流による電圧降下がＶＦ （ＶＦ はダイオ
ードのターンオン電圧）を越えると、ロジック部の、例
えば、Ｎ＋形領域１３をエミッタ、Ｐウエル３をベース
、Ｎ形基板１をコレクタとする寄生バーティカルＮＰＮ
トランジスタＱ´をオン状態に転じさせ、いわゆるラッ
チアップ現象のトリガとなる虞がある。
【００１７】このラッチアップ現象の発生を防止するた
めには、Ｐ＋ 形領域５とＰウエル３との間隔を広げる
等の手段を講じて、前記正孔電流を少なくする必要があ
る。しかしながら、このような手段をとると、チップ面
積の増大をもたらし、好ましくない。
めには、Ｐ＋ 形領域５とＰウエル３との間隔を広げる
等の手段を講じて、前記正孔電流を少なくする必要があ
る。しかしながら、このような手段をとると、チップ面
積の増大をもたらし、好ましくない。
【００１８】そこで、第２の従来例および第３の従来例
が提案されている。ところで、第２の従来例においては
、前述したように、Ｎ形基板１とＰウエル３の接合部に
バイアス電源ＶＳＳに接続されたウエルガード１５を形
成しているので、寄生ラテラルＰＮＰトランジスタＱの
コレクタとバイアス電源ＶＳＳとの間のウエル抵抗ＲＷ
は、第１の従来例のウエル抵抗Ｒｗｏより小さくなっ
ているので、入力端子９からバイアス電源ＶＤＤよりも
高い電圧のノイズ（＋サージ）が入力され、寄生ラテラ
ルＰＮＰトランジスタＱを経て、Ｐウエル３に正孔電流
が注入されても、ウエル抵抗Ｒｗ での電圧降下は小さ
くなり、前記寄生バーティカルＮＰＮトランジスタＱ´
（第９図）が第１の従来例に比較してオンしにくくなる
。
が提案されている。ところで、第２の従来例においては
、前述したように、Ｎ形基板１とＰウエル３の接合部に
バイアス電源ＶＳＳに接続されたウエルガード１５を形
成しているので、寄生ラテラルＰＮＰトランジスタＱの
コレクタとバイアス電源ＶＳＳとの間のウエル抵抗ＲＷ
は、第１の従来例のウエル抵抗Ｒｗｏより小さくなっ
ているので、入力端子９からバイアス電源ＶＤＤよりも
高い電圧のノイズ（＋サージ）が入力され、寄生ラテラ
ルＰＮＰトランジスタＱを経て、Ｐウエル３に正孔電流
が注入されても、ウエル抵抗Ｒｗ での電圧降下は小さ
くなり、前記寄生バーティカルＮＰＮトランジスタＱ´
（第９図）が第１の従来例に比較してオンしにくくなる
。
【００１９】しかしながら、＋サージが増加すると、該
正孔電流も大きくなり、前記電圧降下がいずれＶＦ を
越えて、寄生バーティカルＮＰＮトランジスタＱ´がオ
ンするという問題がある。
正孔電流も大きくなり、前記電圧降下がいずれＶＦ を
越えて、寄生バーティカルＮＰＮトランジスタＱ´がオ
ンするという問題がある。
【００２０】また、第３の従来例の場合、入力端子９に
印加された＋サージによりＮ形基板１の内部に注入され
た正孔のうち一部分は、ダミーコレクタトランジスタ２
２を経てＶＳＳへバイパスされる。このため、寄生ラテ
ラルＰＮＰトランジスタＱを経てウエル抵抗Ｒｗｏを流
れる正孔電流が小さくなり、第１従来例と比較して、前
記寄生バーティカルＮＰＮトランジスタＱ´がオンしに
くくなる。
印加された＋サージによりＮ形基板１の内部に注入され
た正孔のうち一部分は、ダミーコレクタトランジスタ２
２を経てＶＳＳへバイパスされる。このため、寄生ラテ
ラルＰＮＰトランジスタＱを経てウエル抵抗Ｒｗｏを流
れる正孔電流が小さくなり、第１従来例と比較して、前
記寄生バーティカルＮＰＮトランジスタＱ´がオンしに
くくなる。
【００２１】しかしながら、サージ印加中ではＮ形基板
１内部は高注入状態となっており、正孔はＮ形基板１内
部まで拡散する。このため、Ｎ形基板１の比較的内部を
経て、Ｐウエル２０に吸収されることなしに、Ｐウエル
３に流入する正孔の割合が多く、寄生バーティカルＮＰ
ＮトランジスタＱ´が顕著にオンしにくくなるわけでは
ない。
１内部は高注入状態となっており、正孔はＮ形基板１内
部まで拡散する。このため、Ｎ形基板１の比較的内部を
経て、Ｐウエル２０に吸収されることなしに、Ｐウエル
３に流入する正孔の割合が多く、寄生バーティカルＮＰ
ＮトランジスタＱ´が顕著にオンしにくくなるわけでは
ない。
【００２２】また、第２の従来例と同様に、＋サージが
強くなるにつれて、寄生ラテラルＰＮＰトランジスタＱ
のコレクタ電流も増加し、いずれ、寄生バーティカルＮ
ＰＮトランジスタＱ´がオンするという問題がある。
強くなるにつれて、寄生ラテラルＰＮＰトランジスタＱ
のコレクタ電流も増加し、いずれ、寄生バーティカルＮ
ＰＮトランジスタＱ´がオンするという問題がある。
【００２３】更に、ダミーコレクタトランジスタ２２を
設けるために、Ｉ／Ｏ部とロジック部との間隔が大きく
なり、チップ面積が増大する。
設けるために、Ｉ／Ｏ部とロジック部との間隔が大きく
なり、チップ面積が増大する。
【００２４】この発明は、このような従来装置の問題点
に着目してなされたもので、チップ面積を大きくするこ
となくラッチアップ現象を防止するようにしたＣＭＯＳ
半導体装置を提供することを目的とする。
に着目してなされたもので、チップ面積を大きくするこ
となくラッチアップ現象を防止するようにしたＣＭＯＳ
半導体装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】この発明は、上記目的を
達成するために、入力端子に入力されるサージを吸収す
るＩ／Ｏ部と、前記入力端子からの信号に基づき演算を
行なうＣＭＯＳを有するロジック部とを同一基板上に設
けた半導体装置において、前記ロジック部のウエルの周
囲にウエルと同じ導電形で高抵抗の領域を形成したこと
を特徴とする。
達成するために、入力端子に入力されるサージを吸収す
るＩ／Ｏ部と、前記入力端子からの信号に基づき演算を
行なうＣＭＯＳを有するロジック部とを同一基板上に設
けた半導体装置において、前記ロジック部のウエルの周
囲にウエルと同じ導電形で高抵抗の領域を形成したこと
を特徴とする。
【００２６】
【作用】Ｎ形（Ｐ形）半導体主面に形成するＰ（Ｎ）ウ
エル周囲に、該ウエルと接して形成される高抵抗Ｐ−
形（Ｎ− 形）領域により、ＣＭＯＳ半導体装置のＩ／
Ｏ部とロジック部との間に形成される寄生ラテラルトラ
ンジスタがある値以上の＋サージ（Ｐ基板の場合は−サ
ージ）印加時に容易に飽和状態に入り、ウエル領域の電
位変動を抑え、ラッチアップ現象を防止する。
エル周囲に、該ウエルと接して形成される高抵抗Ｐ−
形（Ｎ− 形）領域により、ＣＭＯＳ半導体装置のＩ／
Ｏ部とロジック部との間に形成される寄生ラテラルトラ
ンジスタがある値以上の＋サージ（Ｐ基板の場合は−サ
ージ）印加時に容易に飽和状態に入り、ウエル領域の電
位変動を抑え、ラッチアップ現象を防止する。
【００２７】
【実施例】以下、この発明を図面に基づいて説明する。
【００２８】図１は、この発明の第１の実施例の構造を
示す図であり、図２は、その等価回路を示す。
示す図であり、図２は、その等価回路を示す。
【００２９】まず、構成を説明すると、この第１の実施
例は、ロジック部のＮＭＯＳＦＥＴを形成するＰウエル
３の周囲に、Ｐ− 形領域１００を形成したことが第２
の従来例と比較して異なる。この第１の実施例では、図
２に示すように、寄生ラテラルＰＮＰトランジスタＱの
コレクタにウエル抵抗ＲＷ とともに、Ｐ− 形領域１
００での抵抗Ｒ１１が接続される。他の構成は第２の従
来例と同様である。
例は、ロジック部のＮＭＯＳＦＥＴを形成するＰウエル
３の周囲に、Ｐ− 形領域１００を形成したことが第２
の従来例と比較して異なる。この第１の実施例では、図
２に示すように、寄生ラテラルＰＮＰトランジスタＱの
コレクタにウエル抵抗ＲＷ とともに、Ｐ− 形領域１
００での抵抗Ｒ１１が接続される。他の構成は第２の従
来例と同様である。
【００３０】次に、この第１の実施例の作用を説明する
。
。
【００３１】入力端子９に＋サージが印加されると、寄
生ラテラルＰＮＰトランジスタＱのコレクタ電流ＩＣ
として正孔電流が抵抗Ｒ１１とウエル抵抗ＲＷ に流れ
る。ここで、Ｐ− 形領域１００とＰウエル３の不純物
濃度およびＰ− 形領域１００とウエルガード１５まで
の間隔を適当に選ぶことにより、抵抗Ｒ１１を十分大き
な値とし、かつ、 Ｒ１１＞＞ＲＷ とすることができる。このため、ある値以上の＋サージ
電流が印加されると、寄生ラテラルＰＮＰトランジスタ
Ｑのベース・コレクタ接合でのＰ− 形領域１００の電
位ΔＶＣ が ΔＶＣ ＝（Ｒ
１１＋ＲＷＯ）・ＩＣ ＞ＶＤＤ＋ＶＦ …（
１）となり、前記接合が逆バイアスから順バイアスに転
ずる。これにより寄生ラテラルＰＮＰトランジスタＱは
活性状態から飽和状態に入る。
生ラテラルＰＮＰトランジスタＱのコレクタ電流ＩＣ
として正孔電流が抵抗Ｒ１１とウエル抵抗ＲＷ に流れ
る。ここで、Ｐ− 形領域１００とＰウエル３の不純物
濃度およびＰ− 形領域１００とウエルガード１５まで
の間隔を適当に選ぶことにより、抵抗Ｒ１１を十分大き
な値とし、かつ、 Ｒ１１＞＞ＲＷ とすることができる。このため、ある値以上の＋サージ
電流が印加されると、寄生ラテラルＰＮＰトランジスタ
Ｑのベース・コレクタ接合でのＰ− 形領域１００の電
位ΔＶＣ が ΔＶＣ ＝（Ｒ
１１＋ＲＷＯ）・ＩＣ ＞ＶＤＤ＋ＶＦ …（
１）となり、前記接合が逆バイアスから順バイアスに転
ずる。これにより寄生ラテラルＰＮＰトランジスタＱは
活性状態から飽和状態に入る。
【００３２】一般に、トランジスタのコレクタ電流ＩＣ
は次式で表される。 ＩＣ ＝Ａ１ （ｅｑ／ｋｔ・ＶＥＢ−１）−
Ａ２ （ｅｑ／ｋｔ・ＶＣＢ−１） …（２）Ａ１
，Ａ２ ：プロセス条件とデバイス構造によって決定さ
れる定数 ＶＥＢ ：エミッタ・ベース間バイアスＶＣ
Ｂ ：コレクタ・ベース間バイアス式（２）
より、トランジスタが活性状態の間は、エミッタ電流注
入とともに、エミッタ・ベース間バイアスＶＥＢが増え
、トランジスタのコレクタ電流ＩＣ が増加する。 しかし、エミッタ電流が更に増え、前述したΔＶＣ ＞
ＶＤＤ＋ＶＦ の状態になると、 ＶＣＢ＞０ となり、タランジスタは飽和状態に入り、ＩＣ は減少
し始めることが知られている。
は次式で表される。 ＩＣ ＝Ａ１ （ｅｑ／ｋｔ・ＶＥＢ−１）−
Ａ２ （ｅｑ／ｋｔ・ＶＣＢ−１） …（２）Ａ１
，Ａ２ ：プロセス条件とデバイス構造によって決定さ
れる定数 ＶＥＢ ：エミッタ・ベース間バイアスＶＣ
Ｂ ：コレクタ・ベース間バイアス式（２）
より、トランジスタが活性状態の間は、エミッタ電流注
入とともに、エミッタ・ベース間バイアスＶＥＢが増え
、トランジスタのコレクタ電流ＩＣ が増加する。 しかし、エミッタ電流が更に増え、前述したΔＶＣ ＞
ＶＤＤ＋ＶＦ の状態になると、 ＶＣＢ＞０ となり、タランジスタは飽和状態に入り、ＩＣ は減少
し始めることが知られている。
【００３３】よって、この第１の実施例によれば、入力
端子９に＋サージが印加されたとき、寄生ラテラルＰＮ
ＰトランジスタＱを経てロジック部のＰウエルに注入さ
れる正孔電流に最大値を設定することができる。
端子９に＋サージが印加されたとき、寄生ラテラルＰＮ
ＰトランジスタＱを経てロジック部のＰウエルに注入さ
れる正孔電流に最大値を設定することができる。
【００３４】更に、前述した
Ｒ１１＞＞ＲＷ
なる関係により、式（１）を成立させるのと同時に、抵
抗Ｒ１１とウエル抵抗ＲＷ の値を適当に選べば、ロジ
ック部のＮＭＯＳＦＥＴを形成するＰウエル３での電圧
降下を ＲＷ ・ＩＣ ＜ＶＦ
…（３）とすることが可能である。この
ため、寄生バ−ティカルＮＰＮトランジスタＱ´（第９
図）がターオンすることはない。
抗Ｒ１１とウエル抵抗ＲＷ の値を適当に選べば、ロジ
ック部のＮＭＯＳＦＥＴを形成するＰウエル３での電圧
降下を ＲＷ ・ＩＣ ＜ＶＦ
…（３）とすることが可能である。この
ため、寄生バ−ティカルＮＰＮトランジスタＱ´（第９
図）がターオンすることはない。
【００３５】このように、この第１の実施例によれば、
入力端子９に＋サージが印加された場合でも、該サージ
がラッチアップトリガとなることが抑制される。しかも
、Ｉ／Ｏ部とロジック部との間隔を短くでき、チップ面
積を小さくできる。
入力端子９に＋サージが印加された場合でも、該サージ
がラッチアップトリガとなることが抑制される。しかも
、Ｉ／Ｏ部とロジック部との間隔を短くでき、チップ面
積を小さくできる。
【００３６】図３に、この発明の第２の実施例を示し、
図４に、その等価回路を示す。
図４に、その等価回路を示す。
【００３７】この第２の実施例は、Ｎ＋ 形基板１０６
主面に、Ｐ− 形エピタキシャル層１０７を設け、この
Ｐ− 形エピタキシャル層１０７主面に、プルダウンダ
イオード１２およびＮＭＯＳＦＥＴを形成するＰウエル
領域２と、プルアップダイオード１１およびＰＭＯＳＦ
ＥＴを形成するＮウエル領域１０８を設けたことが第１
の実施例と異なる。なお、Ｎ＋ 形基板１０６とＮウエ
ル領域１０８は接している。他の構成は第１の実施例と
同様である。
主面に、Ｐ− 形エピタキシャル層１０７を設け、この
Ｐ− 形エピタキシャル層１０７主面に、プルダウンダ
イオード１２およびＮＭＯＳＦＥＴを形成するＰウエル
領域２と、プルアップダイオード１１およびＰＭＯＳＦ
ＥＴを形成するＮウエル領域１０８を設けたことが第１
の実施例と異なる。なお、Ｎ＋ 形基板１０６とＮウエ
ル領域１０８は接している。他の構成は第１の実施例と
同様である。
【００３８】この第２の実施例では、Ｐ− 形抵抗Ｒ３
１を設けるＰ− 形領域を新たに形成する必要がないた
め、構成容易である。更に、前述したようにＮ＋ 形基
板１０６とＮウエル領域１０８が接しているため、寄生
ラテラルＰＮＰトランジスタＱのシャント抵抗が低く、
該寄生ラテラルＰＮＰトランジスタＱがオンしやすくな
ることはない。
１を設けるＰ− 形領域を新たに形成する必要がないた
め、構成容易である。更に、前述したようにＮ＋ 形基
板１０６とＮウエル領域１０８が接しているため、寄生
ラテラルＰＮＰトランジスタＱのシャント抵抗が低く、
該寄生ラテラルＰＮＰトランジスタＱがオンしやすくな
ることはない。
【００３９】図５に、この発明の第３の実施例を示し、
図６に、その等価回路を示す。
図６に、その等価回路を示す。
【００４０】この第３の実施例は、Ｐ− 形領域１００
主面にＶＳＳに接続されたＰ＋ 形領域１０２を設けた
ことが第１の実施例と異なる。他の構成は第１の実施例
と同様である。
主面にＶＳＳに接続されたＰ＋ 形領域１０２を設けた
ことが第１の実施例と異なる。他の構成は第１の実施例
と同様である。
【００４１】この第３の実施例において、抵抗Ｒ２１は
Ｐ− 形領域１００内部においてＰ− 形領域１００端
からＰ＋ 形領域１０２直下での抵抗成分、抵抗Ｒ２２
はＰ− 形領域１００内部においてＰ− 形領域１００
端からＰ＋ 形領域１０２直下からＰウエル３までの抵
抗成分、抵抗Ｒ２３はＰ＋ 形領域１０２の抵抗である
。ここで、寄生ラテラルＰＮＰトランジスタＱのコレク
タ抵抗は、Ｒ２１＋Ｒ２３（Ｒ２２＋ＲＷ ）／｛Ｒ２
３＋（Ｒ２２＋ＲＷ ）｝であるので、Ｐ− 形領域１
００端とＰ＋ 形領域１０２との間隔をあけて、抵抗Ｒ
２１を大きくすることにより、寄生ラテラルＰＮＰトラ
ンジスタＱを容易に飽和状態に転じることができる。
Ｐ− 形領域１００内部においてＰ− 形領域１００端
からＰ＋ 形領域１０２直下での抵抗成分、抵抗Ｒ２２
はＰ− 形領域１００内部においてＰ− 形領域１００
端からＰ＋ 形領域１０２直下からＰウエル３までの抵
抗成分、抵抗Ｒ２３はＰ＋ 形領域１０２の抵抗である
。ここで、寄生ラテラルＰＮＰトランジスタＱのコレク
タ抵抗は、Ｒ２１＋Ｒ２３（Ｒ２２＋ＲＷ ）／｛Ｒ２
３＋（Ｒ２２＋ＲＷ ）｝であるので、Ｐ− 形領域１
００端とＰ＋ 形領域１０２との間隔をあけて、抵抗Ｒ
２１を大きくすることにより、寄生ラテラルＰＮＰトラ
ンジスタＱを容易に飽和状態に転じることができる。
【００４２】一方、寄生ラテラルＰＮＰトランジスタＱ
のコレクタ電流ＩＣ のうち、ウエル抵抗ＲＷＯを流れ
る成分は、 Ｒ２３／｛Ｒ２３＋（Ｒ２２＋ＲＷ ）｝・ＩＣ であ
る。Ｐ− 形領域とＰウエルの濃度差を考慮すると、Ｒ
２３＜＜（Ｒ２２＋ＲＷ ） となるので、前記抵抗ＲＷ を流れるコレクタ電流は十
分に小さくできる。
のコレクタ電流ＩＣ のうち、ウエル抵抗ＲＷＯを流れ
る成分は、 Ｒ２３／｛Ｒ２３＋（Ｒ２２＋ＲＷ ）｝・ＩＣ であ
る。Ｐ− 形領域とＰウエルの濃度差を考慮すると、Ｒ
２３＜＜（Ｒ２２＋ＲＷ ） となるので、前記抵抗ＲＷ を流れるコレクタ電流は十
分に小さくできる。
【００４３】したがって、この第３の実施例は、第１の
実施例よりもＰウエル３の電位変動を小さくでき、＋サ
ージがラッチアップのトリガとなることをより一層防ぐ
ことができる。
実施例よりもＰウエル３の電位変動を小さくでき、＋サ
ージがラッチアップのトリガとなることをより一層防ぐ
ことができる。
【００４４】図７に、この発明の第４の実施例を示し、
図８に、その等価回路を示す。
図８に、その等価回路を示す。
【００４５】この第４の実施例は、Ｐ− 形エピタキシ
ャル層１０７主面にＰ＋ 形領域１０２を設けたことが
第２の実施例と比較して異なる。他の構成は第２の実施
例と同様である。
ャル層１０７主面にＰ＋ 形領域１０２を設けたことが
第２の実施例と比較して異なる。他の構成は第２の実施
例と同様である。
【００４６】この第４の実施例の動作は第３の実施例と
同様である。また、第２の実施例と同様に形成容易であ
る。
同様である。また、第２の実施例と同様に形成容易であ
る。
【００４７】なお、上記実施例ではＮ形基板を用いて構
成した装置を示したが、Ｐ形基板を用いても同様に構成
できるのは勿論である。
成した装置を示したが、Ｐ形基板を用いても同様に構成
できるのは勿論である。
【００４８】
【発明の効果】以上説明してきたように、この発明によ
れば、Ｉ／Ｏ部とロジック部との間に形成される寄生ラ
テラルトランジスタがある値以上の＋サージ（Ｐ基板の
場合は−サージ）印加時に容易に飽和状態に入り、ウエ
ルの電位変動を抑える構成としたため、（１）Ｉ／Ｏ部
とロジック部との間隔を短くでき、チップ面積を小さく
できる。 （２）サージ電流が増加するにつれて、ウエルに注入さ
れるトランジスタのコレクタ電流が増加し、ウエルでの
寄生バーティカルトランジスタがオンすることはない。 という効果が得られる。
れば、Ｉ／Ｏ部とロジック部との間に形成される寄生ラ
テラルトランジスタがある値以上の＋サージ（Ｐ基板の
場合は−サージ）印加時に容易に飽和状態に入り、ウエ
ルの電位変動を抑える構成としたため、（１）Ｉ／Ｏ部
とロジック部との間隔を短くでき、チップ面積を小さく
できる。 （２）サージ電流が増加するにつれて、ウエルに注入さ
れるトランジスタのコレクタ電流が増加し、ウエルでの
寄生バーティカルトランジスタがオンすることはない。 という効果が得られる。
【図１】この発明の第１の実施例の要部の構造を示す図
。
。
【図２】図１に示した第１の実施例の等価回路を示す回
路図。
路図。
【図３】この発明の第２の実施例の要部の構造を示す図
。
。
【図４】図３に示した第２の実施例の等価回路を示す回
路図。
路図。
【図５】この発明の第３の実施例の要部の構造を示す図
。
。
【図６】図５に示した第３の実施例の等価回路を示す回
路図。
路図。
【図７】この発明の第４の実施例の要部の構造を示す図
。
。
【図８】図７に示した第４の実施例の等価回路を示す回
路図。
路図。
【図９】第１の従来例の構造を示す図。
【図１０】図９に示した第１の従来例の等価回路を示す
回路図。
回路図。
【図１１】第２の従来例の構造を示す図。
【図１２】図１１に示した第２の従来例の等価回路を示
す回路図。
す回路図。
【図１３】第３の従来例の構造を示す図。
【図１４】図１３に示した第３の従来例の等価回路を示
す回路図。
す回路図。
１ Ｎ形基板
２，３ Ｐウエル
４，５，６ Ｐ＋ 形領域
７，８ Ｎ＋ 形領域
９ 入力端子
１０ 出力端子
１１ プルアップダイオード
１２ プルダウンダイオード
１５ Ｐ＋ 形ウエルガードリング領域２０ Ｐウ
エル ２１ Ｐ＋ 形領域 ２２ ダミーコレクタトランジスタ １００ Ｐ− 形領域 １０２ Ｐ＋ 形領域 １０６ Ｎ＋ 形基板 １０７ Ｐ− 形エピタキシャル層 １０８ Ｎ形ウエル ＲＷＣ、ＲＷ ウエル抵抗
エル ２１ Ｐ＋ 形領域 ２２ ダミーコレクタトランジスタ １００ Ｐ− 形領域 １０２ Ｐ＋ 形領域 １０６ Ｎ＋ 形基板 １０７ Ｐ− 形エピタキシャル層 １０８ Ｎ形ウエル ＲＷＣ、ＲＷ ウエル抵抗
Claims (1)
- 【請求項１】入力端子に入力されるサージを吸収するＩ
／Ｏ部と、前記入力端子からの信号に基づき演算を行な
うＣＭＯＳを有するロジック部とを同一基板上に設けた
半導体装置において、前記ロジック部のウエルの周囲に
ウエルと同じ導電形で高抵抗の領域を形成したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028725A JPH04267556A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028725A JPH04267556A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267556A true JPH04267556A (ja) | 1992-09-24 |
Family
ID=12256418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028725A Pending JPH04267556A (ja) | 1991-02-22 | 1991-02-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267556A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191583A2 (en) * | 2000-09-08 | 2002-03-27 | Texas Instruments Incorporated | Low voltage transistor |
| JP2009289820A (ja) * | 2008-05-27 | 2009-12-10 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1991
- 1991-02-22 JP JP3028725A patent/JPH04267556A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191583A2 (en) * | 2000-09-08 | 2002-03-27 | Texas Instruments Incorporated | Low voltage transistor |
| JP2009289820A (ja) * | 2008-05-27 | 2009-12-10 | Mitsumi Electric Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000106 |