JPS5969956A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5969956A JPS5969956A JP18110782A JP18110782A JPS5969956A JP S5969956 A JPS5969956 A JP S5969956A JP 18110782 A JP18110782 A JP 18110782A JP 18110782 A JP18110782 A JP 18110782A JP S5969956 A JPS5969956 A JP S5969956A
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- 230000004888 barrier function Effects 0.000 claims abstract 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型電界効果半導体装置（０ＭＯ８）の寄生
トランジスタに起因する故障対策に関するものである。
トランジスタに起因する故障対策に関するものである。
近来、半導体製造技術の進歩により、動作電圧が広くノ
イズマージンがあり、電源電流が少ない０Ｍ０８回路を
採用した集積回路（以下ＩＣと略す）が種々みられるよ
うになった。これに伴ない、従来のｐＭｏｓ、 ＮＭｏ
５およびバイポーラ回路では見られなかった故障が発生
している。これはＣＭＯＳの構造に起因する（ＰＮＰＮ
効果による）、ラッチアップの現象である。
イズマージンがあり、電源電流が少ない０Ｍ０８回路を
採用した集積回路（以下ＩＣと略す）が種々みられるよ
うになった。これに伴ない、従来のｐＭｏｓ、 ＮＭｏ
５およびバイポーラ回路では見られなかった故障が発生
している。これはＣＭＯＳの構造に起因する（ＰＮＰＮ
効果による）、ラッチアップの現象である。
°まず、一般的な０ＭＯ８構造について第１図（ａ）〜
（Ｃ）によシ説明する。０ＭＯ８は同一基板上にＰチャ
ンネルＭＵＳ）ランジスタ（Ｐｃｈと略す）とＮチャン
ネルＭＵＳ）ランジスタ（Ｎｃｈと略す）を有し、これ
らＰｃｈ、Ｎｃｈ ｋ対にして論理動作全行なわせる
ことを特徴にしている。電源の高電位（ＶＣＣと略す）
にＰ。ｈ’？接続するか、Ｎｃｈを接続するかにより、
またＰｃｈ Ｎｃｈ を基板上にどう構成するかに
よＶ種々の０ＭＯ８構造が考えられる。
（Ｃ）によシ説明する。０ＭＯ８は同一基板上にＰチャ
ンネルＭＵＳ）ランジスタ（Ｐｃｈと略す）とＮチャン
ネルＭＵＳ）ランジスタ（Ｎｃｈと略す）を有し、これ
らＰｃｈ、Ｎｃｈ ｋ対にして論理動作全行なわせる
ことを特徴にしている。電源の高電位（ＶＣＣと略す）
にＰ。ｈ’？接続するか、Ｎｃｈを接続するかにより、
またＰｃｈ Ｎｃｈ を基板上にどう構成するかに
よＶ種々の０ＭＯ８構造が考えられる。
ここではＮ型基板を用い、基板上ＫＰ型領領域作９Ｎ。
ｈを構成するｐ−ｗｅｌｌ方式のＣＭ′Ｏ８を考える。
電位関係は、”ｃｈがＶ。。位側に、電源の低電位（Ｇ
ＮＤと略す）側にＮ。ｈが接続される。
ＮＤと略す）側にＮ。ｈが接続される。
次に０ＭＯ８のラッチアップ現象を、第１図を用いて説
明する。第１図（ａ）はＣＭＯＳインバータ回路図であ
シ、１けＰｃｈ、 ２はＮｃｈ、１０は入力ＩＮ。
明する。第１図（ａ）はＣＭＯＳインバータ回路図であ
シ、１けＰｃｈ、 ２はＮｃｈ、１０は入力ＩＮ。
２０は出力端子、１００は電源高電位Ｖｃｃ ２００
は電源低電位Ｃ）ＮＤ−Ｃある。第１図（ｂ）は第１図
（ａ）の回路ｆ Ｐ−ｗｅ Ｉ １ 方式で構成した場
合の構造略図であり、対応する部分は第一図（ａ）の同
一記号をもって示している。Ｐｃｈで出力につながった
Ｐ−Ｎジャンクション（以下Ｐ−ＮＪと略す）１１、Ｐ
ｃｈ Ｌ７）Ｖｃｃ につながったＰ−ＮＪ１２、
Ｎｃｈで出力につながったＰ−ＮＪ２１ 、 ＮＣＩＩ
のＯＮＤ、−に一つながったＰ−ＮＪ２２、ＮｃｈをＮ
型基板より分離するＩ’−ＮＪ２３が存在する。図中の
Ｎ＋、Ｎ−、Ｐ＋は半導体の型？示し、Ｎ十はＮ型で高
濃度のもの、Ｎ−はＮ型で低濃度のもの、Ｐ＋はＰ型で
高濃度のものである。ＸはＰ。ｈ１７）Ｖｏｏ につな
がるＰ−ＮＪ下の基板のある位置を示す。
は電源低電位Ｃ）ＮＤ−Ｃある。第１図（ｂ）は第１図
（ａ）の回路ｆ Ｐ−ｗｅ Ｉ １ 方式で構成した場
合の構造略図であり、対応する部分は第一図（ａ）の同
一記号をもって示している。Ｐｃｈで出力につながった
Ｐ−Ｎジャンクション（以下Ｐ−ＮＪと略す）１１、Ｐ
ｃｈ Ｌ７）Ｖｃｃ につながったＰ−ＮＪ１２、
Ｎｃｈで出力につながったＰ−ＮＪ２１ 、 ＮＣＩＩ
のＯＮＤ、−に一つながったＰ−ＮＪ２２、ＮｃｈをＮ
型基板より分離するＩ’−ＮＪ２３が存在する。図中の
Ｎ＋、Ｎ−、Ｐ＋は半導体の型？示し、Ｎ十はＮ型で高
濃度のもの、Ｎ−はＮ型で低濃度のもの、Ｐ＋はＰ型で
高濃度のものである。ＸはＰ。ｈ１７）Ｖｏｏ につな
がるＰ−ＮＪ下の基板のある位置を示す。
第１図（Ｃ）はＰ−Ｎ’Ｊ １１．２１の特性例である
。立上り電圧ＶＦを持つ。Ｐ−ＮＪに印加される電圧が
この■Ｆヲ越えるとフォワード電流■１が流れる。
。立上り電圧ＶＦを持つ。Ｐ−ＮＪに印加される電圧が
この■Ｆヲ越えるとフォワード電流■１が流れる。
さて、Ｖｏｏ−ＧＮＤ間に電圧をかける。そして出力端
子２０をＧＮＤより低くした場合を考える。
子２０をＧＮＤより低くした場合を考える。
ＧＮＤにつながるＰ＋（２３） 出力端子につながる
Ｎ”（２１）が低く々り、出力端子２０がＧＮＤ より
ｖＦ以上低くなると、Ｐ−ＮＪ２１には電流が流れる。
Ｎ”（２１）が低く々り、出力端子２０がＧＮＤ より
ｖＦ以上低くなると、Ｐ−ＮＪ２１には電流が流れる。
これ全ベース電流としたＮ＋−（２１）−Ｐ＋−（２３
）−Ｎ−−Ｎ＋−ＶｃｃのＮＰＮジャンクシ、ントラン
ジスタ（ＮＰＮと略″ｊ）が動作する。Ｖｃｃから流れ
込んだ電流は基板領域（Ｎ−）に電圧降下を生じさぜ、
領域内のＸ点はＰ−ＮＪ１２が（ＪＮするまでに々る。
）−Ｎ−−Ｎ＋−ＶｃｃのＮＰＮジャンクシ、ントラン
ジスタ（ＮＰＮと略″ｊ）が動作する。Ｖｃｃから流れ
込んだ電流は基板領域（Ｎ−）に電圧降下を生じさぜ、
領域内のＸ点はＰ−ＮＪ１２が（ＪＮするまでに々る。
この１２がＯＮすると、１２．２３の２つのＰ−ＮＪに
よりＰ＋−Ｎ−Ｐ＋のＰＮＰジャンクショントランジス
タ（ＰＮＰと略す）が動作する・ （このＮ Ｉ） Ｎ
とＰＮＰの接続関係が、通常ＰＮ−ＰＮＮ−といわれる
。）ここで、２０のレベルが上がり、２２，２３ＯＮＰ
Ｎが動作可能であれば、つまｐ、ＯＮＤにつながるＰ＋
の抵抗分によシ、Ｐ−ＮＪ２２がＯＮするレベルにあれ
ば、ラッチアップはおきる。ラッチアップが起きて、過
犬危流が流れると、Ａ７やｌ） −Ｎ Ｊに悪影響を与
え、ひいてはＩＣ−１破壊あるいは、このＩＣを使った
システムに悪影響を与えることになる。
よりＰ＋−Ｎ−Ｐ＋のＰＮＰジャンクショントランジス
タ（ＰＮＰと略す）が動作する・ （このＮ Ｉ） Ｎ
とＰＮＰの接続関係が、通常ＰＮ−ＰＮＮ−といわれる
。）ここで、２０のレベルが上がり、２２，２３ＯＮＰ
Ｎが動作可能であれば、つまｐ、ＯＮＤにつながるＰ＋
の抵抗分によシ、Ｐ−ＮＪ２２がＯＮするレベルにあれ
ば、ラッチアップはおきる。ラッチアップが起きて、過
犬危流が流れると、Ａ７やｌ） −Ｎ Ｊに悪影響を与
え、ひいてはＩＣ−１破壊あるいは、このＩＣを使った
システムに悪影響を与えることになる。
゛以上がラッチアップ現象の動作原理および悪影響であ
る。また、ラッチアップ発生条件は次の３つにまとめる
ことができる。
る。また、ラッチアップ発生条件は次の３つにまとめる
ことができる。
（イ）出力端子に印加される電圧が、ＧＮＩ）あるいは
ｖ。ｃＪ：りＶｐ以上大きいこと。
ｖ。ｃＪ：りＶｐ以上大きいこと。
（ロ）ＮＰＮとＰＮＰの両トランジスタが動作するＰ〜
ＰＮ効果がおきること。
ＰＮ効果がおきること。
（ハ）出力端子にかかった過電圧がなくなっても、ＰＮ
ＰＮ効来が続くこと（ラッチアップ現象）。
ＰＮ効来が続くこと（ラッチアップ現象）。
これらに対し、これまでとられている対策は（Ａ）〜（
１））がある。
１））がある。
（〜 （イ）に対して、外伺けＰ−ＮＪダイオードを取
り付ける。
り付ける。
（Ｂ）（ロ）、（ハ）に対して、レイアウト的にＰＮＰ
、 Ｎ１）Ｈの寄生トランジスタが動作しにくくなるよ
うにしている。
、 Ｎ１）Ｈの寄生トランジスタが動作しにくくなるよ
うにしている。
（Ｃ）（ロ）、（ハ）に対して、Ｎｃｈ絶縁Ｐ＋の近く
にＰ＋を入れてＶ。０につり、Ｎ１）Ｈのコレクタ電流
を供給しにくくする。
にＰ＋を入れてＶ。０につり、Ｎ１）Ｈのコレクタ電流
を供給しにくくする。
Ｕ）） （０１，（ハ）に対（〜で、ＣＭＯ８構造’
５Ｐ−ｗｅｌｌ方式以外の構造にして寄生トランジスタ
が動作してないようにしている。
５Ｐ−ｗｅｌｌ方式以外の構造にして寄生トランジスタ
が動作してないようにしている。
これらの対策は、以下のような欠点をもつ。
（Ａ）は、外付けＰ−ＮＪダイオードの応答時間（はラ
ッチアップの応答時間とほぼ同じでありあま９効果は望
めない。
ッチアップの応答時間とほぼ同じでありあま９効果は望
めない。
（Ｂ）、 （Ｃ’）は、レイアウト上起こ、りにくくし
ているものであり、木質的にラッチアップは起るし、寄
生トランジスタを十分におさえるＣてはチップサイズが
大きくなる。
ているものであり、木質的にラッチアップは起るし、寄
生トランジスタを十分におさえるＣてはチップサイズが
大きくなる。
（１］は、ＰｃｈとＮｃｈを完全に分離するので、プロ
セス的に複雑になるし、チップサイズも増大する。
セス的に複雑になるし、チップサイズも増大する。
本発明はラッチアップの発生条件（イ）に層目したもの
で、出力端子に接続されたＰ。ｈ ＮｏｈのＰ−ＮＪ
がＯＮＬないようにＶ。ｃ ＋ Ｖ ｐ Ｇ Ｎ Ｄ
−Ｖ ｐよシ小さな値にクランプすることで、ラッチ
ア１．．プのトリガ電、流（Ｐ−ＮＪ２１に電流を流さ
ない）をおさえることにある。
で、出力端子に接続されたＰ。ｈ ＮｏｈのＰ−ＮＪ
がＯＮＬないようにＶ。ｃ ＋ Ｖ ｐ Ｇ Ｎ Ｄ
−Ｖ ｐよシ小さな値にクランプすることで、ラッチ
ア１．．プのトリガ電、流（Ｐ−ＮＪ２１に電流を流さ
ない）をおさえることにある。
出力端子にかかる電圧をおさえれば、内杆−に対する影
響全考慮する必要はなく、ＩＣ内部は小さくなる。また
現在のＰ−ｗｅ Ｉ １ 構成も変える必要もない。
響全考慮する必要はなく、ＩＣ内部は小さくなる。また
現在のＰ−ｗｅ Ｉ １ 構成も変える必要もない。
ＰＮＰＮ効果を起こりに＜＜シているのではなく、範生
原因たるトリガ電流を生じせしめない対策である。
原因たるトリガ電流を生じせしめない対策である。
本発明の実施例を第２図を用いて説明する。
第２図の対応する部分は第１図と同一の符号を付してい
る。本発明では第２図（ａ）の如くショットキーダイオ
ード３，４が付加される。この対応構造全第２図（ｂ）
に示す。３１．４１はショットキーコンタクトであり、
第２図（Ｃ）に示すような立上りＶＦＳを持つ。
る。本発明では第２図（ａ）の如くショットキーダイオ
ード３，４が付加される。この対応構造全第２図（ｂ）
に示す。３１．４１はショットキーコンタクトであり、
第２図（Ｃ）に示すような立上りＶＦＳを持つ。
■ｏｏ−ＧＮＤ 間に電圧をかける。そして出力端子２
ＧＮＤより低くした場合を考える。出力端子２０から１
′の電流が流れたとしてショットキーダイオード４がな
ければ出力端子２００レベルはＧＮＤ−ＶＦである。ダ
イオード４がある為にＧＮＤ−ｖ、、’のレベルにおさ
えられ、これは、ＧＮＩ）−ＶＦのＰＮＪ２１が動作す
るよりも小さな値である。従ってラッチアップのトリガ
電流は生じない。ショットキーダイオードは金属とＮ−
型半導体の接触により得られ、現在は白金が用いられて
おジ、Ｐ−ＮＪに比し、２００ｍＶ〜３００ｍＶ低い立
上り特性が得られている。
ＧＮＤより低くした場合を考える。出力端子２０から１
′の電流が流れたとしてショットキーダイオード４がな
ければ出力端子２００レベルはＧＮＤ−ＶＦである。ダ
イオード４がある為にＧＮＤ−ｖ、、’のレベルにおさ
えられ、これは、ＧＮＩ）−ＶＦのＰＮＪ２１が動作す
るよりも小さな値である。従ってラッチアップのトリガ
電流は生じない。ショットキーダイオードは金属とＮ−
型半導体の接触により得られ、現在は白金が用いられて
おジ、Ｐ−ＮＪに比し、２００ｍＶ〜３００ｍＶ低い立
上り特性が得られている。
以上詳述した如く、本発明を実施すれば、現在のショッ
トキーダイオード製造技術をもって、Ｐ−ｗｅｌｌ方式
ＣＭＯ８構造を変えることなく、チップ面積も従来品と
同程度でＣへ４（、ｌＳ ＩＣのラッチアップ現象全
完全におさえることができる。
トキーダイオード製造技術をもって、Ｐ−ｗｅｌｌ方式
ＣＭＯ８構造を変えることなく、チップ面積も従来品と
同程度でＣへ４（、ｌＳ ＩＣのラッチアップ現象全
完全におさえることができる。
第１図（ａ）はＣＭＯＳインバータ回路図、Ｆ ｌ 図
（ｂ）はＣＭＯＳインバータ構造概略図、第１図（Ｃ）
はＰ−ＮＪＶ−ｉ特性例（２）、第２図（ａ）は本発明
実施（１）ＣＭＯＳインバータ回路例、第２図ｔｂ）は
本発明実施のＣＭＯＳインバータ構造概略図、第２図１
（Ｃ）はＰ−ＮＪ、ショットキーダイオードＶ−Ｉ特性
例図、である。 １−＝−Ｐｏｈ ＦＥＴ、２”−”Ｎ（ｈ ＦＥＴ０篤
／ Σ ？ρρ Ｚ ｚ回
（ｂ）はＣＭＯＳインバータ構造概略図、第１図（Ｃ）
はＰ−ＮＪＶ−ｉ特性例（２）、第２図（ａ）は本発明
実施（１）ＣＭＯＳインバータ回路例、第２図ｔｂ）は
本発明実施のＣＭＯＳインバータ構造概略図、第２図１
（Ｃ）はＰ−ＮＪ、ショットキーダイオードＶ−Ｉ特性
例図、である。 １−＝−Ｐｏｈ ＦＥＴ、２”−”Ｎ（ｈ ＦＥＴ０篤
／ Σ ？ρρ Ｚ ｚ回
Claims (1)
- 相補型出力回路を有する半導体装置において、該出力回
路の出力端子を、該出力端子につながるＰ−Ｎジャンク
ションのフォワード電圧より低いショットキーバリアダ
イオードの電圧で、電源の高電位および低電位よりクラ
ンプする手段を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18110782A JPS5969956A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18110782A JPS5969956A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969956A true JPS5969956A (ja) | 1984-04-20 |
Family
ID=16094965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18110782A Pending JPS5969956A (ja) | 1982-10-15 | 1982-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969956A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166386A2 (de) * | 1984-06-29 | 1986-01-02 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik |
| EP0213425A2 (de) * | 1985-08-26 | 1987-03-11 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator und einer Schottky-Diode |
| JPS6452396U (ja) * | 1987-09-25 | 1989-03-31 | ||
| JPH03501792A (ja) * | 1987-12-23 | 1991-04-18 | シーメンス、アクチエンゲゼルシヤフト | 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 |
| JP2002373943A (ja) * | 2001-06-14 | 2002-12-26 | Fuji Electric Co Ltd | 平面表示装置駆動用集積回路装置 |
-
1982
- 1982-10-15 JP JP18110782A patent/JPS5969956A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166386A2 (de) * | 1984-06-29 | 1986-01-02 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik |
| EP0213425A2 (de) * | 1985-08-26 | 1987-03-11 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator und einer Schottky-Diode |
| JPS6452396U (ja) * | 1987-09-25 | 1989-03-31 | ||
| JPH03501792A (ja) * | 1987-12-23 | 1991-04-18 | シーメンス、アクチエンゲゼルシヤフト | 相補性ｍｏｓ回路技術による“ラツチアツプ”保護回路を有する集積回路 |
| JP2002373943A (ja) * | 2001-06-14 | 2002-12-26 | Fuji Electric Co Ltd | 平面表示装置駆動用集積回路装置 |
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