KR20060103091A - 반도체 집적회로 - Google Patents
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Abstract
CMOS구조의 반전 회로에서, 기생 트랜지스터에 기인하는 전류를 억제한다. N웰 영역(102)의 표면에 P형 소스(103), P형 드레인 영역(104) 및 게이트 전극(105)으로 이루어지는 PMOS트랜지스터와 웰 전위용 N형 고농도 불순물영역(107)을 형성하고, P형 반도체기판(101)의 표면에, N형 소스 영역(108), N형 드레인 영역(109) 및 게이트 전극(110)으로 이루어지는 NMOS 트랜지스터와 기판전위용 P형 고농도 불순물영역(112)을 형성하면, 바이폴라 트랜지스터 Q1, Q2 및 저항 R1∼ R3으로 이루어지는 기생 회로가 형성된다. 본 발명에서는, N웰 영역(113)에 N형 고농도 불순물영역(114) 및 P형 불순물영역(115, 116)을 설치함으로써, 의도적으로 기생 트랜지스터 Q3를 형성하고, 이에 따라 전원상승시에 각 전원전위의 관계가 VCC>VDD, VSS <VEE가 되었을 때의 전류발생을 억제한다.
N웰 영역, P형 소스, P형 드레인 영역, 게이트 전극
Description
도 1은 제 1 실시예에 따른 반도체 집적회로의 구성을 나타내는 단면도이다.
도 2는 제 1 실시예에 따른 반도체 집적회로의 구성을 나타내는 회로도이다.
도 3은 제 2 실시예에 따른 반도체 집적회로의 구성을 나타내는 단면도이다.
도 4는 제 2 실시예에 따른 반도체 집적회로의 구성을 나타내는 회로도이다.
도 5는 제 3 실시예에 따른 반도체 집적회로의 구성을 나타내는 단면도이다.
도 6은 제 3 실시예에 따른 반도체 집적회로의 구성을 나타내는 회로도이다.
도 7은 제 4 실시예에 따른 반도체 집적회로의 구성을 나타내는 단면도이다.
도 8은 제 4 실시예에 따른 반도체 집적회로의 구성을 나타내는 회로도이다.
도 9는 제 5의 실시예에 따른 반도체 집적회로의 구성을 나타내는 단면도이다.
도 10은 제 5의 실시예에 따른 반도체 집적회로의 구성을 나타내는 회로도이다.
도 11은 종래의 반도체 집적회로의 구성을 나타내는 단면도이다.
도 12는 종래의 반도체 집적회로의 구성을 나타내는 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
101 : P형 반도체기판
102, 113, 201, 301, 504, 507 : N웰 영역
103 : P형 소스 영역 104 : P형 드레인 영역
105, 110, 117 : 게이트 전극 106 : PMOS트랜지스터
107, 114, 202, 302, 506, 509 : N형 고농도 불순물영역
108 : N형 소스 영역 109 : N형 드레인 영역
111 : NMOS 트랜지스터
112, 501 : P형 고농도 불순물영역
115, 116, 203, 303, 505, 508 : P형 불순물영역
401 : 저항 502, 503 : N형 불순물영역
본 발명은, 반도체 집적회로의 기생 트랜지스터에 기인하는 전류를 억제하는 기술에 관한 것이다.
반도체 집적회로로서는, 예를 들면 하기 특허문헌 1에 기재된 것과 같은 회로가 알려져 있다.
도 11은, 종래의 반도체 집적회로(CMOS구조의 반전 회로)의 일례를 나타낸 단면도이다.
도 11에 있어서, P형 반도체기판(601)에는 N웰 영역(602)이 형성되어 있다. 이 N웰 영역(602)의 표면에는, P형 소스 영역(603), P형 드레인 영역(604) 및 게이트 전극(605)에 의해, PMOS트랜지스터(606)가 형성되어 있다. 또한, N웰 영역(602)의 표면에는, 이 N웰 영역(602)에 전원전위 VDD를 공급하기 위한 N형 불순물영역(607)이 형성되어 있다. 또한 반도체기판(601)의 P형 영역의 표면에는, N형 소스 영역(608), N형 드레인 영역(609) 및 게이트 전극(610)에 의해, NMOS 트랜지스터(611)가 형성되어 있다. 또한, 반도체기판(601)의 P형 영역에는, 이 P형 영역에 전원전위 VEE를 공급하기 위한 P형 불순물영역(612)이 형성되어 있다.
P형 소스 영역(603)에는 전원전위 VCC(예를 들면 3볼트)가 인가되고, N 형 소스 영역에는 전원전위 VSS(예를 들면 0볼트)가 인가된다. 또한 N형 불순물영역(607)에는 전원전위 VDD(예를 들면 15볼트)가 인가되고, P형 불순물영역(612)에는 전원전위 VEE(예를 들면 -15볼트)가 인가된다. 이에 따라 게이트 전극(605, 610)에 인가된 입력 전위의 반전 전위를, 드레인 영역(604, 609)으로부터 출력할 수 있다.
여기에서, 전위 VCC, VSS는, 외부의 전원으로부터 직접 공급된다. 한편, 전위 VDD는, 외부전원으로부터 공급된 전위 VCC를, 반도체칩 내에 설정된 전위변환 회로(도면에는 나타내지 않는다)에서 승압함으로써 생성된다. 또한 전위VEE는, 외부전원으로부터 공급된 전위 VSS를, 상기 전위변환 회로에서 강압함으로써 생성된다.
도 11에 나타나 있는 바와 같이, 반도체기판(601) 내에는, 2개의 기생 트랜지스터 Q1, Q2가 형성된다. 기생 트랜지스터 Q1는 P형 소스 영역(603), N형 불순물영역(607) 및 P형 불순물영역(612)으로 이루어지는 기생적인 PNP접합에 의해 형성 된다. 또한 기생 트랜지스터 Q2는, N형 소스 영역(608), P형 불순물영역(612) 및 N형 불순물영역(607)으로 이루어지는 기생적인 NPN접합에 의해 형성된다. 또한, 반도체기판(601) 내에는, 불순물영역간의 거리에 따른 값의 기생 저항이 형성된다. 도 11의 예에서는, 기생 트랜지스터 Q1의 베이스 저항 R1의 값은 영역(603, 607) 사이의 거리에 따라 결정되고, 기생 트랜지스터 Q2의 콜렉터 저항 R2의 값은 영역(607, 608) 사이의 거리에 따라 결정되고, 기생 트랜지스터 Q1의 콜렉터 저항(R3)은 영역(603, 612) 사이의 거리에 따라 결정되고, 또한, 기생 트랜지스터 Q2의 베이스 저항 R4은 영역(608, 612) 사이의 거리에 따라 결정된다.
도 12는, 도 11에 나타낸 기생 트랜지스터 회로의 등가회로이다. 이렇게, 기생 트랜지스터 Q1, Q2는 하기 특허문헌 2와 같은, 사이리스터를 구성하고 있다.
전술한 바와 같이, 각 전위 VCC, VDD, VSS, VEE에는, VCC<VDD 및 VSS>VEE의 관계가 있다. 여기에서, 기생 트랜지스터 Q1은 PNP형이기 때문에 VCC <VDD인 경우(즉, 이미터 전위보다도 베이스 전위가 높을 경우), 오프된다. 또한 기생 트랜지스터 Q2는 NPN형이기 때문에 VSS>VEE인 경우(즉, 이미터 전위가 베이스 전위보다도 높을 경우), 오프된다. 따라서, 정상동작시에는, 기생 트랜지스터 Q1, Q2는 함께 오프되어 있어, 반도체 집적회로의 동작에 영향을 주지 않는다.
그러나, 이하와 같은 이유에 의해, 전원상승시에는, 기생 트랜지스터 Q1, Q2가 온되어 반도체 집적회로의 동작에 악영향을 줄 경우가 있다.
전술한 바와 같이, 전위 VCC, VSS는 외부전원으로부터 직접 공급되는 데에 반해, 전위 VDD, VEE는 상기 전위 VCC, VSS를 전위변환 회로에서 승압·강압함으로 써 생성된다. 이 때문에, 반도체칩의 전원상승시에는 전위 VDD, VEE의 인가시작이 전위 VCC, VSS의 인가시작보다도 늦어진다. 따라서, 전원상승시에는, 전위 VDD, VEE가 ‘부정’상태 그대로, 전위 VCC, VSS만이 인가되게 된다. 이 때문에, 전위 VDD, VEE의 상태에 따라서는, 각 전위의 관계가 VCC>VDD 또는 VSS <VEE가 될 경우가 있다. 이러한 경우에는, 기생 트랜지스터 Q1, Q2가 온되므로, VCC전원과 VSS전원과의 사이에 전류 I1, I2가 흐른다(도 12참조).
이 전류I1, I2는, 전위VDD, VEE를 생성하는 전위변환 회로의 전류부하를 상승시키고, 이 때문에, 전위변환 회로가 전위VDD, VEE의 생성을 시작할 수 없게 될 경우가 있다. 또한 이러한 전류 I1, I2 때문에, 스탠바이 상태에 있는 전류가 증대해버린다. 게다가, 전류 I1, I2 때문에 반도체 집적회로 전체의 전류가 과대해져서, 회로가 파괴될 경우도 있다.
[특허문헌 1] 일본국 공개특허공보 특개평5-335500호 공보
[특허문헌 2] 일본국 공개특허공보 특개평9-8147호 공보
본 발명의 해결 과제는, 기생 트랜지스터에 기인하는 전류를 억제할 수 있는 반도체 집적회로를 제공하는 데에 있다.
(1) 제 1 발명에 따른 반도체 집적회로는, 제 1 도전형의 웰 영역을 가지는 제 2 도전형의 반도체기판과, 웰 영역의 표면에 형성되고, 제 1 전원 라인에 접속된 제 2 도전형의 제 1 불순물영역과, 상기 웰 영역의 표면에 형성된 제 2 도전형의 제 2 불순물영역과, 상기 제 1, 제 2 불순물영역에 끼워진 영역 위에 절연막을 거쳐서 형성된 제 1게이트 전극을 가지는 제 1전계효과 트랜지스터와, 웰 영역의 표면에 형성되며, 제 2전원 라인에 접속된 제 1 도전형의 웰 전위용 고농도 불순물영역과, 반도체기판의 제 2 도전형 영역의 표면에 형성되고, 제 3전원 라인에 접속된 제 1 도전형의 제 3 불순물영역과, 상기 제 2 도전형 영역의 표면에 형성된 제 1 도전형의 제 4 불순물영역과, 상기 제 3, 제 4 불순물영역에 끼워진 영역 위에 게이트 절연막을 거쳐서 형성된 제 2게이트 전극을 가지는 제 2전계효과 트랜지스터와, 제 2 도전형 영역의 표면에 형성되고, 제 4전원 라인에 접속된 제 2 도전형의 기판전위용 고농도 불순물영역과, 제 1 도전형의 베이스와 제 2 도전형의 콜렉터, 이미터를 가지고, 상기 베이스 및 상기 콜렉터가 웰 전위용 고농도 불순물영역에 접속되고, 상기 이미터가 제 1전원 라인에 접속된 바이폴라 트랜지스터를 구비한다.
(2) 제 2 발명에 따른 반도체 집적회로는, 제 1 도전형의 웰 영역을 가지는 제 2 도전형의 반도체기판과, 웰 영역의 표면에 형성되고, 제 1전원 라인에 접속된 제 2 도전형의 제 1 불순물영역과, 상기 웰 영역의 표면에 형성된 제 2 도전형의 제 2 불순물영역과, 상기 제 1, 제 2 불순물영역에 끼워진 영역 위에 절연막을 거쳐서 형성된 제 1게이트 전극을 가지는 제 1전계효과 트랜지스터와, 웰 영역의 표면에 형성되어, 제 2전원 라인에 접속된 제 1 도전형의 웰 전위용 고농도 불순물영 역과, 반도체기판의 제 2 도전형 영역의 표면에 형성되고, 제 3전원 라인에 접속된 제 1 도전형의 제 3 불순물영역과, 상기 제 2 도전형 영역의 표면에 형성된 제 1 도전형의 제 4 불순물영역과, 상기 제 3, 제 4 불순물영역에 끼워진 영역 위에 게이트 절연막을 거쳐서 형성된 제 2게이트 전극을 가지는 제 2전계효과 트랜지스터와, 제 2 도전형 영역의 표면에 형성되고, 제 4전원 라인에 접속된 제 2 도전형의 기판전위용 고농도 불순물영역과, 제 2 도전형의 베이스와 제 1 도전형의 콜렉터, 이미터를 가지고, 상기 베이스 및 상기 콜렉터가 기판전위용 고농도 불순물영역에 접속되고, 상기 이미터가 제 3전원 라인에 접속된 바이폴라 트랜지스터를 구비한다.
이하, 본 발명의 실시예에 대해서, 도면을 사용하여 설명한다. 또, 도면 중, 각 구성 성분의 크기, 형상 및 배치 관계는, 본 발명을 이해할 수 있는 정도로 개략적으로 나타낸 것에 지나지 않고, 또한 이하에 설명하는 수치적 조건은 단순한 예시에 지나지 않는다.
[제 1 실시예]
우선, 본 발명에 따른 반도체 집적회로의 제 1 실시예에 대해서, 도 1 및 도 2를 사용하여 설명한다.
도 1은, 본 실시예에 따른 반도체 집적회로(CMOS구조의 반전 회로)의 일례를 나타낸 단면도이다.
도 1에 나타낸 바와 같이, P형 반도체기판(101)에는, N웰 영역(102, 113)이 형성되어 있다.
N웰 영역(102)에는, P형 소스 영역(103)과, P형 드레인 영역(104)과, 게이트 전극(105)이 형성되어 있다. P형 소스 영역(103)은, N웰 영역(102)의 표면에 형성되어, 전원 라인 VCC(예를 들면 3볼트)에 접속되어 있다. P형 드레인 영역(104)은, N웰 영역(102)의 표면에 형성되어, 신호출력 라인OUT에 접속되어 있다. 게이트 전극(105)은, 소스 영역(103) 및 드레인 영역(104)에 끼워진 영역 위에 도면에 나타나 있지 않은 절연막을 거쳐서 형성되어, 신호입력 라인에 접속되어 있다. 영역(103, 104) 및 게이트 전극(105)에 의해, PMOS트랜지스터(106)가 구성된다.
또한, N웰 영역(102)의 표면에는, 웰 전위용인 N형 고농도 불순물영역(107)이 형성되어 있다. 이 N형 고농도 불순물영역(107)은, 전원 라인 VDD(예를 들면 15볼트)에 접속되어 있다.
P형 반도체기판(101)의 P형 영역에는, N형 소스 영역(108)과, N형 드레인 영역(109)과, 게이트 전극(110)이 형성되어 있다. N형 소스 영역(108)은, 상기 P형 영역의 표면에 형성되어, 전원 라인 VSS(예를 들면 0볼트)에 접속되어 있다. N 형 드레인 영역(109)은, 상기 P형 영역의 표면에 형성되어, 신호출력 라인OUT에 접속되어 있다. 게이트 전극(110)은, N형 소스 영역(108) 및 N형 드레인 영역(109)에 끼워진 영역 위에 도면에 나타내지 않은 절연막을 거쳐서 형성되어, 신호입력 라인에 접속되어 있다. 영역(108, 109) 및 게이트 전극(110)에 의해, NMOS 트랜지스터(111)가 구성된다.
또한, P형 반도체기판(101)의 P형 영역에는, 표면에, 기판전위용인 P형 고농도 불순물영역(112)이 형성되어 있다. 이 P형 고농도 불순물영역(112)은, 전원 라 인 VEE(예를 들면 -15볼트)에 접속되어 있다.
N웰 영역(113)의 표면에는, 1개의 N형 고농도 불순물영역(114)과 2개의 P형 불순물영역(115, 116)이 형성되어 있다. N형 고농도 불순물영역(114) 및 P형 불순물영역(116)은 전원 라인 VDD에 접속되어 있다. 한편, P형 불순물영역(115)은, 전원 라인 VCC에 접속되어 있다. 이에 따라 베이스 및 콜렉터가 웰 전위용 고농도 불순물영역(107)에 접속되며, 이미터가 전원 라인 VCC에 접속된 NPN형 바이폴라 트랜지스터를 기생적으로 형성할 수 있다(후술). 또, 게이트(117)는 원래는 불필요하고, N웰 영역(113) 부분을 N웰 영역(102)과 완전히 동일하게 형성해서 설계나 제조공정을 용이하게 하기 위해서 설치한 것에 지나지 않는다.
도 1에 나타나 있는 바와 같이, 반도체기판(101) 내에는, 3개의 기생 트랜지스터 Q1, Q2, Q3이 형성된다. 기생 트랜지스터 Q1은, P형 소스 영역(103), N형 고농도 불순물영역(107) 및 P형 고농도 불순물영역(112)으로 이루어지는 기생적인 PNP접합에 의해 형성된다. 기생 트랜지스터 Q2는, N형 소스 영역(108), P형 고농도 불순물영역(112) 및 N형 고농도 불순물영역(107)으로 이루어지는 기생적인 NPN접합에 의해 형성된다. 기생 트랜지스터 Q3은, N형 고농도 불순물영역(114), P형 불순물영역(115) 및 P형 불순물영역(116)으로 이루어지는 기생적인 PNP접합에 의해 형성된다. 또한 반도체기판(101) 내에는, 불순물영역간의 거리에 따른 값의 기생 저항이 형성된다. 도 1의 예에서는, 기생 트랜지스터 Q1의 베이스 저항 R1의 값은 영역(103, 107) 사이의 거리에 따라 결정되고, 기생 트랜지스터 Q2의 콜렉터 저항 R2의 값은 영역(107, 108) 사이의 거리에 따라 결정되고, 기생 트랜지스터 Q1의 콜렉 터 저항 R3은 영역(103, 112) 사이의 거리에 따라 결정되고, 또한, 기생 트랜지스터 Q2의 베이스 저항 R4은 영역(108, 112) 사이의 거리에 따라 결정된다.
또, 본 실시예에서는 불순물영역(103∼105)과 불순물영역(114∼116)을 별개의 N웰 영역(102, 113)에 형성했지만, 이것들의 불순물영역을 같은 N웰 영역에 형성해도 된다.
도 2는 도 1에 나타낸 기생 트랜지스터 회로의 등가회로이다. 이하, 반도체기판(101) 내에 기생적으로 형성된 회로의 동작에 대해서, 도 2를 사용하여 설명한다.
종래의 반도체 집적회로(도 12 참조)와 같이, 정상적인 동작에 있어서는, 전원전위 VCC, VDD, VCC, VEE의 관계는, VCC<VDD 및 VSS>VEE가 되고, 따라서, 기생 트랜지스터 Q1, Q2는 오프된다. 또한 기생 트랜지스터 Q3도, VCC <VDD의 경우, 이미터 전위보다도 베이스 전위가 높아지므로 오프된다. 이 때문에, 이것들의 기생 트랜지스터 Q1, Q2, Q3은, 반도체 집적회로의 동작에 영향을 주지 않는다.
한편, 반도체칩의 전원상승시에는, 종래의 반도체 집적회로와 같이 전원전위 VCC, VSS가 인가되었음에도 불구하고, 전원전위 VDD, VEE는 일정하지 않은 경우가 있다. 그리고, 이러한 경우에는, 각 전원전위의 관계가 VCC>VDD 및 VSS<VEE가 될 경우가 있다. VCC > VDD가 되는 것에 의해, PNP형 기생 트랜지스터 Q1, Q3은, 이미터 전위가 베이스 전위보다도 높아지므로 온된다. 또한 VSS<VEE가 되는 것에 의해, NPN형 기생 트랜지스터 Q2는, 베이스 전위가 이미터 전위보다도 높아지므로, 온된다. 이에 따라 기생 트랜지스터 Q1, Q2, Q3에는, 전류I1, I2가 흐른다. 전류I1이 흐르면, 기생 저항 R2의 양단에 단자간 전압이 발생한다. 여기에서는, 전압 VSS는 이미 인가·고정되고 있어 또한 전압 VDD는 일정하지 않다. 이 때문에, 기생 저항 R2의 양단에 단자간 전압이 발생했을 때, 단자 T2(도 2 참조)의 전위는 변화되지 않고 단자 T1의 전위가 상기 단자간 전압의 정도만 상승한다. 따라서, 기생 트랜지스터 Q1, Q3의 베이스 전위도, 상기단자간 전압에 따라 상승한다. 이에 따라 기생 트랜지스터 Q3의 이미터 콜렉터간 전압 및 이미터-베이스간 전압이 작아지므로, 전류I1의 값이 작아진다. 또한 기생 트랜지스터 Q1은 기생 트랜지스터 Q3과 쌍이 되어서 정전류회로를 구성하고 있으므로, 전류I1의 값이 작아지면, 전류I2의 값도 작아진다.
이와 같이, 본 실시예에 따르면, 기생 바이폴라 트랜지스터 Q3을 의도적으로 설치하였기 때문에, 기생 트랜지스터에 기인하는 전류를 억제할 수 있고, 따라서, 반도체 집적회로의 동작 시작 불량이나, 소비 전류의 증대, 회로파괴 등을 방지할 수 있다.
[제 2 실시예]
다음에 본 발명에 따른 반도체 집적회로의 제 2 실시예에 대해서, 도 3 및 도 4를 사용하여 설명한다.
도 3은, 본 실시예에 따른 반도체 집적회로의 일례를 나타낸 단면도이다. 도 3에 있어서, 도 1과 동일한 부호를 부착한 구성요소는, 각각 도 1과 동일한 것을 나타내고 있다.
도 3에 나타나 있는 바와 같이, 본 실시예에서는 P형 반도체기판(101)에, N 웰 영역(201)이 형성된다. 그리고, 이 N웰 영역(201) 내에는, N형 고농도 불순물영역(202)과 P형 불순물영역(203)이 형성된다. N형 고농도 불순물영역(202)은, 전원 라인 VDD에 접속된다. 또한 P형 불순물영역(203)은, N웰 영역(113) 내의 N형 고농도 불순물영역(114) 및 P형 불순물영역(116)에, 배선 패턴을 거쳐서 접속된다. 제 1 실시예와 다르게, N형 고농도 불순물영역(114) 및 P형 불순물영역(116)은 전원 라인 VDD에 접속되지 않는다.
도 3에 나타나 있는 바와 같이, N웰 영역(201) 내에는, 다이오드 D1이 기생적으로 형성된다. 다이오드 D1의 캐소드는, 전원 라인 VDD와 기생 저항 R2의 일단에 접속된다. 또한 이 다이오드 D1의 애노드는, 기생 트랜지스터 Q3의 콜렉터에 접속되고, 또한, 기생 저항 R1을 거쳐서 기생 트랜지스터 Q1, Q3의 베이스에 접속된다.
도 4는 도 3에 나타낸 기생 트랜지스터 회로의 등가회로이다. 이하, 반도체기판(101) 내에 기생적으로 형성된 회로의 동작에 대해서, 도 4를 이용하여 설명한다.
제 1 실시예에 따른 반도체 집적회로(도 1 참조)와 같은 이유에 의해, 정상적인 동작에 있어서는, 전원전위 VCC, VDD, VCC, VEE의 관계가 VCC <VDD, VSS>VEE가 되고, 따라서 기생 트랜지스터 Q1, Q2, Q3은 오프된다. 이 때문에, 이것들의 기생 트랜지스터Q1, Q2, Q3은, 반도체 집적회로의 동작에 영향을 주지 않는다.
한편, 반도체칩의 전원상승시에는, 제 1 실시예에 따른 반도체 집적회로와 같은 이유에 의해, 각 전원전위의 관계가 VCC>VDD 및 VSS <VEE가 되어서 기생 트랜 지스터Q1, Q2, Q3이 온되는 경우가 있다. 이 경우, 기생 트랜지스터 Q1, Q2, Q3에는, 전류 I1, I2가 흐른다.
본 실시예에서는 기생 저항 R2과 기생 트랜지스터 Q1, Q3의 베이스와의 사이에 기생 다이오드 D1이 설치된다. 이 때문에, 상기 기생 다이오드 D1의 에너지 갭(gap)(약 0.5볼트)만큼, 기생 트랜지스터 Q3의 이미터 콜렉터간 전압 및 이미터 베이스간 전압이 작아진다. 따라서, 전류 I1의 값은, 제 1 실시예에 따른 집적회로보다도 더욱 작아진다. 이에 따라 전류 I2의 값도, 제 1 실시예의 경우보다도 작아진다.
이와 같이, 이 실시예에 따르면, 기생 다이오드 D1을 의도적으로 설치하였기 때문에, 기생 트랜지스터에 기인하는 전류를 제 1 실시예의 경우보다도 작게 할 수 있어, 반도체 집적회로의 동작 시작 불량이나, 소비 전류의 증대, 회로파괴 등을 방지하는데 유효하다.
[제 3 실시예]
다음에 본 발명에 따른 반도체 집적회로의 제 3 실시예에 대해서, 도 5 및 도 6을 이용하여 설명한다.
도 5는, 이 실시예에 따른 반도체 집적회로의 일례를 나타낸 단면도이다. 도 5에 있어서, 도 3과 동일한 부호를 부착한 구성요소는, 각각 도 3과 동일한 것을 나타내고 있다.
도 5에 나타낸 바와 같이, 이 실시예에서는 P형 반도체기판(101)에, N웰 영역(301)이 형성된다. N웰 영역(301) 내에는, N형 고농도 불순물영역(302)과 P형 불 순물영역(303)이 형성된다.
상기의 제 2 실시예와 같이 N형 고농도 불순물영역(202)은, 전원 라인 VDD에 접속된다. P형 불순물영역(203)은, N형 고농도 불순물영역(302)에, 배선 패턴을 거쳐서 접속된다. 또한, P형 불순물영역(303)은, N웰 영역(113) 내의 N형 고농도 불순물영역(114) 및 P형 불순물영역(116)에, 배선 패턴을 거쳐서 접속된다.
도 5에 나타나 있는 바와 같이, N웰 영역(201, 301) 내에는, 직렬접속된 다이오드 D1, D2가, 기생적으로 형성된다. 다이오드 D1의 캐소드는, 전원 라인 VDD와 기생 저항 R2의 일단에 접속된다. 다이오드 D1의 애노드는 다이오드 D2의 캐소드에 접속된다.
또한 다이오드 D2의 애노드는, 기생 트랜지스터 Q3의 콜렉터에 접속되는 동시에, 기생 저항 R1을 거쳐서, 기생 트랜지스터 Q1의 베이스에 접속된다.
이때, 기생적으로 형성되는 다이오드의 개수는, 3개 이상이어도 된다.
도 6은, 도 5에 나타낸 기생 트랜지스터 회로의 등가회로이다. 이하, 반도체기판(101) 내에 기생적으로 형성된 회로의 동작에 대해서, 도 6을 사용하여 설명한다.
제 2 실시예에 따른 반도체 집적회로(도 4 참조)와 같이 전원전위 VCC, VDD, VCC, VEE의 관계가 VCC <VDD, VSS>VEE인 경우에는 기생 트랜지스터 Q1, Q2, Q3은 오프된다. 이 때문에, 이것들의 기생 트랜지스터 Q1, Q2, Q3은, 반도체 집적회로의 동작에 영향을 주지 않는다.
한편, 반도체칩의 전원상승시, 제 1 실시예에 따른 반도체 집적회로와 같은 이유에 의해, 기생 트랜지스터 Q1, Q2, Q3이 온되어 전류 I1, I2가 흐를 경우가 있다.
본 실시예에서는 기생 저항 R2와 기생 트랜지스터 Q1, Q3의 베이스의 사이에 2개의 기생 다이오드 D1, D2가 직렬접속되어 있다. 직렬접속된 기생 다이오드의 수를 1개 늘릴 때마다, 기생 트랜지스터 Q1, Q3의 이미터 콜렉터간 전압 및 이미터 베이스간 전압을, 약 0.5볼트씩 작게 할 수 있다. 이에 따라 전류I1, I2의 값을 더욱 작게 할 수 있다.
게다가, 기생 트랜지스터 Q1, Q3의 이미터 베이스간 전압을 0.5V 이하로까지 하강시킬 수 있으면, 상기 기생 트랜지스터 Q1, Q3은 차단 영역으로 유지되는 것이 되고, 이에 따라 각 전원전위의 관계가 VCC>VDD 및 VSS <VEE가 되어도, 이것들의 기생 트랜지스터 Q1, Q3은 온되지 않게 된다. 따라서, 전류 I1, I2는 전혀 흐르지 않게 된다.
이와 같이, 본 실시예에 따르면, 기생 트랜지스터에 기인하는 전류를 제 2 실시예의 경우보다도 더욱 작게 할 수 있고, 또는, 0으로 할 수 있다. 따라서, 본 실시예에 따르면, 반도체 집적회로의 동작 시작 불량이나, 소비 전류의 증대, 회로파괴 등을 매우 유효하게 방지할 수 있다.
[제 4 실시예]
다음에 본 발명에 따른 반도체 집적회로의 제 4 실시예에 대해서, 도 7 및 도 8을 사용하여 설명한다.
도 7은, 본 실시예에 따른 반도체 집적회로의 일례를 나타낸 단면도이다. 도 7에 있어서, 도 5과 동일한 부호를 부착한 구성요소는 각각 도 5와 동일한 것을 나타내고 있다.
도 7에 나타나 있는 바와 같이, 본 실시예에서는 N형 고농도 불순물영역(202)과 전원 라인 VDD 사이에, 저항(401)이 설치된다. 저항(401)으로서는, 예를 들면 배선 저항을 사용할 수 있다.
도 8은, 도 7에 나타낸 기생 트랜지스터 회로의 등가회로이다. 도 8에 나타나 있는 바와 같이, 본 실시예의 반도체 집적회로에서는, 기생 다이오드 D1의 캐소드와 기생 저항소자 R2 사이에, 저항소자 R5가 형성된다. 이 저항 R5은, 도 7에 나타낸 저항(401)에 근거하여 형성된다. 본 실시예에서는 각 전원전위의 관계가 VCC>VDD 및 VSS <VEE가 되어서 기생 트랜지스터 Q1, Q2, Q3이 온되면, 합성 저항 R2+R5의 값에 비례하여 기생 트랜지스터 Q1, Q3의 콜렉터 이미터간 전압 및 이미터 베이스간 전압이 상승한다.
상기의 제 3 실시예에서는 직렬접속된 기생 다이오드의 개수만으로, 기생 트랜지스터 Q1 , Q3의 이미터 베이스간 전압을 조정했다. 이 때문에, 상기 이미터 베이스간 전압은, 약 0.5볼트 단위로밖에 조정할 수 없었다. 이에 반하여 본 실시예에서는 저항소자 R5을 설치하였기 때문에, 0.5볼트 이하의 전위조정이 가능하게 된다. 따라서, 기생 트랜지스터 Q1, Q3에 흐르는 전류 I1, I2를, 제 3 실시예보다도 더욱 줄일 수 있다.
이와 같이, 본 실시예에 따르면, 저항 R5를 의도적으로 형성했으므로, 기생 트랜지스터에 기인하는 전류를, 제 3 실시예의 경우보다도 용이하게 억제할 수 있 다. 따라서, 본 실시예에 따르면, 반도체 집적회로의 동작 시작 불량이나, 소비 전류의 증대, 회로파괴 등을 매우 유효하게 방지할 수 있다.
[제 5 실시예]
다음에 본 발명에 따른 반도체 집적회로의 제 5의 실시예에 대해서, 도 9 및 도 10을 이용하여 설명한다. 상기의 각 실시예에서는 기생 바이폴라 트랜지스터 Q1, Q2에 흐르는 전류를, PNP형 기생 바이폴라 트랜지스터 Q3을 의도적으로 형성함으로써 억제했지만, 본 실시예에서는 NPN형 기생 바이폴라 트랜지스터를 의도적으로 형성함으로써 억제한다.
도 9는, 본 실시예에 따른 반도체 집적회로를 나타내는 단면도이다. 도 9에 있어서, 도 1과 동일한 부호를 부착한 구성요소는, 각각 도 1의 경우와 동일한 것을 나타내고 있다.
도 9에 나타나 있는 바와 같이, P형 반도체기판(101)의 표면에는, 1개의 P형 고농도 불순물영역(501)과 2개의 N형 불순물영역(502, 503)이 형성되어 있다.
또한, P형 반도체기판(101)에는 N웰 영역(504, 507)이 형성되어 있다. N웰 영역(504) 내에는, P형 불순물영역(505)과 N형 고농도 불순물영역(506)이 형성된다. N웰 영역(507) 내에는, P형 불순물영역(508)과 N형 고농도 불순물영역(509)이 형성된다.
P형 불순물영역(505)은 전원 라인 VEE에 접속된다. N형 고농도 불순물영역(506)은 P형 불순물영역(508)에 배선 패턴을 거쳐서 접속된다. 또한, N형 고농도 불순물영역(509)은, P형 불순물영역(501) 및 N형 불순물영역(502)에, 배선 패턴을 거쳐서 접속된다. N형 불순물영역(503)은 전원 라인 VSS에 접속된다.
도 9에 나타나 있는 바와 같이, 불순물영역(501, 502, 503)은, NPN형 바이폴라 트랜지스터 Q4를 기생적으로 형성한다. 또한 N웰 영역(504) 내의 불순물영역(505, 506)은 다이오드 D3을, N웰 영역(507) 내의 불순물영역(508, 509)은 다이오드 D4을 기생적으로 형성한다. 다이오드 D3의 애노드는 전원 라인 VEE와 기생 저항 R3의 일단에 접속된다. 다이오드 D3의 캐소드는, 다이오드 D4의 애노드에 접속된다. 또한 다이오드 D4의 캐소드는, 기생 트랜지스터 Q4의 콜렉터에 접속되는 동시에, 기생 저항 R4을 거쳐서, 기생 트랜지스터 Q2, Q4의 베이스에 접속된다.
또, 기생적으로 형성되는 다이오드의 개수는, 3개 이상이어도 된다.
도 10은, 도 9에 나타낸 기생 트랜지스터 회로의 등가회로이다. 이하, 반도체기판(101) 내에 기생적으로 형성된 회로의 동작에 대해서, 도 10을 이용하여 설명한다.
정상적인 동작에 있어서는, 전원전위 VCC, VDD, VCC, VEE의 관계는, VCC<VDD 및 VSS>VEE가 되고, 따라서, 기생 트랜지스터 Q1, Q2는 오프된다. 또한 기생 트랜지스터 Q4도, VSS <VEE인 경우, 이미터 전위보다도 베이스 전위가 낮아지므로 오프된다. 이 때문에, 이것들의 기생 트랜지스터 Q1, Q2, Q4은, 반도체 집적회로의 동작에 영향을 주지 않는다.
한편, 반도체칩의 전원상승시에, 각 전원전위의 관계가 VCC>VDD 및 VSS <VEE가 되면, PNP형 기생 트랜지스터 Q1은 이미터 전위가 베이스 전위보다도 높아져서 온되고, NPN형 기생 트랜지스터 Q2, Q4은 베이스 전위가 이미터 전위보다도 높아져 서 온된다. 이에 따라 기생 트랜지스터 Q1, Q2, Q4에는 전류 I3, I4이 흐른다. 전류 I3가 흐르면, 기생 저항 R3의 양단에 단자간 전압이 발생한다. 여기에서는, 전압 VCC은 이미 인가·고정되고 있고 또한 전압 VEE는 일정하지 않다. 이 때문에, 기생 저항 R3의 양단에 단자간 전압이 발생했을 때, 단자 T3(도 10 참조)의 전위는 변화되지 않고 단자 T4의 전위가 상기 단자간 전압만큼만 하강한다. 따라서, 기생 트랜지스터 Q2, Q4의 베이스 전위도 상기 단자간 전압에 따라 하강한다. 게다가, 기생 트랜지스터 D3, D4가 설치되어 있는 것에 의해, 기생 트랜지스터 Q4의 베이스 전위는 단자 T4의 전위보다도 약 1.0볼트 낮게 된다. 이에 따라 기생 트랜지스터 Q4의 이미터 콜렉터간 전압 및 이미터 베이스간 전압이 낮게 억제될 수 있으므로, 전류 I3의 값은 작게 억제될 수 있다. 또한 기생 트랜지스터 Q2는 기생 트랜지스터 Q4와 쌍이 되어 정전류회로를 구성하고 있으므로, 전류 I3의 값이 작아지면, 전류 I4의 값도 작아진다.
이와 같이, 본 실시예에 따라도, 기생 트랜지스터에 기인하는 전류를 억제할 수 있고, 따라서, 반도체 집적회로의 동작 시작 불량이나, 소비 전류의 증대, 회로파괴 등을 방지할 수 있다.
또, 본 실시예에서는 상기 제 3 실시예와 마찬가지로, 2개의 기생 다이오드 D3, D4을 의도적으로 형성했지만, 제 2 실시예와 마찬가지로 1개의 기생 다이오드만을 형성해도 되고, 3개 이상의 기생 다이오드를 형성해도 된다. 또한, 제 1 실시예와 같은 방법으로, 기생 다이오드를 형성하지 않는 것으로 해도 된다. 게다가, 상기 제 4 실시예와 같은 방법으로, 기생 트랜지스터 Q4의 이미터 베이스간 전압을 미조정하기 위한 저항을 P형 불순물영역(505)에 접속해도 된다.
제 1, 제 2 발명에 따르면, 제 1, 제 2 전계효과 트랜지스터, 웰 전위용 고농도 불순물영역 및 기판전위용 고농도 불순물영역에 의해 형성된 기생 트랜지스터에의 전류유입을, 의도적으로 설치한 바이폴라 트랜지스터에 의해 억제할 수 있다.
Claims (10)
- 제 1 도전형의 웰 영역을 가지는 제 2 도전형 반도체기판과,상기 웰 영역의 표면에 형성되고, 제 1 전원 라인에 접속된 제 2 도전형의 제 1 불순물영역과, 상기 웰 영역의 표면에 형성된 제 2 도전형의 제 2 불순물영역과, 상기 제 1, 제 2 불순물영역에 끼워진 영역 위에 절연막을 거쳐서 형성된 제 1 게이트 전극을 가지는 제 1 전계효과 트랜지스터와,상기 웰 영역의 표면에 형성되며, 제 2 전원 라인에 접속된 제 1 도전형의 웰 전위용 고농도 불순물영역과,상기 반도체기판의 제 2 도전형 영역의 표면에 형성되고, 제 3 전원 라인에 접속된 제 1 도전형의 제 3 불순물영역과, 상기 제 2 도전형 영역의 표면에 형성된 제 1 도전형의 제 4 불순물영역과, 상기 제 3, 제 4 불순물영역에 끼워진 영역 위에 게이트 절연막을 거쳐서 형성된 제 2 게이트 전극을 가지는 제 2 전계효과 트랜지스터와,상기 제 2 도전형 영역의 표면에 형성되고, 제 4 전원 라인에 접속된 제 2 도전형의 기판전위용 고농도 불순물영역과,제 1 도전형의 베이스와 제 2 도전형의 콜렉터, 이미터를 가지고, 상기 베이스 및 상기 콜렉터가 상기 웰 전위용 고농도 불순물영역에 접속되고, 상기 이미터가 상기 제 1 전원 라인에 접속된 바이폴라 트랜지스터를 구비한 것을 특징으로 하는 반도체 집적회로.
- 제 1항에 있어서,상기 바이폴라 트랜지스터가, 상기 반도체기판의 표면에 형성된 1개의 제 1 도전형 불순물영역과 2개의 제 2 도전형 불순물영역에 의하여 기생적으로 형성된 것을 특징으로 하는 반도체 집적회로.
- 제 1항 또는 제 2항에 있어서,상기 바이폴라 트랜지스터의 상기 콜렉터와 상기 웰 전위용 고농도 불순물영역 사이에 전위차를 발생시키기 위한 1단 또는 복수 단의 다이오드를 더 구비한 것을 특징으로 하는 반도체 집적회로.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 다이오드의 개수를 적당한 수로 설정함으로써, 상기 바이폴라 트랜지스터가 차단 영역에 놓이도록, 상기 바이폴라 트랜지스터의 베이스-이미터간 전압을 조정한 것을 특징으로 하는 반도체 집적회로.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 바이폴라 트랜지스터의 상기 콜렉터와 상기 웰 전위용 고농도 불순물영역 사이의 저항을 조정하기 위한 저항을 더 구비한 것을 특징으로 하는 반도체 집적회로.
- 제 1 도전형의 웰 영역을 가지는 제 2 도전형의 반도체기판과,상기 웰 영역의 표면에 형성되고, 제 1 전원 라인에 접속된 제 2 도전형의 제 1 불순물영역과, 상기 웰 영역의 표면에 형성된 제 2 도전형의 제 2 불순물영역과, 상기 제 1, 제 2 불순물영역에 끼워진 영역 위에 절연막을 거쳐서 형성된 제 1 게이트 전극을 가지는 제 1 전계효과 트랜지스터와,상기 웰 영역의 표면에 형성되고, 제 2 전원 라인에 접속된 제 1 도전형의 웰 전위용 고농도 불순물영역과,상기 반도체기판의 제 2 도전형 영역의 표면에 형성되고, 제 3 전원 라인에 접속된 제 1 도전형의 제 3 불순물영역과, 상기 제 2 도전형 영역의 표면에 형성된 제 1 도전형의 제 4 불순물영역과, 상기 제 3, 제 4 불순물영역에 끼워진 영역 위에 게이트 절연막을 거쳐서 형성된 제 2 게이트 전극을 가지는 제 2 전계효과 트랜지스터와,상기 제 2 도전형 영역의 표면에 형성되고, 제 4 전원 라인에 접속된 제 2 도전형의 기판전위용 고농도 불순물영역과,제 2 도전형의 베이스와 제 1 도전형의 콜렉터, 이미터를 가지고, 상기 베이 스 및 상기 콜렉터가 상기 기판전위용 고농도 불순물영역에 접속되고, 상기 이미터가 상기 제 3 전원 라인에 접속된 바이폴라 트랜지스터를 구비한 것을 특징으로 하는 반도체 집적회로.
- 제 6항에 있어서,상기 바이폴라 트랜지스터가, 상기 반도체기판의 표면에 형성된 1개의 제 2 도전형 불순물영역과 2개의 제 1 도전형 불순물영역에 의하여 기생적으로 형성된 것을 특징으로 하는 반도체 집적회로.
- 제 6항 또는 제 7항에 있어서,상기 바이폴라 트랜지스터의 상기 콜렉터와 상기 기판전위용 고농도 불순물영역 사이에 전위차를 발생시키기 위한 1단 또는 복수 단의 다이오드를 더 구비한 것을 특징으로 하는 반도체 집적회로.
- 제 6항 내지 제 8항 중 어느 한 항에 있어서,상기 다이오드의 개수를 적당한 수로 설정함으로써, 상기 바이폴라 트랜지스터가 차단 영역에 놓이도록, 상기 바이폴라 트랜지스터의 베이스-이미터간 전압을 조정 한것을 특징으로 하는 반도체 집적회로.
- 제 6항 내지 제 9항 중 어느 한 항에 있어서,상기 바이폴라 트랜지스터의 상기 콜렉터와 상기 기판전위용 고농도 불순물영역 사이의 저항을 조정하기 위한 저항을 더 구비한 것을 특징으로 하는 반도체 집적회로.
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