JP4420042B2 - 半導体装置 - Google Patents
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Description
P型基板と、
前記P型基板中に設けられたN型ウェルと、
前記P型基板中に設けられ、ソース又はドレインが接地電圧に接続されたNMOSトランジスタと、
前記P型基板中に設けられ、当該P型基板を前記接地電圧より低くあるべき低電圧に規定すべく、当該低電圧に接続されている前記P型タップと、
前記N型ウェル中に設けられ、ソースが電源電圧に接続されているPMOSトランジスタと、
前記N型ウェル中に設けられ、当該N型ウェルを前記電源電圧に規定すべく、当該電源電圧に接続されている前記N型タップと、
前記PMOSトランジスタ、前記N型ウェル、前記NMOSトランジスタ、及び前記P型基板間に存在し得る寄生トランジスタが、前記低電圧が前記接地電圧より高くなることに起因して前記電源電圧及び前記接地電圧間でラッチアップを発生させることを防止すべく、ドレインが前記低電圧に接続され、ソースが前記接地電圧に接続されたデプレッション型PMOSトランジスタであって、前記低電圧が前記接地電圧より高くなるおそれがなくなるまでの間、ゲートが実質的に前記接地電圧に接続されていることによる導通状態によって前記低電圧を実質的に前記接地電圧に維持する前記デプレッション型PMOSトランジスタと、を含む。
前記デプレッション型PMOSトランジスタの前記ゲートに接続されたCMOSトランジスタを更に含み、
当該CMOSトランジスタのゲートに印加する電圧の切り換えにより、前記デプレッション型PMOSトランジスタを前記導通状態又は遮断状態に切り換える。
前記電源電圧及び前記接地電圧から当該電源電圧より高い高電圧を生成する電源回路を更に含み、
前記デプレッション型PMOSトランジスタの前記ゲートは、前記高電圧に接続されており、
前記デプレッション型PMOSトランジスタの前記ゲートへの前記高電圧の印加により、当該デプレッション型PMOSトランジスタを前記導通状態から遮断状態に切り換える。
前記デプレッション型PMOSトランジスタの前記ゲート及び前記接地電圧間に設けられ、当該デプレッション型PMOSトランジスタの前記ゲートに蓄積され得る電荷を排出するディスチャージ用トランジスタを更に含む。
前記デプレッション型PMOSトランジスタの前記ゲートに、当該デプレッション型PMOSトランジスタを前記導通状態にするための電圧及び遮断状態にするための電圧を選択的に印加するための外部端子を更に含む。
実施例の半導体装置Sは、図1に示されるように、基本的に、従来の半導体装置と同様な構成を有する。実施例の半導体装置Sは、詳しくは、P型基板PSと、N型ウェルNWと、NMOSトランジスタTRnと、PMOSトランジスタTRpと、P型タップSTpと、N型タップSTnとを含み、電源電圧VDDと、接地電圧VSSと、電源回路Pにより電源電圧VDD及び接地電圧VSSから生成される、当該接地電圧VSSより低くあるべき低電圧VEEとの印加を受け、これら3つの電圧VDD、VSS、VEEに基づき動作する。
実施例の半導体装置Sでは、デプレッション型PMOSトランジスタDEP_TRpは、当該トランジスタDEP_TRpがデプレッション型であり、かつ、ゲート電圧が抵抗器R1により、当初から、即ち、電源電圧VDDを投入される以前から、接地電圧VSSに規定されることから、デプレッション型PMOSトランジスタDEP_TRpは、当初から、導通状態であり、その結果、P型タップSTpは、当初、接地電圧VSSに規定される。これにより、電源電圧VDDが投入された後から電源回路Pが本来の低電圧VEEを出力するまでの間に、前記電源電圧VDDの投入により、より正確には、N型タップSTnへの電源電圧VDDの印加によりP型タップSTpの電圧が+0.7V以上に上昇するおそれがあっても、P型タップSTpの電圧は、導通状態にあるデプレッション型PMOSトランジスタDEP_TRpにより接地電圧VSSに規定され続けることから、即ち、+0.7V以上にならない。その結果、第1の寄生トランジスタtr1は導通状態にならず、それにより、第2の寄生トランジスタtr2もまた導通状態にならず、結果的に、図1の矢印で示されるような、電源電圧VDD及び接地電圧VSS間のラッチアップを防止することができる。
変形例1の半導体装置は、図1に図示の実施例の半導体装置Sと同様な構成を有し、また、図2に図示された実施例の構成に代えて、図4に図示された変形例1特有の構成を有する。変形例1の半導体装置では、より詳しくは、実施例の半導体装置Sと同様な、ソースが接地電圧VSSに接続されておりかつドレインが低電圧VEEに接続されているデプレッション型PMOSトランジスタDEP_TRp、及び、デプレッション型PMOSトランジスタDEP_TRpのゲート及び接地電圧VSS間に設けられた抵抗器R2を含み、他方で、実施例の半導体装置Sと異なり、ゲートアレイGA、及び、当該ゲートアレイGAとデプレッション型PMOSトランジスタDEP_TRpとの間に設けられたCMOSトランジスタTRcを含む。
変形例2の半導体装置は、図1に図示の実施例の半導体装置Sの構成を有し、また、図2に図示の実施例の構成に代えて、図5に図示の変形例2特有の構成を有する。変形例2の半導体装置では、より詳しくは、実施例の半導体装置Sと同様な、ソースが接地電圧VSSに接続されておりかつドレインが低電圧VEEに接続されているデプレッション型PMOSトランジスタDEP_TRp、及び、デプレッション型PMOSトランジスタDEP_TRpのゲート及び接地電圧VSS間に設けられた抵抗器R3を含み、他方で、実施例の半導体装置Sと異なり、デプレッション型PMOSトランジスタDEP_TRpのゲートには、(1)電源回路Pから高電圧VHGが印加され、(2)当該ゲート及び接地電圧VSS間にディスチャージ用NMOSトランジスタDIS_TRnが設けられており、(3)デプレッション型PMOSトランジスタDEP_TRpのドレイン及び低電圧VEE間に抵抗器R4が設けられている。
変形例3の半導体装置は、図1に図示の実施例の半導体装置Sの構成を有し、また、図2に図示の実施例の構成に代えて、図6に図示の変形例3特有の構成を有する。変形例3の半導体装置では、より詳しくは、実施例の半導体装置Sと同様な、ソースが接地電圧VSSに接続されておりかつドレインが低電圧VEEに接続されているデプレッション型PMOSトランジスタDEP_TRpを含み、他方で、実施例の半導体装置Sと異なり、デプレッション型PMOSトランジスタDEP_TRpのゲートに接続された外部端子Tを更に含む。ここで、外部端子Tは、半導体装置の外部から、デプレッション型PMOSトランジスタDEP_TRpを導通状態又は遮断状態に切り換えるための電圧の入力を受ける。
Claims (6)
- P型基板と、
前記P型基板中に設けられたN型ウェルと、
前記P型基板中に設けられ、ソース又はドレインが接地電圧に接続されたNMOSトランジスタと、
前記P型基板中に設けられ、当該P型基板を前記接地電圧より低い低電圧に接続されているP型タップと、
前記N型ウェル中に設けられ、ソースが電源電圧に接続されているPMOSトランジスタと、
前記N型ウェル中に設けられ、前記電源電圧に接続されているN型タップと、
ドレインが前記低電圧に接続され、ソースが前記接地電圧に接続されたデプレッション型PMOSトランジスタとを含み、
前記デプレッション型PMOSトランジスタは、
前記電源電圧の電源投入時から第1の期間は導通状態であり、前記第1の期間経過後の第2の期間は遮断状態であることを特徴とする半導体装置。 - 前記デプレッション型PMOSトランジスタのゲートに接続されたCMOSトランジスタを更に含み、
当該CMOSトランジスタのゲートに印加する電圧の切り換えにより、前記デプレッション型PMOSトランジスタを前記導通状態又は遮断状態に切り換えることを特徴とする請求項1記載の半導体装置。 - 前記電源電圧及び前記接地電圧から当該電源電圧より高い高電圧を生成する電源回路を更に含み、
前記デプレッション型PMOSトランジスタの前記ゲートは、前記高電圧に接続されており、
前記デプレッション型PMOSトランジスタの前記ゲートへの前記高電圧の印加により、当該デプレッション型PMOSトランジスタを前記導通状態から遮断状態に切り換えることを特徴とする請求項1記載の半導体装置。 - 前記デプレッション型PMOSトランジスタの前記ゲート及び前記接地電圧間に設けられ、当該デプレッション型PMOSトランジスタの前記ゲートに蓄積され得る電荷を排出するディスチャージ用トランジスタを更に含むことを特徴とする請求項3記載の半導体装置。
- 前記デプレッション型PMOSトランジスタの前記ゲートに、当該デプレッション型PMOSトランジスタを前記導通状態にするための電圧及び遮断状態にするための電圧を選択的に印加するための外部端子を更に含むことを特徴とする請求項1記載の半導体装置。
- 前記第1の期間は前記電源電圧の電源投入時から前記低電圧が前記接地電圧より高くなるおそれがなくなるまでの期間であり、
前記第2の期間は前記低電圧が前記接地電圧より高くなるおそれがなくなった後の期間であることを特徴とする請求項1乃至5のいずれか記載の半導体装置。
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