JP2017123374A - 半導体集積回路及びその制御方法 - Google Patents

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Abstract

【課題】低電圧で動作し、かつ、保護回路自体の破壊を防止することができるようにする。
【解決手段】半導体集積回路は、電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、抵抗素子と容量素子との間に入力が接続されたインバータと、インバータの出力をゲート電極に受け、ドレイン電極とソース電極が電源配線とグランド配線に接続されたMOSトランジスタと、MOSトランジスタが形成されているウェル領域とゲート電極の間に挿入されている電流制限素子とを備える。本技術は、例えば、ESDによって内部回路が破壊されるのを防ぐ保護回路等に適用できる。
【選択図】図１

Description

本技術は、半導体集積回路及びその制御方法に関し、特に、低電圧で動作し、かつ、保護回路自体の破壊を防止することができるようにする半導体集積回路及びその制御方法に関する。
ESD(Electro Static Discharge)保護回路として、RCトリガーパワークランプMOSが広く使われている。RCトリガーパワークランプMOSは、電源配線とグランド配線間に直列接続された抵抗素子及び容量素子と、その抵抗素子と容量素子の間に入力が接続されたCMOSインバータ、及び、クランプMOSとしてのNチャネルMOSFETで構成される。クランプMOS のゲートはCMOSインバータの出力と接続され、ドレインとソースは、それぞれ、電源配線とグランド配線に接続される。
RCトリガーパワークランプMOSは、ESDサージ電流が入ったときに抵抗素子と容量素子の時定数に従ってCMOSインバータの入力時間遅延が生じ、CMOSインバータの出力がHighになり、クランプMOSのチャネルがONし、ドレインーソース間にESDサージ電流を電源−グランド間に流すことができる。ESDサージ電流が入らない状態は電源配線に掛かる電圧により、CMOSインバータの出力はLowになりクランプMOSはオフ状態となる。
RCトリガーパワークランプMOSでは、ESDサージ電流が入ったときに保護素子に発生するクランプ電圧は小さいほど内部回路に掛かる電圧を低減できるので、クランプ電圧指標としては小さい方が望まれる。クランプ電圧を小さくするためには、パワークランプMOSの駆動電流を高めるためにMOSのゲート長の微細化やWサイズを増やせばよいが、ゲート長の微細化やWサイズを増やすことはESD動作以外の通常動作ではオフリークの要因となる。オフリークは回路スタンバイ時の消費電流増大に繋がるため、クランプ電圧低減と消費電流は、トレードオフの関係となる。
例えば、特許文献１には、面積を大きくせずESD放電能力を大きくする技術として、CMOSインバータ出力をパワークランプMOSのゲート電位とウェル電位に供給する構造が提案されている。CMOSインバータ出力をウェル電位に供給し、基板電位を上昇させることで、パワークランプMOSの寄生バイポーラ動作を促進させてESD放電能力を増大させている。
特開２００６−１２１００７号公報
しかしながら、特許文献１開示のように、CMOSインバータ出力をパワークランプMOSのゲート電位とウェル電位に信号を伝達する場合、ESDサージ電流の電流経路としてCMOSインバータのPFETへ流れる電流負荷の増大と、パワークランプMOSのゲート電位が持ち上がらないことが懸念される。
より詳しく言えば、CMOSインバータのサイズは、パワークランプMOSを駆動する程度のサイズで構成されるためパワークランプMOSほど大きくない。そのため、CMOSインバータとパワークランプMOSが並列に接続された場合、ESDサージ電流の電流経路としてCMOSインバータのPFETへ流れる電流負荷が増大し、CMOSインバータのPFETが先にESD破壊される懸念がある。
また、パワークランプMOSのウェルとソースを接続すると、ウェルとソース間に順方向ダイオードが形成されるため、ダイオード電圧に固定されて、パワークランプMOSのゲート電位が持ち上がらない要因となる。ゲート電位が持ち上がらないと、チャネル電流が十分に流れないため放電能力が低くなる。
本技術は、このような状況に鑑みてなされたものであり、低電圧で動作し、かつ、保護回路自体の破壊を防止することができるようにするものである。
本技術の一側面の半導体集積回路は、電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、前記抵抗素子と前記容量素子との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受け、ドレイン電極とソース電極が前記電源配線とグランド配線に接続されたMOSトランジスタと、前記MOSトランジスタが形成されているウェル領域と前記ゲート電極の間に挿入されている電流制限素子とを備える。
本技術の一側面の半導体集積回路の制御方法は、電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、前記抵抗素子と前記容量素子との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受け、ドレイン電極とソース電極が前記電源配線とグランド配線に接続されたMOSトランジスタと、前記MOSトランジスタが形成されているウェル領域と前記ゲート電極の間に挿入されている電流制限素子とを備える半導体集積回路の前記電流制限素子が、前記インバータに流れる電流を制限しつつ、前記ウェル領域の電位を上昇させることで、前記MOSトランジスタのオン動作を高速化する。
本技術の一側面においては、電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、前記抵抗素子と前記容量素子との間に入力が接続されたインバータと、前記インバータの出力をゲート電極に受け、ドレイン電極とソース電極が前記電源配線とグランド配線に接続されたMOSトランジスタと、前記MOSトランジスタが形成されているウェル領域と前記ゲート電極の間に挿入されている電流制限素子とを備える半導体集積回路の前記電流制限素子において、前記インバータに流れる電流を制限しつつ、前記ウェル領域の電位を上昇させることで、前記MOSトランジスタのオン動作が高速化される。
半導体集積回路は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術の一側面によれば、低電圧で動作し、かつ、保護回路自体の破壊を防止することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
ESD保護回路の第１の実施の形態を示す回路図である。 ESDサージ電流の経路を説明する図である。 抵抗素子を挿入した効果を検証した結果を示す図である。 第１の実施の形態におけるパワークランプMOSのウェルのESD応答特性を説明する図である。 ESD保護回路の第２の実施の形態を示す回路図である。 第２の実施の形態におけるパワークランプMOSのウェルのESD応答特性を説明する図である。 ESD保護回路の第３の実施の形態を示す回路図である。 第３の実施の形態におけるパワークランプMOSのウェルのESD応答特性を説明する図である。 ESD保護回路の第１の実施の形態の第１の構造例を示す図である。 ESD保護回路の第１の実施の形態の第２の構造例を示す図である。 ESD保護回路の第１の実施の形態の第３の構造例を示す図である。 ESD保護回路の第２の実施の形態の構造例を示す図である。 ESD保護回路の第３の実施の形態の構造例を示す図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．ESD保護回路の第１の実施の形態（電流制限素子が抵抗素子である構成例）
２．ESD保護回路の第２の実施の形態（電流制限素子が容量素子である構成例）
３．ESD保護回路の第３の実施の形態（電流制限素子が抵抗素子と容量素子である構成例）
４．第１乃至第３の実施の形態の構造例
＜１．ESD保護回路の第１の実施の形態＞
図１は、ESD保護回路の第１の実施の形態を示す回路図である。
図１に示されるESD保護回路１は、ESD(Electro Static Discharge)によって内部回路（不図示）が破壊されるのを防ぐ半導体集積回路である。ESD保護回路１は、抵抗素子２１、容量素子２２、CMOSインバータ２３、パワークランプMOS２４、及び、抵抗素子２５を備え、RCトリガーパワークランプMOSと呼ばれる回路である。
抵抗素子２１と容量素子２２は、直列に接続されて、電源配線３１とグランド配線３２の間に挿入されている。CMOSインバータ２３は、PチャネルMOSFET（以下、PFETという。）３３とNチャネルMOSFET（以下、NFETという。）３４で構成され、抵抗素子２１と容量素子２２の間の接続点が入力とされ、出力がパワークランプMOS２４のゲート電極に接続されている。また、CMOSインバータ２３の出力は、抵抗素子２５を経由して、パワークランプMOS２４が形成されているウェル領域とも接続されている。パワークランプMOS２４のドレイン電極は電源配線３１と接続され、ソース電極はグランド配線３２と接続されている。なお、以下の説明では、ゲート電極、ソース電極、ドレイン電極、及び、ウェル領域は、簡単のため、単に、ゲート、ソース、ドレイン、及びウェルと称して説明する。
RCトリガーの抵抗素子２１は、例えばポリシリコンゲート電極を用いたポリ抵抗、またはMOSFETなどの抵抗素子で構成される。抵抗素子２１の抵抗値は、例えば数ＭΩなどに設定され、素子サイズの大きさによって調節できる。RCトリガーの容量素子２２は、例えばMOSキャパシタや配線層間の並行平板で構成される。容量素子２２の容量値は、素子サイズの大きさによって、例えば数ｐＦなどに調節される。ESDサージ電流の想定しているモデルによってESDサージ電流を流す時間目安が分かるため、例えばHBM（Human Body Model)を想定した場合は、1μsec程度などを目安としてRC時定数を調節して、抵抗素子２１の抵抗値と容量素子２２の容量値が設計される。例えば、RC時定数に１ＭΩの抵抗素子２１と１ｐＦの容量素子２２を用いれば、ESDサージ電流を流す時間は、Ｒ×Ｃ＝１Ｍ（Ω）×１ｐ（F)＝1μ（sec）に設定される。一方、パワークランプMOS２４のゲートとウェルとの間に挿入された抵抗素子２５は、例えば、ポリシリコンゲート電極を用いて、数千Ω程度の抵抗値に設定される。
パワークランプMOS２４がオンし、チャネル電流によってESDサージ電流が流れる前の状態では、図２において破線で示される経路のESDサージ電流が流れる。CMOSインバータ２３は、パワークランプMOS２４を駆動する程度のサイズで構成されるためパワークランプMOS２４ほど大きくない。そのため、パワークランプMOS２４の駆動回路であるCMOSインバータ２３のPFET３３が先にESD破壊される懸念がある。
しかしながら、第１の実施の形態に係るESD保護回路１によれば、パワークランプMOS２４のゲートとウェルの間に抵抗素子２５が挿入されていることにより、CMOSインバータ２３のPFET３３への流入電流が抑制されるので、CMOSインバータ２３のPFET３３が先にESD破壊されることを防止することができる。
また、パワークランプMOS２４のゲートとウェルの間に抵抗素子２５を挿入することにより、パワークランプMOSのゲート電位を上昇させ、チャネルを形成させることができる。
図３は、パワークランプMOS２４のゲートとウェルの間に抵抗素子２５を挿入した効果を検証した結果を示す図である。
図３左に示されるように、パワークランプMOS２４のゲート−ウェル間を接続しない場合、ゲート電圧Vgは約２．２Vである。
図３中央に示されるように、パワークランプMOS２４のゲート−ウェル間を直接接続すると、ウェルからソースの方向に順方向ダイオードパスが形成され、ダイオード電圧にクランプされるため、ゲート電圧Vgは約0.9Ｖに固定される。
これに対して、図３右に示されるように、第１の実施の形態に係るESD保護回路１の構成を採用し、ゲート−ウェル間に例えば1000Ωの抵抗素子２５を挿入してゲート−ウェル間を接続すると、ゲート−ウェル間に電位差が生じ、ゲート電圧Vgが、元々の接続が無い状態とほぼ同じ2.1Vまで上がる。
以上のように、パワークランプMOS２４のゲート−ウェル間に抵抗素子２５を挿入することによりゲート−ウェル間に電位差分を発生させるので、パワークランプMOSのゲート電位を上昇させ、チャネルを形成させる効果がある。
図４は、第１の実施の形態におけるパワークランプMOS２４のウェルのESD応答特性を説明する図である。
第１の実施の形態によれば、図４のAにおいて破線で示されているパワークランプMOS２４のソース−ウェル間の寄生容量Ca及びウェル−基板間の寄生容量Cbと、抵抗素子２５とでCRタイマが形成されるため、図４のBに示されるように、パワークランプMOS２４のウェルに入力される電流は、CMOSインバータ２３の出力電流から一定の遅延をもって増大する。
パワークランプMOS２４のウェルに電流が供給され、ウェルの電位が持ち上がる。これにより、基板バイアス効果によってパワークランプMOS２４の動作開始電圧が下げられ、ESD動作開始時の電圧を低くすることができるので、低電圧保護が可能となる。また、ウェル電位が上昇すると、寄生バイポーラトランジスタのオン動作も促進され、寄生バイポーラトランジスタのオン動作と、パワークランプMOS２４のチャネル動作により、高電圧をグランド配線３２に流す動作（クランプ動作）を高速化することができる。
また、CMOSインバータ２３の出力をパワークランプMOS２４のゲートとウェルに同時に供給することで、ゲートとウェル別々にインバータを準備する場合と比較して回路面積を増やさずに済む。
＜２．ESD保護回路の第２の実施の形態＞
図５は、ESD保護回路の第２の実施の形態を示す回路図である。
なお、図５においては、図１に示した第１の実施の形態と共通する部分については同一の符号を付してあり、その説明については省略する。
第２の実施の形態では、第１の実施の形態においてパワークランプMOS２４のゲートとウェルの間に挿入されていた抵抗素子２５が、容量素子２６に置き換えられている点が異なる。容量素子２６は、例えば、MOSキャパシタで構成することができ、容量値を0.01pF程度となるように形成すれば、ESDサージの立ち上がり時間を10nsec程度にして応答することができる。
図６は、第２の実施の形態におけるパワークランプMOS２４のウェルのESD応答特性を説明する図である。
第２の実施の形態によれば、図６のAに示されるように、パワークランプMOS２４のソース−ウェル間の寄生容量Ca及びウェル−基板間の寄生容量Cbと容量素子２６との直列接続で合成容量は小さくなる。これにより、図４のBに示されるように、パワークランプMOS２４のウェルには、CMOSインバータ２３の出力電流が、ESDサージ電流が入ったときのみ瞬間的に遅延なく入力され、ウェルの電位が持ち上がる。その結果、図２において破線で示したCMOSインバータ２３を経由する電流経路は瞬間的にしか発生しないので、CMOSインバータ２３のPFET３３への流入電流が抑制され、CMOSインバータ２３のPFET３３のESD破壊を防止することができる。
換言すれば、第１の実施の形態がESDサージ電流の電流集中によるPFET３３の熱破壊を、電流を制限することにより防止するのに対して、第２の実施の形態は、電流が流れる時間を時間的に制限することにより防止する。
また、ウェルの電位を早期に持ち上げることにより、寄生バイポーラトランジスタを素早くオンさせることができるので、スピードアップ効果が期待できる。寄生バイポーラトランジスタのオン動作後は、自己継続動作するので、初めに電流を流すだけでよい。
＜３．ESD保護回路の第３の実施の形態＞
図７は、ESD保護回路の第３の実施の形態を示す回路図である。
なお、図７においても、上述した第１及び第２の実施の形態と共通する部分については同一の符号を付してあり、その説明については省略する。
第３の実施の形態では、第１の実施の形態における抵抗素子２５と第２の実施の形態における容量素子２６の両方が、パワークランプMOS２４のゲートとウェルの間に並列に挿入されている。
図８は、第３の実施の形態におけるパワークランプMOS２４のウェルのESD応答特性を説明する図である。
抵抗素子２５と容量素子２６の両方がパワークランプMOS２４のゲートとウェルの間に並列に挿入されることにより、パワークランプMOS２４のソース−ウェル間の寄生容量Ca及びウェル−基板間の寄生容量Cbと容量素子２６との直列接続によって合成容量を小さくしつつ、抵抗素子２５を経由して電流が流れ続ける。CMOSインバータ２３の出力電流に対する、パワークランプMOS２４のウェル入力電流の遅延は、抵抗素子２５のみのときよりも小さくなる。
第３の実施の形態によれば、上述した第１の実施の形態と第２の実施の形態の両方の特徴を合わせ持つことになる。よって、CMOSインバータ２３のPFET３３への流入電流を抑制し、CMOSインバータ２３のPFET３３のESD破壊を防止することができる。また、ウェル電位を早期に持ち上げるとともに、基板バイアス効果によってパワークランプMOS２４の動作開始電圧が下げられ、ESD動作開始時の電圧を低くすることができるので、低電圧保護が可能となる。
＜４．第１乃至第３の実施の形態の構造例＞
次に、上述した第１乃至第３の実施の形態を実現するためのパワークランプMOS２４、抵抗素子２５、及び、容量素子２６の構造について説明する。
＜４．１ 第１の実施の形態の第１の構造例＞
図９は、図１に示したESD保護回路１の第１の実施の形態におけるパワークランプMOS２４と抵抗素子２５の第１の構造例を示す図である。
図９のA及びBに示されるように、半導体基板のウェル領域１１１に、パワークランプMOS２４のソース領域１２１とドレイン領域１２２が形成されている。ウェル領域１１１は、P型の不純物領域で形成され、ソース領域１２１とドレイン領域１２２は、N型の不純物領域で形成される。
パワークランプMOS２４のソース領域１２１とドレイン領域１２２間の基板上には、パワークランプMOS２４のゲート電極１２４が、ゲート絶縁膜１２３を介して形成されている。ゲート絶縁膜１２３は、例えば酸化膜で構成され、ゲート電極１２４は、例えばポリシリコンで構成される。
矩形の平面領域を有するゲート電極１２４の上部には、２箇所のコンタクト部１２５及び１２６が形成されており、そのうちの一方のコンタクト部１２５は、CMOSインバータ２３の出力と接続されている。もう一方のコンタクト部１２６はウェル領域１１１と接続されている。コンタクト部１２６が接続されたウェル領域１１１とソース領域１２１との間には絶縁層１２７が形成されている。コンタクト部１２５及び１２６は、例えば、Cu,Al等の金属配線で構成される。
図９のAは、CMOSインバータ２３の出力と接続されているコンタクト部１２５と、ウェル領域１１１と接続されているコンタクト部１２６が、矩形の平面領域を有するゲート電極１２４の長手方向に対して両端に配置された構成であり、図９のBは、ゲート電極１２４の短手方向に対して両端に配置された構成である。
以上の構造により、コンタクト部１２５から入力されたCMOSインバータ２３の出力電流が、ゲート電極１２４の一端から他端へと流れてコンタクト部１２６へ到達し、コンタクト部１２６からウェル領域１１１へと供給される。したがって、パワークランプMOS２４のゲート電極１２４（の抵抗成分）が、パワークランプMOS２４のゲートとウェルの間に挿入される抵抗素子２５として機能する。コンタクト部１２５と１２６を、図９のAのように長手方向に対して配置した場合には、例えば数Ω程度のシート抵抗を実現でき、図９のBのように短手方向に対して配置した場合には、例えば１Ω程度のシート抵抗を実現できる。
＜４．２ 第１の実施の形態の第２の構造例＞
図１０は、図１に示したESD保護回路１の第１の実施の形態におけるパワークランプMOS２４と抵抗素子２５の第２の構造例を示す図である。
図１０の第２の構造例では、図９のAに示した第１の構造例のパワークランプMOS２４のゲート電極１２４上にシリサイドブロック１４１をさらに設けることにより、高抵抗の抵抗素子２５が形成されている。シリサイドブロック１４１を設けることにより数十Ω程度のシート抵抗を実現でき、シリサイドブロック１４１を設けない場合の図９のAに示した構造と比較して１０倍程度のシート抵抗を実現できる。
なお、図示は省略するが、図９のBに示した短手方向に対してコンタクト部１２５と１２６を配置した構成においても、ゲート電極１２４上にシリサイドブロック１４１をさらに設けることが可能である。
＜４．３ 第１の実施の形態の第３の構造例＞
図１１は、図１に示したESD保護回路１の第１の実施の形態におけるパワークランプMOS２４と抵抗素子２５の第３の構造例を示す図である。
上述した第１の構造例及び第２の構造例では、矩形の平面領域を有するゲート電極１２４の一端（コンタクト部１２５）が電流入力部で、他端（コンタクト部１２６）が電流出力部となっているために、ゲート電極１２４の面内で電流の不均一が発生する。
そこで、第３の構造例では、図１１に示されるように、矩形の平面領域を有するゲート電極１２４の両端側に２箇所のコンタクト部１２５−１及び１２５−２が形成されており、２箇所のコンタクト部１２５−１及び１２５−２を介して、CMOSインバータ２３の出力が供給される。また、コンタクト部１２５−１と１２５−２の中間部分となるゲート電極１２４の中央付近において、もう１つのコンタクト部１２６が形成されており、コンタクト部１２６を介して、ゲート電極１２４とウェル領域１１１が接続されている。これにより、スナップバック動作が起きにくいゲート電極１２４の端部をスナップバック動作しやすくすることができ、ゲート電極１２４の面内の電流の不均一も抑制することができる。
図１１のAは、図９のAに示した、パワークランプMOS２４のゲート電極１２４（の抵抗成分）を抵抗素子２５とした構造を、ゲート電極１２４における電流の面内不均一を改善するように、コンタクト部１２５−１及び１２５−２とコンタクト部１２６を形成した例である。
図１１のBは、図１０に示した、パワークランプMOS２４のゲート電極１２４上にシリサイドブロック１４１を形成し抵抗素子２５とした構造を、ゲート電極１２４における電流の面内不均一を改善するように、コンタクト部１２５−１及び１２５−２とコンタクト部１２６を形成した例である。この例では、コンタクト部１２５−１とコンタクト部１２６の間と、コンタクト部１２５−２とコンタクト部１２６の間の両方に、シリサイドブロック１４１が配置されている。
＜４．４ 第２の実施の形態の構造例＞
図１２は、図５に示したESD保護回路１の第２の実施の形態におけるパワークランプMOS２４と容量素子２６の構造例を示す図である。
図１２の構造例において、パワークランプMOS２４の構造については、上述した第１の実施の形態の第１乃至第３の構造例と同様である。即ち、半導体基板のウェル領域１１１に、パワークランプMOS２４のソース領域１２１とドレイン領域１２２が形成され、ソース領域１２１とドレイン領域１２２間の基板上に、パワークランプMOS２４のゲート電極１２４が、ゲート絶縁膜１２３を介して形成されている。
そして、図１２の構造例では、ESD保護回路１の第２の実施の形態が有する容量素子２６としてのMOSキャパシタを構成するゲート電極１６１及びゲート絶縁膜１６２が、絶縁層１２７を挟んでパワークランプMOS２４の反対側に形成されている。ウェル領域１１１とともにMOSキャパシタを構成するゲート電極１６１及びゲート絶縁膜１６２は、パワークランプMOS２４のゲート電極１２４及びゲート絶縁膜１２３と同じ材料を用いて同じ製造方法で同時に形成することができる。
パワークランプMOS２４のゲート電極１２４の上部には、CMOSインバータ２３の出力と接続されているコンタクト部１５１−１が形成されており、容量素子２６のゲート電極１６１の上部にも、CMOSインバータ２３の出力と接続されているコンタクト部１５１−２が形成されている。
以上の構造により、図５に示したESD保護回路１の第２の実施の形態のパワークランプMOS２４と容量素子２６の回路が実現できる。容量素子２６のゲート電極１６１の面積を、パワークランプMOS２４のゲート電極１２４の面積と同等に形成することで、応答の立ち上がり時間を、おおよそ半分程度に短くすることができる。
＜４．５ 第３の実施の形態の構造例＞
図１３は、図７に示したESD保護回路１の第３の実施の形態におけるパワークランプMOS２４、抵抗素子２５、及び容量素子２６の構造例を示す図である。
図１３の構造例は、図１１のBに示した第１の実施の形態の第３の構造例と、図１２に示した第２の実施の形態の構造例を組み合わせた構造となっている。即ち、図１３の構造例では、パワークランプMOS２４及び抵抗素子２５は、シリサイドブロック１４１により抵抗素子２５を構成した第１の実施の形態の第３の構造例と同様に形成され、容量素子２６は、MOSキャパシタにより構成した第２の実施の形態の構造例と同様に形成されている。
パワークランプMOS２４のゲート電極１２４の上面には、CMOSインバータ２３の出力と接続されている３箇所のコンタクト部１５１−１乃至１５１−３が形成され、ゲート電極１２４の両端側及び中央付近に配置されている。より具体的には、コンタクト部１５１−１と１５１−３は、それぞれ、ゲート電極１２４の長手方向の一端と他端の位置に形成され、コンタクト部１５１−２は、ゲート電極１２４の長手方向の中央付近に形成されている。また、コンタクト部１５１−２は、容量素子２６としてのMOSキャパシタを構成するゲート電極１６１とも接続されている。
以上の構造により、図７に示したESD保護回路１の第３の実施の形態のパワークランプMOS２４、抵抗素子２５、及び容量素子２６の回路が実現できる。
なお、図１３の構造例は、抵抗素子２５の構成として、図１１のBと同様に、パワークランプMOS２４のゲート電極１２４上にシリサイドブロック１４１を設けた構成を採用しているが、図１１のAと同様の、パワークランプMOS２４のゲート電極１２４のみで抵抗素子２５とする構成でもよい。
＜まとめ＞
以上説明したように、ESD保護回路１は、電源配線３１とグランド配線３２の間に直列接続された抵抗素子２１及び容量素子２２と、抵抗素子２１と容量素子２２との間に入力が接続されたCMOSインバータ２３と、CMOSインバータ２３の出力をゲート電極に受け、ドレイン電極とソース電極が電源配線３１とグランド配線３２に接続されたパワークランプMOS（MOSトランジスタ）２４と、パワークランプMOS２４が形成されているウェル領域とゲート電極の間に挿入されている電流制限素子とを備え、電流制限素子は抵抗素子２５及び容量素子２６の一方または両方で構成される。
電流制限素子が、CMOSインバータ２３に流れる電流を制限しつつ、ウェル領域の電位を上昇させることで、パワークランプMOS２４のオン動作を高速化するので、ESD保護回路１によれば、低電圧で動作し、かつ、保護回路自体の破壊を防止することができる。
ここで、抵抗素子２５または容量素子２６は、ESDサージ電流の電流集中によるPFET３３の熱破壊を、電流を制限することにより防止する電流制限素子として機能し、抵抗素子２５は、流れる電流の大きさを制限し、容量素子２６は、流れる時間を制限する。
電流制限素子として抵抗素子２５を含む場合には、パワークランプMOS２４のウェル領域に電位を印加することで、基板バイアス効果によるパワークランプMOS２４の動作開始電圧が下げられ、ESD動作開始時の電圧を低くすることができる。さらに、ウェル電位を上げることで、寄生バイポーラ動作を促進でき、ESD放電能力が上がる。抵抗素子２５があることでCMOSインバータ２３への流入電流が抑制され、パワークランプMOS２４よりも先に破壊されることを防ぐ。パワークランプMOS２４のゲート電極とウェル電位に差分が生じ、ゲート電圧Vgが高くなり、パワークランプMOS２４のチャネルが形成され、ESDサージ電流を流せる。
電流制限素子として容量素子２６を含む場合には、ESDサージが発生したとき、容量素子２６が瞬間的に基板電位を持ち上げる効果がある。CMOSインバータ２３への電流継続を防げる。スピードアップ効果により、保護動作開始時間を短くできるため、内部回路に電圧が掛かることを防ぐことができる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、
前記抵抗素子と前記容量素子との間に入力が接続されたインバータと、
前記インバータの出力をゲート電極に受け、ドレイン電極とソース電極が前記電源配線とグランド配線に接続されたMOSトランジスタと、
前記MOSトランジスタが形成されているウェル領域と前記ゲート電極の間に挿入されている電流制限素子と
を備える半導体集積回路。
（２）
前記電流制限素子は、抵抗素子で構成される
前記（１）に記載の半導体集積回路。
（３）
前記電流制限素子としての前記抵抗素子は、前記MOSトランジスタのゲート電極で構成されている
前記（２）に記載の半導体集積回路。
（４）
前記電流制限素子としての前記抵抗素子は、前記MOSトランジスタのゲート電極上に形成されたシリサイドブロックを含む
前記（２）または（３）に記載の半導体集積回路。
（５）
前記インバータの出力とは、前記MOSトランジスタのゲート電極の両端側の２箇所のコンタクト部で接続され、前記ウェル領域とは、前記MOSトランジスタのゲート電極の中央付近のコンタクト部で接続されている
前記（２）乃至（４）のいずれかに記載の半導体集積回路。
（６）
前記電流制限素子は、容量素子で構成される
前記（１）に記載の半導体集積回路。
（７）
前記電流制限素子としての前記容量素子は、MOSキャパシタで構成されている
前記（６）に記載の半導体集積回路。
（８）
前記電流制限素子は、抵抗素子及び容量素子で構成される
前記（１）に記載の半導体集積回路。
（９）
前記電流制限素子は、並列接続された抵抗素子及び容量素子で構成される
前記（８）に記載の半導体集積回路。
（１０）
前記電流制限素子としての前記抵抗素子は、前記MOSトランジスタのゲート電極で構成されている
前記（８）または（９）に記載の半導体集積回路。
（１１）
前記電流制限素子としての前記抵抗素子は、前記MOSトランジスタのゲート電極上に形成されたシリサイドブロックを含む
前記（８）乃至（１０）のいずれかに記載の半導体集積回路。
（１２）
前記電流制限素子としての前記容量素子は、MOSキャパシタで構成されている
前記（８）乃至（１１）のいずれかに記載の半導体集積回路。
（１３）
前記インバータの出力とは、前記MOSトランジスタのゲート電極の両端側及び中央付近の３箇所のコンタクト部で接続され、前記ゲート電極の両端側のコンタクト部は、前記ウェル領域とも直接接続されており、前記ゲート電極の中央付近のコンタクト部は、前記電流制限素子としての前記容量素子を介して前記ウェル領域と接続されている
前記（８）乃至（１２）のいずれかに記載の半導体集積回路。
（１４）
電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、
前記抵抗素子と前記容量素子との間に入力が接続されたインバータと、
前記インバータの出力をゲート電極に受け、ドレイン電極とソース電極が前記電源配線とグランド配線に接続されたMOSトランジスタと、
前記MOSトランジスタが形成されているウェル領域と前記ゲート電極の間に挿入されている電流制限素子と
を備える半導体集積回路の、
前記電流制限素子が、前記インバータに流れる電流を制限しつつ、前記ウェル領域の電位を上昇させることで、前記MOSトランジスタのオン動作を高速化する
半導体集積回路の制御方法。
１ ESD保護回路， ２１ 抵抗素子， ２２ 容量素子， ２３ CMOSインバータ， ２４ パワークランプMOS， ２５ 抵抗素子， ２６ 容量素子， ３１ 電源配線， ３２ グランド配線， ３３ PFET， ３４ NFET， １１１ ウェル領域， １２１ ソース領域， １２２ ドレイン領域， １２３ ゲート絶縁膜， １２４ ゲート電極， １２５ コンタクト部， １４１ シリサイドブロック， １５１ コンタクト部

Claims (14)

  1. 電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、
    前記抵抗素子と前記容量素子との間に入力が接続されたインバータと、
    前記インバータの出力をゲート電極に受け、ドレイン電極とソース電極が前記電源配線とグランド配線に接続されたMOSトランジスタと、
    前記MOSトランジスタが形成されているウェル領域と前記ゲート電極の間に挿入されている電流制限素子と
    を備える半導体集積回路。
  2. 前記電流制限素子は、抵抗素子で構成される
    請求項１に記載の半導体集積回路。
  3. 前記電流制限素子としての前記抵抗素子は、前記MOSトランジスタのゲート電極で構成されている
    請求項２に記載の半導体集積回路。
  4. 前記電流制限素子としての前記抵抗素子は、前記MOSトランジスタのゲート電極上に形成されたシリサイドブロックを含む
    請求項２に記載の半導体集積回路。
  5. 前記インバータの出力とは、前記MOSトランジスタのゲート電極の両端側の２箇所のコンタクト部で接続され、前記ウェル領域とは、前記MOSトランジスタのゲート電極の中央付近のコンタクト部で接続されている
    請求項２に記載の半導体集積回路。
  6. 前記電流制限素子は、容量素子で構成される
    請求項１に記載の半導体集積回路。
  7. 前記電流制限素子としての前記容量素子は、MOSキャパシタで構成されている
    請求項６に記載の半導体集積回路。
  8. 前記電流制限素子は、抵抗素子及び容量素子で構成される
    請求項１に記載の半導体集積回路。
  9. 前記電流制限素子は、並列接続された抵抗素子及び容量素子で構成される
    請求項８に記載の半導体集積回路。
  10. 前記電流制限素子としての前記抵抗素子は、前記MOSトランジスタのゲート電極で構成されている
    請求項８に記載の半導体集積回路。
  11. 前記電流制限素子としての前記抵抗素子は、前記MOSトランジスタのゲート電極上に形成されたシリサイドブロックを含む
    請求項８に記載の半導体集積回路。
  12. 前記電流制限素子としての前記容量素子は、MOSキャパシタで構成されている
    請求項８に記載の半導体集積回路。
  13. 前記インバータの出力とは、前記MOSトランジスタのゲート電極の両端側及び中央付近の３箇所のコンタクト部で接続され、前記ゲート電極の両端側のコンタクト部は、前記ウェル領域とも直接接続されており、前記ゲート電極の中央付近のコンタクト部は、前記電流制限素子としての前記容量素子を介して前記ウェル領域と接続されている
    請求項８に記載の半導体集積回路。
  14. 電源配線とグランド配線の間に直列接続された抵抗素子及び容量素子と、
    前記抵抗素子と前記容量素子との間に入力が接続されたインバータと、
    前記インバータの出力をゲート電極に受け、ドレイン電極とソース電極が前記電源配線とグランド配線に接続されたMOSトランジスタと、
    前記MOSトランジスタが形成されているウェル領域と前記ゲート電極の間に挿入されている電流制限素子と
    を備える半導体集積回路の、
    前記電流制限素子が、前記インバータに流れる電流を制限しつつ、前記ウェル領域の電位を上昇させることで、前記MOSトランジスタのオン動作を高速化する
    半導体集積回路の制御方法。
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