KR20030008988A - 낮은 트리거 전압에서 동작 가능한 반도체-제어 정류기구조의 정전 방전 보호 회로 - Google Patents

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Abstract

여기에 개시되는 정전 방전 보호 회로는 PNP 및 NPN 트랜지스터들로 이루어진 반도체 제어 정류기 구조를 갖는다. 정전 방전 보호 회로는 PNP 트랜지스터의 베이스를 구성하는 웰 영역과 접지 전압 단자 사이에 연결되는 스위치 회로를 더 포함한다. 스위치 회로는 웰 영역에서 접지 전압 단자로의 전류 경로를 제공하도록 복수의 다이오드-연결된 모오스 트랜지스터들로 구성된다. 이러한 구성에 의하면, 반도체 제어 정류기의 트리거 전압이 스위치 회로를 구성하는 모오스 트랜지스터의 문턱 전압에 의해서 결정될 수 있다.

Description

낮은 트리거 전압에서 동작 가능한 반도체-제어 정류기 구조의 정전 방전 보호 회로{ESD PROTECTION CIRCUIT OF SEMICONDUCTOR CONTROLLED RECTIFIER STRUCTURE CAPABLE OF OPERATING AT LOW TRIGGER VOLTAGE}
본 발명은 집적 회로에 채용되는 정전 방전 보호 소자에 관한 것이다. 좀 더 구체적으로, 본 발명은 반도체(또는 실리콘) 제어 정류기를 이용하여 저전압의 집적 회로에서 정전 방전에 대한 보호 기능을 수행하는 장치에 관한 것이다.
씨모오스(CMOS; complementary metal-oxide-semiconductor) 기술로 제조된 반도체 집적 회로는, 인체의 접촉 등으로 인하여 발생되는 정전기(또는 정전 방전)로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 그러한 정전 방전(electrostatic discharge; ESD) 현상은 일시에 고전압이 칩 내부로 유입되기 때문에, 집적 회로 내에 형성된 얇은 절연막의 파괴 또는 채널 단락과 같은 집적 회로 칩의 동작 불능 상태로 만드는 결과를 쉽게 초래한다. 이를 방지하기 위하여, 일반적으로 집적 회로 칩에는 입력 보호 기능의 일환으로서, 정전 방전 보호 회로가 설계된다. 그러한 정전 방전(ESD) 보호 회로들은 순간적으로 유입되는 고전압(transient voltage) 또는 고전류(transient current)가 칩 내의 다른 회로들로 유입되지 않도록 사전에 방전시켜 주는 기능을 한다.
ESD 보호 회로는 반도체 제품의 안정성을 보장하기 위해서 반드시 필요하다. 특히 고집적/고속 반도체 제품에는 고성능의 ESD 보호 회로가 필수적으로 구현되어야 한다. ESD 보호 회로의 성능(또는 효율)이 낮을 경우, ESD 보호 회로가 차지하는 면적이 증가된다. 이에 따라 ESD 보호 회로의 기생 용량도 증가하게 된다. 결과적으로, 반도체 집적 회로의 집적도가 낮아지고, 입/출력 회로의 구동능력(driving capacity)이 저하된다.
최근, 정전 방전에 대한 보호 기능을 수행하는 수단으로서, 반도체 제어 정류기(semiconductor-controlled rectifier; 이하 "SCR"이라 칭함)가 보호 기능으로서의 효과가 우수한 것으로 알려져 왔다. 정전 방전 상황에서 SCR의 PNP 및 NPN 바이폴라 트랜지스터들이 정궤환(positive-feedback)을 형성하기 때문에, SCR의 방전 능력(discharge capacity)이 뛰어나다. 게다가, 핫-캐리어 통로(hot-carrier path)가 국부적으로 집중되지 않기 때문에, 발열 영역이 분산된다. 이러한 이유로, SCR은 ESD 보호 회로로 사용하기에 아주 적합한 소자이다. SCR 구조의 ESD 보호 회로의 일예가 "LOW VOLTAGE TRIGGERING SEMICONDUCTOR CONTROLLED RECTIFIERS"라는 제목으로 미국특허번호 제5465189호에 게재되어 있고, 레퍼런스로 포함된다.
SCR 구조의 ESD 보호 회로의 특성은 얼마나 빠른 속도로 SCR이 원하는 전압에서 트리거(턴-온)되는 지의 여부에 따라 좌우된다. SCR 구조를 갖는 다른 ESD 보호 회로들이 "PROTECTION CIRCUIT AGAINST ELECTROSTATIC DISCHARGE USING SCR STRUCTURE"라는 제목으로 미국특허번호 제5455436호에 그리고 "LOW VOLTAGE TURN-ON SCR FOR ESD PROTECTION"라는 제목으로 미국특허번호 제5872379호에 각각 게재되어 있다. '379 특허는 N+ 영역과 P형 반도체 기판 사이의 접합 브레이크다운 전압(junction breakdown voltage)을 낮추기 위한 기술을 개시하고 있다. 개략적으로 설명하면, '379 특허(도 2 참조)에는, N형 웰과 겹치도록 형성된 N+ 영역과 접하는 P형 반도체 기판에 저농도 P형 불순물 영역을 형성함으로써 접합 브레이크다운 전압을 낮추는 기술이 개시되어 있다. 접합 브레이크다운 전압은 SCR의 트리거전압(triggering voltage)으로 작용한다. '436 특허(도 2 참조)는 트리거 동기(stimulus)로서 모오스 트랜지스터의 펀치-쓰루 전류(punch-through current)를 사용하는 기술을 개시하고 있다. 이를 보다 효과적으로 달성하기 위하여, '436 특허는 LDD(lightly-doped drain) 구조를 갖지 않는 소스와 드레인 영역들을 갖는 모오스 트랜지스터를 개시하고 있다.
앞서 설명된 특허들은, SCR의 트리거 전압으로서, N+ 영역과 P형 기판(N+-to-substrate) 사이의 접합 브레이크다운 전압과 모오스 트랜지스터의 펀치-쓰루 전류(또는 전압)를 사용하고 있다. 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 접합 브레이크다운 전압이나 펀치-쓰루 전압은 적정 수준의 마진을 요구하는 전압이지 최소 변화(minimum variation)를 유지하도록 관리하는 전압이 아니다. 접합 브레이크다운 전압이나 펀치-쓰루 전압에 의해서 결정되는 SCR의 트리거 전압을 정교하게 제어하는 것은 실질적으로 불가능하다. 따라서, 보다 낮은 정교한 트리거 전압을 갖는 SCR 구조의 ESD 보호 회로가 요구되고 있다.
본 발명의 목적은 정교하게 제어되는 트리거 전압을 갖는 SCR 구조의 ESD 보호 회로를 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 ESD 보호 회로용 SCR 구조를 보여주는 단면도;
도 2는 도 1에 도시된 SCR의 등가 회로도;
도 3 내지 도 8은 도 1에 도시된 ESD 보호 회로의 변형예들;
도 9는 본 발명의 제 2 실시예에 따른 ESD 보호 회로용 SCR 구조를 보여주는 단면도;
도 10은 도 9에 도시된 SCR의 등가 회로도; 그리고
도 11 내지 도 15는 도 9에 도시된 ESD 보호 회로의 변형예들이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 200 : SCR101, 201 : P형 반도체 기판
102, 202 : N형 웰 영역103, 108, 112, 203, 208, 212 : P+ 영역
104, 105, 107, 204, 205, 207 : N+ 영역
110, 210 : 스위치 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 정전 방전 보호 회로는 제 1 도전형의반도체 기관에 형성되는 제 2 도전형의 저농도 영역을 포함한다. 제 1 도전형의 제 1 고농도 영역은 상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성된다. 제 2도전형의 제 2 고농도 영역은 상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성된다. 제 2 도전형의 제 3 고농도 영역은 상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되도록 상기 반도체 기판 내에 형성되어 있다. 제 1 도전형의 제 4 고농도 영역은 상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성된다. 제 2 도전형의 제 5 고농도 영역은 상기 제 1 고농도 영역과 상기 제 3 고농도 영역 사이에 위치하며, 상기 저농도 영역 내에 형성된다. 스위치 회로는 상기 제 1 노드에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제 5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하며, 다이오드-연결된 NMOS 트랜지스터들로 구성된다.
(작용)
이러한 장치에 의하면, ESD 보호 회로의 트리거 전압이 NMOS 트랜지스터의 문턱 전압에 의해서 결정될 수 있다.
(실시예)
본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이후 상세히 설명될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 ESD 보호 회로용 SCR 구조를 보여주는 단면도이다. 도 1을 참조하면, ESD 보호 회로(100)는 제 1 도전형(예를 들면, P형)의 반도체 기판(101)에 형성되는 제 2 도전형(예를 들면, N형)의 웰 영역(102)을포함한다. 웰 영역(102)에는 제 1 내지 제 3 불순물 영역들(103, 104, 105)이 형성되어 있다. 제 1 불순물 영역(103)은 제 1 도전형의 고농도 불순물 영역(heavily doped impurity region)이고, 제 2 및 제 3 불순물 영역들(104, 105)은 제 2 도전형의 고농도 불순물 영역이다. 제 1 불순물 영역(103)은 제 2 및 제 3 불순물 영역들(104, 105) 사이에 위치하도록 형성되어 있다. 제 1 및 제 2 불순물 영역들(103, 104)은 패드(106)에 전기적으로 연결되어 있다. 제 4 불순물 영역(107)이 웰 영역(102)과 소정 간격을 두고 반도체 기판(101)에 형성되어 있다. 제 4 불순물 영역(107)은 제 2 도전형 즉, N형의 고농도 불순물 영역이다. 제 5 불순물 영역(108)이 제 4 불순물 영역(107)의 좌측의 반도체 기판(101)에 형성되어 있다. 제 5 불순물 영역(108)은 제 1 도전형 즉, P형의 고농도 불순물 영역이다. 제 4 및 제 5 불순물 영역들(107, 108)은 접지 전압 단자(109)에 전기적으로 연결되어 있다. 제 3 불순물 영역(105)(또는 N형 웰 영역(102))과 접지 전압 단자(109) 사이에는 스위치 회로(110)가 연결되어 있다. 스위치 회로(110)는 다이오드-연결된 NMOS 트랜지스터들(M1-Mi, i는 2 또는 그보다 큰 정수)로 구성되며, 다이오드-연결된 NMOS 트랜지스터들(M1-Mi)은 제 3 불순물 영역(105)과 접지 전압 단자(109) 사이에 직렬 연결되어 있다.
도 1에 도시된 SCR의 등가 회로도를 보여주는 도 2를 참조하면, 보호 회로(100)는 패드(106)에 연결되며, PNP 트랜지스터(Q1), NPN 트랜지스터(Q2), 저항들(R1, R2), 그리고 스위치 회로(110)로 구성된다. PNP 트랜지스터(Q1)는 에미터, 베이스, 그리고 콜렉터를 갖는다. PNP 트랜지스터(Q1)의 에미터는 패드(106)와내부 집적 회로(111)에 연결되고, PNP 트랜지스터(Q1)의 베이스는 NPN 트랜지스터(Q2)의 콜렉터에 연결되며, PNP 트랜지스터(Q1)의 콜렉터는 NPN 트랜지스터(Q2)의 베이스에 연결되어 있다. 트랜지스터들(Q1, Q2)의 베이스-콜렉터 접속 노드(base-to-collector junction)(N1)는 저항(R1)을 통해 패드(106)에 연결되어 있다. 트랜지스터들(Q1, Q2)의 콜렉터-베이스 접속 노드(collector-to-base junction)(N2)는 저항(R2)을 통해 접지 전압 단자(109)에 연결되어 있다. 스위치 회로(110)가 접속 노드(N1)와 접지 전압 단자(109) 사이에 연결되며, 다이오드-연결된 NMOS 트랜지스터들(M1-Mi)로 구성된다. 스위치 회로(110)는 NMOS 트랜지스터들(M1-Mi)에 의해서 결정되는 턴-온 전압(turn-on voltage) 또는 트리거 전압(trigger voltage)을 갖는다. 즉, 스위치 회로(110)의 턴-온 전압은 NMOS 트랜지스터들(M1-Mi)의 문턱 전압들의 합과 같다. 이러한 SCR 구조의 ESD 보호 회로는, 패드와 접지 전압 단자 사이에 인가되는 전압이 NMOS 트랜지스터들(M1-Mi)의 문턱 전압들의 합에 도달할 때, 턴-온 된다.
여기서, R1은 N형 웰 영역(102)의 저항 성분을 나타내고, R2는 P형 반도체 기판(101)의 저항 성분을 나타낸다. P+ 불순물 영역(103), 웰 영역(102), 그리고 반도체 기판(101)은 PNP 트랜지스터(Q1)의 에미터, 베이스, 그리고 콜렉터에 각각 대응한다. N+ 불순물 영역(107), 반도체 기판(101), 그리고 웰 영역(102)은 NPN 트랜지스터(Q2)의 에미터, 베이스, 그리고 콜렉터에 각각 대응한다.
본 발명에 따른 보호 회로의 동작이 도 1 및 도 2을 참조하여 이하 상세히 설명될 것이다. 스위치 회로(110)를 턴-온 시킬 정도의 전압이 패드(106)와 접지전압 단자(109) 사이에 인가될 때, P+ 영역(103)과 웰 영역(102)은 순방향으로 바이어스 되고(forward biased), 그 결과 스위치 회로(110)를 통해 웰 영역(102)과 접지 전압 단자(109) 사이에 전류 경로가 형성된다. 웰 영역(102)의 저항(R1)을 통해 전압 강하가 유발되고, 그 결과 PNP 트랜지스터(Q1)의 에미터-베이스 접합이 순방향으로 바이어스 된다. 즉, PNP 트랜지스터(Q10)가 턴-온 된다. 패드(106)에 인가되는 홀들은 PNP 트랜지스터(Q10)의 콜렉터로서 반도체 기판(101)을 통해 접지 전압 단자(109)로 흘러 들어간다. 이때, 반도체 기판의 저항(R2)에 의한 전압 강하는 NPN 트랜지스터(Q2)가 턴 온되게 한다. 접지 전압 단자(109)로부터 공급되는 전자들은 NPN 트랜지스터(Q2)를 통해(또는 N+ 영역(107), 반도체 기판(101), 웰 영역(102), 그리고 N+ 영역(104)으로 이루어지는 경로를 통해) 패드(106)로 흘러 들어간다. 이러한 전자 흐름은 저항(R1)의 전압 강하를 더욱 증가시킨다. 결과적으로, 전류 흐름을 더욱 강화시키기 위한 정궤환 루프(positive-feedback loop)가 형성되어 충분한 방전이 가능케 한다.
본 발명에 따른 SCR의 동작을 트리거 시킬 수 있는 전압은 다이오드-연결된 NMOS 트랜지스터들(M1-Mi)을 턴-온 시킬 정도의 전압에 의해 결정된다. 다시 말해서, SCR의 트리거 전압은 NMOS 트랜지스터의 문턱 전압에 의해서 결정된다. 잘 알려진 바와 같이, CMOS 공정에서 문턱 전압은 엄격하게 관리하는 파라미터이다. 이점을 고려하면, 본 발명에 따른 ESD 보호 회로의 트리거 전압은 보다 정교하게 제어될 수 있다. 게다가, 스위치 회로(110)의 턴-온 전압은 직렬 연결된 NMOS 트랜지스터들의 수를 줄임으로써 충분히 낮출 수 있다. 이는 본 발명에 따른 SCR이 보다낮은 전압에서 트리거되도록 설계될 수 있음을 의미한다. 즉, 저전압 트리거(low-voltage triggering) SCR을 구현하기에 용이하다.
본 발명의 제 1 실시예에 대한 다양한 변형예들이 도 3 내지 도 8에 도시되어 있다. 도 3 내지 도 8에 있어서, 도 1 및 도 2에 도시된 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호들로 표기된다. 먼저, 도 3을 참조하면, 웰 영역(102)과 N+ 영역(107) 사이의 반도체 기판(101)에는 P형의 고농도 불순물 영역(112)이 형성되어 있다. 고농도 불순물 영역(112)과 접지 전압 단자(109) 사이에 NMOS 트랜지스터(Ma)가 연결되어 있다. NMOS 트랜지스터(Ma)의 게이트는 전원 전압(VDD)에 연결되어 있다. 도 3에 도시된 SCR 구조의 ESD 보호 회로는 고농도 불순물 영역(112)과 NMOS 트랜지스터(Ma)를 제외하고 도 1에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 도 3에 도시된 SCR 구조의 ESD 보호 회로의 등가 회로가 도 4에 도시되어 있다. 추가된 NMOS 트랜지스터(Ma)는 NPN 트랜지스터(Q2)의 게이트와 접지 전압 단자(109) 사이에(또는 저항(R2)의 양단에) 연결된다. P+ 영역(112)은, 도 5에 도시된 바와 같이, 웰 영역(102)의 우측에 (또는 N+ 영역(107)의 반대편에) 배치되도록 반도체 기판(101)에 형성될 수 있다.
이러한 회로 구성에 의하면, 패드(106)에 전원 전압(VDD) 레벨의 신호가 인가되는 정상적인 동작 모드에서 보다 안정적인 특성이 보장될 수 있다. 즉, 접지 전압 단자(109)에 연결된 N+ 영역(107)과 웰 영역(102) 사이의 반도체 기판(101)과 접지 전압 단자(109)를 NMOS 트랜지스터(Ma)로 연결하고 NMOS 트랜지스터(Ma)의 게이트에 전원 전압(VDD)을 인가함으로써 정상적인 동작 모드에서 SCR을 확실히 안정적으로 턴-오프 시킬 수 있다.
정상적인 동작 모드에서 패드(106)와 접지 전압 단자(109) 사이에 생길 수 있는 서브-쓰레솔드 전류(sub-threshold current)를 차단할 수 있는 ESD 보호 회로가 도 6에 도시되어 있다. 도 6을 참조하면, ESD 보호 회로의 스위치 회로(110)는 PMOS 트랜지스터(Mb)를 더 포함하며, PMOS 트랜지스터(Mb)의 게이트에는 전원 전압(VDD)이 공급된다. 비록 도면에는 스위치 회로(110)의 앞 부분에 연결되어 있지만, 스위치 회로의 중간 부분 또는 끝 부분에 배치될 수 있다. 도 6에 도시된 보호 회로는 도 1에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다. 도 7에는 도 6에 도시된 보호 회로의 등가 회로도가 도시되어 있다.
앞서 설명된 NMOS 트랜지스터(Ma)와 PMOS 트랜지스터(Mb)가 함께 구현된 예가 도 8에 도시되어 있다. 도 8에 도시된 보호 회로는 도 1에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다. 정상적인 동작 모드에서는 PMOS 트랜지스터(Mb)에 의해서 서브-쓰레솔드 전류가 차단됨과 동시에 NMOS 트랜지스터(Ma)에 의해서 SCR이 확실히 안정적으로 턴 오프될 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 ESD 보호 회로용 SCR 구조를 보여주는 단면도이다.
도 9를 참조하면, ESD 보호 회로(200)는 제 1 도전형(예를 들면, P형)의 반도체 기판(201)에 형성되는 제 2 도전형(예를 들면, N형)의 웰 영역(202)을 포함한다. 웰 영역(202)에는 제 1 내지 제 3 불순물 영역들(203, 204, 205)이 형성되어있다. 제 1 불순물 영역(203)은 제 1 도전형의 고농도 불순물 영역(heavily doped impurity region)이고, 제 2 및 제 3 불순물 영역들(204, 205)은 제 2 도전형의 고농도 불순물 영역이다. 특히, 제 3 불순물 영역(205)의 일부는 웰 영역(202)에 형성되어 있고, 그것의 나머지는 웰 영역(202)에 인접한 반도체 기판(201)에 형성되어 있다. 즉, 제 3 불순물 영역(205)은 웰 영역(202)과 부분적으로 중첩되도록 형성되어 있다.
제 1 불순물 영역(203)은 제 2 및 제 3 불순물 영역들(204, 205) 사이에 위치하도록 형성되어 있다. 제 1 및 제 2 불순물 영역들(203, 204)은 패드(206)에 전기적으로 연결되어 있다. 제 4 불순물 영역(207)이 웰 영역(202)과 소정 간격을 두고 반도체 기판(201)에 형성되어 있다. 제 4 불순물 영역(207)은 제 2 도전형 즉, N형의 고농도 불순물 영역이다. 제 5 불순물 영역(208)이 제 4 불순물 영역(207)의 좌측의 반도체 기판(101)에 형성되어 있다. 제 5 불순물 영역(208)은 제 1 도전형 즉, P형의 고농도 불순물 영역이다. 제 4 및 제 5 불순물 영역들(207, 208)은 접지 전압 단자(209)에 전기적으로 연결되어 있다. 제 3 불순물 영역(205)과 접지 전압 단자(209) 사이에는 스위치 회로(210)가 연결되어 있다. 스위치 회로(210)는 다이오드-연결된 NMOS 트랜지스터들(M1-Mi, i는 2 또는 그보다 큰 정수)로 구성되며, 다이오드-연결된 NMOS 트랜지스터들(M1-Mi)은 제 3 불순물 영역(205)과 접지 전압 단자(209) 사이에 직렬 연결되어 있다.
도 10은 도 9에 도시된 SCR의 등가 회로도를 보여주는 회로도이다. 도 10에 도시된 회로는 도 2에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 도 9에 도시된 SCR의 트리거 전압은 도 1에 도시된 것과 마찬가지로 스위치 회로(210)를 구성하는 NMOS 트랜지스터들(M1-Mi)의 문턱 전압들의 합이다. 즉, SCR의 트리거 전압이 정교하게 제어되는 문턱 전압에 의해서 결정된다. 그러므로, 본 발명의 제 2 실시예에 따른 ESD 보호 회로의 트리거 전압은 보다 정교하게 제어될 수 있다. 게다가, 스위치 회로(210)의 턴-온 전압은 직렬 연결된 NMOS 트랜지스터들의 수를 줄임으로써 충분히 낮출 수 있다. 이는 본 발명에 따른 SCR이 보다 낮은 전압에서 트리거되도록 설계될 수 있음을 의미한다. 즉, 저전압 트리거(low-voltage triggering) SCR을 구현하기에 용이하다.
본 발명에 따른 제 2 실시예의 다양한 변형예들이 도 11 내지 도 14에 도시되어 있다. 도 11 내지 도 14에 있어서, 도 9에 도시된 것과 동일한 구성 요소들은 동일한 참조 번호들로 표기된다. 먼저, 도 11을 참조하면, 웰 영역(202)과 N+ 영역(207) 사이의 반도체 기판(201)에는 P형의 고농도 불순물 영역(212)이 형성되어 있다. 고농도 불순물 영역(212)과 접지 전압 단자(209) 사이에 NMOS 트랜지스터(Mc)가 연결되어 있다. NMOS 트랜지스터(Mc)의 게이트는 전원 전압(VDD)에 연결되어 있다. 도 11에 도시된 SCR 구조의 ESD 보호 회로는 고농도 불순물 영역(212)과 NMOS 트랜지스터(Mc)를 제외하고 도 9에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. P+ 영역(212)은, 도 12에 도시된 바와 같이, 웰 영역(202)의 우측에 (또는 N+ 영역(207)의 반대편에) 배치되도록 반도체 기판(201)에 형성될 수 있다.
이러한 회로 구성에 의하면, 패드(206)에 전원 전압(VDD) 레벨의 신호가 인가되는 정상적인 동작 모드에서 보다 안정적인 특성이 보장될 수 있다. 즉, 접지 전압 단자(209)에 연결된 N+ 영역(207)과 웰 영역(202) 사이의 반도체 기판(201)과 접지 전압 단자(209)를 NMOS 트랜지스터(Mc)로 연결하고 NMOS 트랜지스터(Mc)의 게이트에 전원 전압(VDD)을 인가함으로써 정상적인 동작 모드에서 SCR을 확실히 안정적으로 턴-오프 시킬 수 있다.
정상적인 동작 모드에서 패드(106)와 접지 전압 단자(109) 사이에 생길 수 있는 서브-쓰레솔드 전류(sub-threshold current)를 차단할 수 있는 ESD 보호 회로가 도 13에 도시되어 있다. 도 13을 참조하면, ESD 보호 회로의 스위치 회로(210)는 PMOS 트랜지스터(Md)를 더 포함하며, PMOS 트랜지스터(Md)의 게이트에는 전원 전압(VDD)이 공급된다. 비록 도면에는 스위치 회로(210)의 시작 부분에 연결되어 있지만, 스위치 회로의 중간 부분 또는 끝 부분에 배치될 수 있다. 도 13에 도시된 보호 회로는 도 9에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다. 앞서 설명된 NMOS 트랜지스터(Mc)와 PMOS 트랜지스터(Md)가 함께 구현된 예가 도 14에 도시되어 있다. 도 14에 도시된 보호 회로는 도 9에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다. 정상적인 동작 모드에서는 PMOS 트랜지스터(Md)에 의해서 서브-쓰레솔드 전류가 차단됨과 동시에 NMOS 트랜지스터(Mc)에 의해서 SCR이 확실히 안정적으로 턴 오프될 수 있다.
ESD 모드에서 NPN 트랜지스터의 효율을 높이기 위해서는 베이스 폭(접지 전압 단자에 연결된 N+ 영역과 패드에 연결된 N형 영역 사이에 존재하는 P형 영역의폭을 의미함)을 좁히는 것이 매우 중요하다. 베이스 폭은, 도 15에 도시된 바와 같이, N+ 영역들(205, 207) 사이의 반도체 기판(201) 상에 게이트 폴리실리콘을 형성하고 게이트 폴리실리콘을 접지 전압 단자(209)에 전기적으로 연결함으로써 좁혀질 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 웰 영역과 접지 전압 단자 사이에 다이오드-연결된 NMOS 트랜지스터들을 직렬로 연결함으로써 SCR의 트리거 전압이 NMOS 트랜지스터들의 문턱 전압들의 합에 의해서 결정될 수 있다. 즉, ESD 보호 회로의 트리거 전압은 보다 정교하게 제어될 수 있다. 게다가, SCR이 보다 낮은 전압에서 트리거되도록, 스위치 회로의 턴-온 전압은 직렬 연결된 NMOS 트랜지스터들의 수를 줄임으로써 충분히 낮출 수 있다.

Claims (55)

  1. 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 회로에 있어서;
    제 1 도전형(p-type)의 반도체 기관에 형성되는 제 2 도전형(n-type)의 저농도 영역(lightly doped region)과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 1 도전형의 제 1 고농도 영역(highly doped region)과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 2도전형의 제 2 고농도 영역과;
    상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 2 도전형의 제 3 고농도 영역과;
    상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 4 고농도 영역과;
    상기 제 1 고농도 영역과 상기 제 3 고농도 영역 사이에 위치하며, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 5 고농도 영역과; 그리고,
    상기 제 1 노드에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제 5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하는 스위치 회로를 포함하는 것을 특징으로 하는 회로.
  2. 제 1 항에 있어서,
    상기 저농도 영역과 상기 제 1 내지 제 5 고농도 영역들은 반도체 제어 정류기(semiconductor controlled rectifier)를 형성하며, 상기 반도체 제어 정류기는 상기 제 1 노드에 인가되는 전압이 상기 트리거 전압에 도달할 때 턴-온되는 것을 특징으로 하는 회로.
  3. 제 1 항에 있어서,
    상기 제 1도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 회로
  4. 제 1 항에 있어서,
    상기 스위치 회로는 상기 제 2 노드와 상기 제 5 고농도 영역 사이에 직결 연결되는 복수 개의 다이오드-연결된 NMOS 트랜지스터들로 구성되는 것을 특징으로하는 회로
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 트리거 전압은 상기 NMOS 트랜지스터들의 문턱전압들의 합과 같은 것을 특징으로 하는 회로.
  6. 제 1 항에 있어서,
    상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 6 고농도 영역과;그리고,
    상기 제 2 노드와 상기 제 6 고농도 영역 사이에 형성되는 전류 통로와 전압 전압에 연결되는 게이트를 갖는 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 회로.
  7. 제 6 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역과 상기 저농도 영역 사이의 상기 반도체 기판 내에 형성되는 것을 특징으로 하는 회로.
  8. 제 6 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역의 반대편의 상기 반도체 기판 내에 배치되는 것을 특징으로 하는 회로
  9. 제 1 항에 있어서,
    상기 제 5 고농도 영역과 상기 스위치 회로 사이에 형성되는 전류 통로와, 전원 전압에 연결되는 게이트를 갖는 PMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 회로,
  10. 제 1 항에 있어서,
    상기 제 2 노드와 상기 스위치 회로 사이에 형성되는 전류 통로와, 전원 전압에 연결되는 게이트를 갖는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 회로,
  11. 제 4 항에 있어서,
    상기 다이오드-연결되는 NMOS 트랜지스터들에 의해서 형성되는 전류 경로의 중간에 배치되는 PMOS 트랜지스터를 더 포함하고, 상기 PMOS 트랜지스터의 게이트에는 전원 전압이 인가되는 것을 특징으로 하는 회로.
  12. 제 1 항에 있어서,
    상기 제 1 노드는 본딩 패드에 연결되고, 상기 제 2 노드는 접지 전압 단자에 연결되는 것을 특징으로 하는 회로,
  13. 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 회로에 있어서;
    제 1 도전형의 반도체 기판에 형성되는 제 2 도전형의 저농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 1 도전형의 제 1 고농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 2 고농도 영역과;
    상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 2도전형의 제 3 고농도 영역과;
    상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 4 고농도 영역과;
    상기 제 1 고농도 영역과 상기 제 3 고농도 영역 사이에 위치하며, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 5 고농도 영역과;
    상기 반도체 기판 내에 형성되는 제 1 도전형의 제 6 고농도 영역과;
    상기 제 2 노드와 상기 제 6 고농도 영역 사이에 형성되는 전류 통로와 전원 전압에 연결되는 게이트를 갖는 NMOS 트랜지스터와; 그리고
    상기 1 노드에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제 5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하는 스위치 회로를 포함하는 것을 특징으로 하는 회로.
  14. 제 13 항에 있어서,
    상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 회로.
  15. 제 13 항에 있어서,
    상기 스위치 회로는 상기 제 2 노드와 상기 제 5 고농도 영역 사이에 직렬 연결되는 복수개의 다이오드-연결된 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 회로
  16. 제 15 항에 있어서,
    상기 NMOS 트랜지스터들의 문턱전압들의 합은 상기 트리거 전압과 같은 것을 특징으로 하는 회로.
  17. 제 13항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역과 상기 저농도 영역 사이의 상기 반도체 기판 내에 형성되는 것을 특징으로 하는 회로,
  18. 제 13 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역의 반대편의 상기 반도체 기판 내에 배치되는 것을 특징으로 하는 회로,
  19. 제 13 항에 있어서,
    상기 제 1 노드는 본딩 패드에 연결되고, 상기 제 2 노드는 접지 전압 단자에 연결되는 것을 특징으로 하는 회로,
  20. 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 회로에 있어서,
    제 1 도전형의 반도체 기판에 형성되는 제 2 도전형의 저농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 1 도전형의 제 1 고농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 2 고농도 영역과;
    상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 2 도전형의 제 3 고농도 영역과;
    상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 4 고농도 영역과;
    상기 제 1 고농도 영역과 상기 제 3 고농도 영역사이에 위치하며, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 5 고농도 영역과:
    상기 제 노드에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제 5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하는 스위치 회로와; 그리고
    상기 제 5 고농도 영역과 상기 스위치 회로 사이에 형성되는 전류 통로와, 전원 전압에 연결되는 게이트를 갖는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  21. 제 20 항에 있어서,
    상기 스위치 회로는 상기 제 2 노드와 상기 제 5 고농도 영역 사이에 직렬 연결되는 복수 개의 다이오드-연결된 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 회로.
  22. 제 21 항에 있어서,
    상기 NMOS 트랜지스터들의 문턱 전압들의 합은 상기 트리거 전압과 같은 것을 특징으로 하는 회로.
  23. 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 회로에 있어서:
    제 1 도전형의 반도체 기판에 형성되는 제 2 도전형의 저농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 1 도전형의 제 2 고농도 영역과;
    상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 2 도전형의 제 3 고농도 영역과;
    상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 4 고농도 영역과;
    상기 제 1 고농도 영역과 상기 제 3 고농도 영역 사이에 위치하며, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 5 고농도 영역과;
    상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 6 고농도 영역과;
    상기 제 2 노드와 상기 제 6 고농도 영역 사이에 형성되는 전류 통로와 전원 전압에 연결되는 게이트를 갖는 NMOS 트랜지스터와;
    상기 제 1 노드에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제 5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하는 스위치 회로와; 그리고
    상기 제 5 고농도 상기 스위치 회로 사이에 형성되는 전류 통로와, 전원 전압에 연결되는 게이트를 갖는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 회로
  24. 제 23 항에 있어서,
    상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 회로.
  25. 제 23 항에 있어서,
    상기 스위치 회로는 상기 상기 제 2 노드와 상기 제 5 고농도 영역 사이에 직렬 연결되는 복수 개의 다이오드- 연결된 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 회로.
  26. 제 25 항에 있어서,
    상기 NMOS 트랜지스터들의 문턱전압들의 합은 상기 트리거 전압과 같은 것을 특징으로 하는 회로.
  27. 제 23 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역과 상기 저농도 영역 사이의 상기 반도체 기판 내에 형성되는 것을 특징으로 하는 회로.
  28. 제 23 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역의 반대편의 상기 반도체 기판 내에 배치되는 것을 특징으로 하는 회로
  29. 제 23 항에 있어서,
    상기 제 1 노드는 본딩 패드에 연결되고, 상기 제 2 노드는 접지 전압에 연결되는 것을 특징으로 하는 회로.
  30. 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 회로에 있어서:
    제 1 도전형의 반도체 기판에 형성되는 제 2 도전형의 저농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 2 고농도 영역과:
    상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 3 고농도 영역과;
    상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 4 고농도 영역과:
    상기 저농도 영역과 상기 반도체 기판의 접합 영역에 형성되고, 상기 제 1고농도 영역과 상기 제 3 고농도 영역 사이에 위치되는 상기 제 2 도전형의 제 5 고농도 영역과; 그리고
    상기 제 1 노드에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하는 스위치 회로를 포함하는 것을 특징으로 하는 회로
  31. 제 30항에 있어서,
    상기 저농도 영역과 상기 제 1 내지 제 5 고농도 영역들은 반도체 제어 정류기를 형성하며, 상기 반도체 제어 정류기는 상기 제 1 노드에 인가되는 전압이 상기 트리거 전압에 도달할 때 턴-온되는 것을 특징으로 하는 회로.
  32. 제 30 항에 있어서,
    상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 회로.
  33. 제 30항에 있어서,
    상기 스위치 회로는 상기 제 5 고농도 영역와 상기 제 2 노드 사이에 직렬 연결되는 복수 개의 다이오드-연결된 NMOS 트랜지스터들로 구성되는 것을 특징으로하는 회로
  34. 제 30 항 또는 제 33 항에 있어서,
    상기 트리거 전압은 상기 NMOS 트랜지스터들이 문턱전압들의 합과 같은 것을 특징으로 하는 회로.
  35. 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 회로에 있어서:
    제 1 도전형의 반도체 기판에 형성되는 제 2 도전형(n-type)의 저농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 1 도전형의 제 1 고농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 2 고농도 영역과;
    상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 2 도전형의 제 3 고농도 영역과;
    상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 1 도전 형의 제 4 고농도 영역과;
    상기 저농도 영역과 상기 반도체 기판의 접합 영역에 형성되고, 상기 제 1 고농도 영역과 상기 제 3 고농도 영역 사이에 위치되는 상기 제 2 도전형의 제 5 고농도 영역과;
    상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 6 고농도 영역과;
    상기 제 2 노드와 상기 제 6 고농도 영역 사이에 형성되는 전류 통로와 전원전압에 연결되는 게이트를 갖는 NMOS 트랜지스터와; 그리고
    상기 제 1 노드에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제 5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하는 스위치 회로를 포함하는 것을 특징으로 하는 회로.
  36. 제 35 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역과 상기 저농도 영역 사이의 상기 반도체 기판 내에 형성되는 것을 특징으로 하는 회로.
  37. 제 35 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역의 반대편의 상기 반도체 기판 내에 배치되는 것을 특징으로 하는 회로
  38. 제 35 항에 있어서,
    상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형된 것을 특징으로 하는 회로.
  39. 제 35 항에 있어서,
    상기 스위치 회로는 상기 제 2 노드와 상기 제 5 고농도 영역 사이에 직렬 연결되는 복수개의 다이오드-연결된 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 회로.
  40. 제 35 항 또는 제 39항에 있어서,
    상기 트리거 전압은 상기 NMOS 트랜지스터들의 문턱전압들의 합과 같은 것을 특징으로하는 회로.
  41. 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 회로에 있어서;
    제 1 도전형의 반도체 기판에 형성되는 제 2 도전형의 저농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 1 도전형의 제 1 고농도 영역과;
    상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 2 도전형의 제 3 고농도 영역과;
    상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 4 고농도 영역과;
    상기 저농도 영역과 상기 반도체 기판의 접합 영역에 형성되고, 상기 제 1 고농도 영역과 상기 제 3 고농도 영역 사이에 위치되는 상기 제 2 도전형의 제 5 고농도 영역과;
    상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 6 고농도 영역과;
    상기 제 2 노드와 상기 제 6 고농도 영역 사이에 형성되는 전류 통로와, 전원 전압에 연결되는 게이트를 갖는 NMOS 트랜지스터와;
    상기 제 1 노드에 인가되는 전압이 소정의 트리거 전압에 도달할 때 상기 제 5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하는 스위치 회로와; 그리고
    상기 제 5 고농도 영역과 상기 스위치 회로 사이에 형성되는 전류 통로와, 전원 전압에 연결되는 게이트를 갖는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 회로.
  42. 제 41 항에 있어서,
    상기 제 1 노드는 본딩 패드에 연결되고, 상기 제 2 노드는 접지 전압에 연결되는 것을 특징으로 하는 회로.
  43. 제 41 항에 있어서,
    상기 스위치 회로는 상기 제 2 노드와 상기 제 5 고농도 영역 사이에 직렬 연결되는 복수 개의 다이오드-연결된 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 회로.
  44. 제 43 항에 있어서,
    상기 NMOS 트랜지스터들의 문턱전압들의 합은 상기 트리거 전압과 같은 것을 특징으로 하는 회로.
  45. 제 41 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역과 상기 저농도 영역 사이의 상기 반도체 기판 내에 형성되는 특징으로 하는 회로.
  46. 제 41 항에 있어서,
    상기 제 6 고농도 영역은 상기 제 3 고농도 영역의 반대편의 상기 반도체 기판 내에 배치되는 것을 특징으로 하는 회로
  47. 제 1 노드에 연결되는 반도체 집적 회로를 보호하기 위한 회로에 있어서;
    제 1 도전형의 반도체 기판에 형성되는 제 2 도전형의 저농도 영역과;
    상기 제 1 노드에 연결된, 상기 저농도 영역 내에 형성되는 상기 제 1 도전형의 제 1 고농도 영역과;
    상기 제 1 노드에 연결되고, 상기 저농도 영역 내에 형성되는 상기 제 2 도전형의 제 2 고농도 영역과;
    상기 저농도 영역과 이격되어 있고, 제 2 노드에 전기적으로 연결되고. 상기 반도체 기판 내에 형성되는 상기 제 2 도전형의 제 3 고농도 영역과;
    상기 제 2 노드에 연결되고, 상기 반도체 기판 내에 형성되는 상기 상기 제 1 도전형의 제 4 고농도 영역과;
    상기 저농도 영역과 상기 반도체 기판의 접합 영역에 형성되고, 상기 제 1 고농도 영역과 상기 제 3 고농도 영역 사이에 위치되는 상기 제 2 도전형의 제 5 고농도 영역과;
    상기 제 3 고농도 영역의 반대편에 배치되도록 상기 반도체 기판 내에 형성되는 상기 제 1 도전형의 제 6 고농도 영역과;
    상기 제 2 노드에 전기적으로 연결되고, 상기 제 3 고농도 영역과 상기 제 5 고농도 영역 사이의 상기 반도체 기판 상에 형성되는 도전막과; 그리고
    상기 제 1 노드에 인가되는 접압이 소정의 트리거 전압에 도달할 때 상기 제 5 고농도 영역에서 상기 제 2 노드로의 전류 경로를 제공하는 스위치 회로를 포함하는 것을 특징으로 하는 회로.
  48. 제 47 항에 있어서.
    상기 스위치 회로는 상기 제 2 노드와 상기 제 5 고농도 영역 사이에 직렬 연결되는 복수개의 다이오드-연결된 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 회로
  49. 제 48 항에 있어서,
    상기 트리거 전압은 상기 NMOS 트랜지스터들의 문턱전압들이 합과 같은 것을 특징으로 하는 회로.
  50. 제 47 항에 있어서,
    상기 제 5 고농도 영역과 상기 스위치 회로 사이에 형성되는 전류 통로와, 전원 전압에 연결되는 게이트 갖는 PMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 회로.
  51. 제 47 항에 있어서,
    상기 제 2 노드와 상기 스위치 회로 사이에 형성되는 전류 통로와, 전원 전압에 연결되는 게이트를 갖는 PMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 회로.
  52. 소정의 트리거 전압을 가지며, 정전 방전으로부터 반도체 집적 회로를 보호하기 위한 보호 회로에 있어서:
    패드와;
    상기 패드에 일단이 연결된 제 1 저항과;
    상기 패드에 연결된 에미터, 상기 제 1 저항의 타단에 연결된 베이스, 그리고 콜렉터를 갖는 PNP 트랜지스터와;
    상기 PNP 트랜지스터의 베이스에 연결된 콜렉터, 상기 PNP 트랜지스터의 콜렉터에 연결된 베이스, 그리고 접지 전압 단자에 연결된 에미터를 갖는 NPN 트랜지스터와;
    상기 NPN 트랜지스터의 게이트와 상기 접지 전압 단자 사이에 연결된 제 2 저항과; 그리고
    상기 PNP 트랜지스터의 베이스와 상기 접지 전압 단자 사이에 직렬 연결된 복수의 다이오드-연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 보호 회로.
  53. 제 52 항에 있어서,
    상기 트리거 전압은 상기 NMOS 트랜지스터들의 문턱 전압들의 합에 의해서 결정되는 것을 특징으로하는 보호 회로.
  54. 제 52 항에 있어서,
    상기 NPN 트랜지스터의 베이스와 상기 접지 전압 단자 사이에 연결되는 NMOS 트랜지스터를 더 포함하고, 상기 NMOS 트랜지스터의 게이트에는 전원 전압이 인가되는 것을 특징으로 하는 보호 회로.
  55. 제 52 항에 있어서,
    상기 PNP 트랜지스터의 베이스와 상기 다이오드-연결된 NMOS 트랜지스터들의 스트링 사이에 연결된 PMOS 트랜지스터를 더 포함하고, 상기 PMOS 트랜지스터의 게이트에는 전원 전압이 인가되는 것을 특징으로 하는 보호 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812604B1 (ko) * 2004-10-30 2008-03-13 주식회사 하이닉스반도체 반도체 장치의 정전기 보호회로
US7777999B2 (en) 2007-01-23 2010-08-17 Samsung Electronics Co., Ltd. Electrostatic discharge (ESD) protection device
US8018001B2 (en) 2008-04-08 2011-09-13 Semiconductor Components Industries, Llc Semiconductor device

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589944B2 (en) * 2001-03-16 2009-09-15 Sofics Bvba Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
JP4290468B2 (ja) * 2002-05-24 2009-07-08 Ｎｅｃエレクトロニクス株式会社 静電気放電保護素子
DE10255130B4 (de) * 2002-11-26 2007-03-22 Infineon Technologies Ag Schaltungsanordnung zum Schutz integrierter Schaltungen vor elektrostatischen Entladungen mit parallelem Strompfad
JP3753692B2 (ja) * 2002-12-20 2006-03-08 ローム株式会社 オープンドレイン用ｍｏｓｆｅｔ及びこれを用いた半導体集積回路装置
US20050212051A1 (en) * 2003-04-16 2005-09-29 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
JP2005093497A (ja) 2003-09-12 2005-04-07 Toshiba Corp 保護回路を有する半導体装置
JP2005109086A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体装置
US7245466B2 (en) 2003-10-21 2007-07-17 Texas Instruments Incorporated Pumped SCR for ESD protection
US20050083618A1 (en) * 2003-10-21 2005-04-21 Steinhoff Robert M. ESD protection for integrated circuits
US7285458B2 (en) * 2004-02-11 2007-10-23 Chartered Semiconductor Manufacturing Ltd. Method for forming an ESD protection circuit
US20050179088A1 (en) * 2004-02-17 2005-08-18 Infineon Technologies Ag ESD protective apparatus for a semiconductor circuit having an ESD protective circuit which makes contact with a substrate or guard ring contact
JP3825785B2 (ja) 2004-03-25 2006-09-27 株式会社東芝 半導体装置
JP4515822B2 (ja) * 2004-05-25 2010-08-04 株式会社東芝 静電保護回路及びこれを用いた半導体集積回路装置
KR100638456B1 (ko) * 2004-12-30 2006-10-24 매그나칩 반도체 유한회사 이에스디 보호회로 및 그 제조방법
KR100612945B1 (ko) 2005-03-31 2006-08-14 주식회사 하이닉스반도체 정전방전 보호회로
KR20060116545A (ko) * 2005-05-10 2006-11-15 삼성전자주식회사 정전기 방전 보호 장치
JP2008130994A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 静電保護回路
US8737027B1 (en) 2007-07-27 2014-05-27 Cypress Semiconductor Corporation ESD protection device with charge collections regions
US7978448B2 (en) * 2007-08-20 2011-07-12 Microchip Technology Incorporated Hybrid circuit for circuit protection and switching
US8278684B1 (en) * 2007-12-12 2012-10-02 Cypress Semiconductor Corporation Voltage protection device
US8027131B2 (en) * 2008-06-30 2011-09-27 Infineon Technologies Ag Method and circuit arrangement for protection against electrostatic discharges
TWI415377B (zh) * 2009-04-28 2013-11-11 Amtek Semiconductor Co Ltd 馬達驅動之控制晶片及其中esd電路結構與電腦裝置
US8253171B1 (en) * 2009-08-27 2012-08-28 Lockheed Martin Corporation Two terminal nanotube switch, memory array incorporating the same and method of making
US8373956B2 (en) * 2010-11-11 2013-02-12 International Business Machines Corporation Low leakage electrostatic discharge protection circuit
TWI449151B (zh) 2011-10-05 2014-08-11 Faraday Tech Corp 靜電放電保護裝置
US9058991B2 (en) * 2012-06-28 2015-06-16 Infineon Technologies Ag Diode string
US9236733B2 (en) * 2013-07-26 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Electrostatic discharge protection
US9287257B2 (en) 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
US10446923B2 (en) * 2015-12-30 2019-10-15 Huawei Technologies Co., Ltd. Antenna array with reduced mutual coupling effect
CN105703746B (zh) * 2016-04-20 2018-06-08 红河学院 一种超高速模拟单向可控硅及其制作方法
CN111599806B (zh) * 2020-05-18 2022-06-21 深圳市晶扬电子有限公司 用于esd保护的低功耗双向scr器件和静电防护电路
US11302689B1 (en) 2021-01-13 2022-04-12 Hong Kong Applied Science and Technology Research Institute Company Limited Transistor-injected silicon-controlled rectifier (SCR) with perpendicular trigger and discharge paths

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5465189A (en) * 1990-03-05 1995-11-07 Texas Instruments Incorporated Low voltage triggering semiconductor controlled rectifiers
US5218222A (en) * 1992-09-16 1993-06-08 Micron Semiconductor, Inc. Output ESD protection circuit
US5455436A (en) * 1994-05-19 1995-10-03 Industrial Technology Research Institute Protection circuit against electrostatic discharge using SCR structure
EP0803955A3 (en) * 1996-04-25 1998-05-20 Texas Instruments Incorporated An electrostatic discharge protection circuit
US5872379A (en) * 1997-07-10 1999-02-16 Taiwan Semiconductor Manufacturing Co. Ltd. Low voltage turn-on SCR for ESD protection
US6476422B1 (en) * 2000-01-06 2002-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Electrostatic discharge protection circuit with silicon controlled rectifier characteristics

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812604B1 (ko) * 2004-10-30 2008-03-13 주식회사 하이닉스반도체 반도체 장치의 정전기 보호회로
US7777999B2 (en) 2007-01-23 2010-08-17 Samsung Electronics Co., Ltd. Electrostatic discharge (ESD) protection device
US8018001B2 (en) 2008-04-08 2011-09-13 Semiconductor Components Industries, Llc Semiconductor device

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