CN111599806B - 用于esd保护的低功耗双向scr器件和静电防护电路 - Google Patents
用于esd保护的低功耗双向scr器件和静电防护电路 Download PDFInfo
- Publication number
- CN111599806B CN111599806B CN202010422170.4A CN202010422170A CN111599806B CN 111599806 B CN111599806 B CN 111599806B CN 202010422170 A CN202010422170 A CN 202010422170A CN 111599806 B CN111599806 B CN 111599806B
- Authority
- CN
- China
- Prior art keywords
- heavily doped
- scr device
- doped active
- active region
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 34
- 239000002184 metal Substances 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 30
- 238000002955 isolation Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000003068 static effect Effects 0.000 abstract description 9
- 230000000903 blocking effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 description 2
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 2
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 2
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 2
- 101150092599 Padi2 gene Proteins 0.000 description 2
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 2
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开一种用于ESD保护的低功耗双向SCR器件和静电防护电路，用于ESD保护的低功耗双向SCR器件包括：第一SCR器件，具有阳极、第一电极、门极以及阴极；以及第二SCR器件，具有阳极、第二电极、门极以及阴极；其中，第一SCR器件的阳极与第二SCR器件的阴极电连接；第一SCR器件的阴极与第二SCR器件的阳极电连接；第一SCR器件的第一电极与第二SCR器件的门极电连接；第一SCR器件的门极与第二SCR器件的第二电极电连接；第一电极与第二电极极性相同，且第一电极或第二电极与门极极性相反。本发明旨在一种漏电流小、静态功耗低的用于ESD保护的低功耗双向SCR器件。
Description
技术领域
本发明涉及静电防护技术领域，特别涉及一种用于ESD保护的低功耗双向SCR器件和静电防护电路。
背景技术
随着集成电路工艺的不断发展，静电放电(Electro-Static Discharge，简称ESD)事件带来的芯片损伤愈发严重，严重制约了半导体产品的可靠性。因此，为芯片提供有效的片上(on chip)ESD防护设计是十分必要的。并且，整体来说，制造工艺越先进，ESD防护工程的难度就越大。
在众多可供选择的ESD防护器件中，SCR(Silicon-Controlled-Rectifier，可控硅整流器)具有非常高的面积效率得到广泛应用。但在低压领域广泛使用的“二极管串辅助触发SCR(DTSCR,diode-triggered SCR)”和“直连型SCR(DCSCR,directly-connected SCR)”中，由于均引入了二极管串做辅助触发通路，存在漏电流大的问题，大幅增加芯片的静态功耗，为半导体产品造成不必要的能量消耗，这对便携式产品的影响尤其严重。
发明内容
本发明的主要目的是提出一种漏电流小、静态功耗低的用于ESD保护的低功耗双向SCR器件和静电防护电路。
为实现上述目的，本发明提出的用于ESD保护的低功耗双向SCR器件，其包括：
第一SCR器件，具有阳极、第一电极、门极以及阴极；以及
第二SCR器件，具有阳极、第二电极、门极以及阴极；
其中，所述第一SCR器件的阳极与所述第二SCR器件的阴极电连接；所述第一SCR器件的阴极与所述第二SCR器件的阳极电连接；第一SCR器件的第一电极与所述第二SCR器件的门极电连接；第一SCR器件的门极与所述第二SCR器件的第二电极电连接；所述第一电极与所述第二电极极性相同，且所述第一电极或所述第二电极与所述门极极性相反。
在一些实施例至中，用于ESD保护的低功耗双向SCR器件还包括：
衬底，两个深埋层，第一金属互联线，第三金属互联线，第二金属互联线以及第四金属互联线；
两个深埋层，形成于所述衬底之上，且两个深埋层相互隔离设置；每个所述深埋层均设有第一掺杂类型深阱和第二掺杂类型深阱；
第一SCR器件，形成于一个所述深埋层，包括设于所在深埋层的第一掺杂类型深阱的第一重掺杂有源区和第二重掺杂有源区，设于第二掺杂类型深阱的第三重掺杂有源区和第四重掺杂有源区；所述第一重掺杂有源区与所述第一SCR器件的阳极连接，第二重掺杂有源区与所述第一SCR器件的第一电极连接，第三重掺杂有源区与所述第一SCR器件的门极连接，第四重掺杂有源区与所述第一SCR器件的阴极连接；
第二SCR器件，形成于另一个所述深埋层，包括设于所在深埋层的第一掺杂类型深阱的第五重掺杂有源区和第六重掺杂有源区，设于所在深埋层的第二掺杂类型深阱的第七重掺杂有源区和第八重掺杂有源区；所述第八重掺杂有源区与所述第二SCR器件的阴极连接，第七重掺杂有源区与所述第二SCR器件的门极连接，第六重掺杂有源区与所述第二SCR器件的第二电极连接，第五重掺杂有源区与所述第二SCR器件的阳极连接；
第一金属互联线，连接于所述第一SCR器件的第一重掺杂有源区与所述第二SCR器件的第八重掺杂有源区之间；
第二金属互联线，连接于所述第一SCR器件的第四重掺杂有源区与所述第二SCR器件的第五重掺杂有源区之间；
第三金属互联线，连接于所述第一SCR器件的第二重掺杂有源区与所述第二SCR器件的第七重掺杂有源区之间；
第四金属互联线，连接于所述第一SCR器件的第三重掺杂有源区与所述第二SCR器件的第六重掺杂有源区之间。
在一些实施例中，第一掺杂类型深阱为N阱，第二掺杂类型深阱为P阱；
所述第一SCR器件的第一重掺杂有源区为P+型掺杂区，第二重掺杂有源区为N+型掺杂区，第三重掺杂有源区为P+型掺杂区，第四重掺杂有源区为N+型掺杂区；
所述第二SCR器件的第五重掺杂有源区为P+型掺杂区，第六重掺杂有源区为N+型掺杂区，第七重掺杂有源区为P+型掺杂区，第八重掺杂有源区为N+型掺杂区。
在一些实施例中，所述衬底为P型衬底，两个所述深埋层均设置为深N阱。
在一些实施例中，所述衬底为N型衬底，两个所述深埋层均设置为深P阱。
在一些实施例中，两个所述深埋层沿第一方向排列，所述第一SCR器件中的第一重掺杂有源区、第二重掺杂有源区、第三重掺杂有源区和第四重掺杂有源区沿所述第一方向依次排列，所述第二SCR器件中的第八重掺杂有源区、第七重掺杂有源区、第六重掺杂有源区和第五重掺杂有源区沿所述第一方向依次排列。(N120和N130的左右位置)
在一些实施例中，两个所述深埋层沿着与第一方向相互垂直的第二方向排列，所述第一SCR器件中的第一重掺杂有源区、第二重掺杂有源区、第三重掺杂有源区和第四重掺杂有源区沿所述第一方向依次排列，所述第二SCR器件中的第八重掺杂有源区、第七重掺杂有源区、第六重掺杂有源区和第五重掺杂有源区沿所述第一方向依次排列。
在一些实施例中，每一所述深埋层包括沿第三方向设置的底埋层，以及在底埋层背离所述衬底沿与所述第三方向垂直的第四方向延伸的延伸层，所述底埋层与所述第一SCR器件或所述第二SCR器件的底部电性连接，所述延伸层与所述第一SCR器件或所述第二SCR器件的侧壁电性连接。
在一些实施例中，每一所述深埋层包括电学隔离层以及与第三方向设置的底埋层，所述底埋层与所述第一SCR器件或所述第二SCR器件的底部接触，所述电学隔离层与所述第一SCR器件或所述第二SCR器件的极性相反的侧壁电性连接，用于将所述第一SCR器件或所述第二SCR器件与所述衬底电学隔离。
在一些实施例中，两个所述深埋层沿所述第一方向排列，所述第一SCR器件中的第一重掺杂有源区和第二重掺杂有源区沿所述第二方向排成第一列、第三重掺杂有源区和第四重掺杂有源区沿所述第二方向排成第二列；
所述第二SCR器件中的第七重掺杂有源区和第八重掺杂有源区沿着所述第二方向排成第三列，第五重掺杂有源区和第六重掺杂有源区沿着所述第二方向排成第四列。
在一些实施例中，所述第二重掺杂有源区包括两个沿所述第二方向排列的第二子重掺杂有源区，所述第一重掺杂有源区设于两个所述第二子重掺杂有源区之间，所述第三重掺杂有源区包括两个沿所述第二方向排列的第三子重掺杂有源区，所述第四重掺杂有源区设于两个所述第三子重掺杂有源区之间；
所述第七重掺杂有源区包括两个沿所述第二方向排列的第七子重掺杂有源区，所述第八重掺杂有源区设于两个所述第七子重掺杂有源区之间，所述第六重掺杂有源区包括两个沿所述第二方向排列的第六子重掺杂有源区，所述第五重掺杂有源区设于两个所述第六子重掺杂有源区之间。
本发明还提出一种静电防护电路，包括前述的用于ESD保护的低功耗双向SCR器件，前述用于ESD保护的低功耗双向SCR器件连接在芯片的I/O端口和地之间，或芯片的I/O端口和电源端之间，或电源端和地之间。
本发明的技术方案通过将第一SCR器件的第一电极与所述第二SCR器件的门极电连接；第一SCR器件的门极与所述第二SCR器件的第二电极电连接，使得从第一SCR器件的阳极到第一SCR器件的阴极之间的正向辅助触发路径包含的二极管数量增多，以及从第二SCR器件的阳极到第二SCR器件的阴极之间的反向辅助触发路径包含的二极管数量增多，从而使得器件的直流阻塞能力得到增强，从而可以获得更低的漏电流和更低的静态功耗，从而获得更好的静电防护效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明用于ESD保护的低功耗双向SCR器件一实施例的俯视示意图；
图2为图1的等效电路图；
图3为图1中A-A’线的剖视示意图；
图4为本发明用于ESD保护的低功耗双向SCR器件另一实施例的剖视示意图；
图5为传统的静电防护器件的结构示意图；
图6为图5的等效电路图；
图7为本发明用于ESD保护的低功耗双向SCR器件另一实施例的俯视示意图；
图8为本发明用于ESD保护的低功耗双向SCR器件又一实施例的俯视示意图；
图9为本发明用于ESD保护的低功耗双向SCR器件再一实施例的结构示意图；
图10为本发明用于ESD保护的低功耗双向SCR器件再一实施例的结构示意图。
附图标号说明：
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
在本发明中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本文中，“第一方向”指的是处于俯视视角时的的横向方向，“第二方向”指的是处于俯视视角时的的纵向方向。“第三方向”指的是剖面图中的水平方向，“第四方向”指的是剖面图中的竖直方向。
请参照图1，本发明提出一种用于ESD保护的低功耗双向SCR器件200，其特征在于，其包括：
第一SCR器件280，具有阳极、第一电极、门极以及阴极；以及
第二SCR器件290，具有阳极、第二电极、门极以及阴极；
其中，所述第一SCR器件的阳极与所述第二SCR器件的阴极电连接；所述第一SCR器件的阴极与所述第二SCR器件的阳极电连接；第一SCR器件的第一电极与所述第二SCR器件的门极电连接；第一SCR器件的门极与所述第二SCR器件的第二电极电连接；所述第一电极与所述第二电极极性相同，且所述第一电极或所述第二电极与所述门极极性相反。
通过将第一SCR器件的第一电极与所述第二SCR器件的门极电连接；第一SCR器件的门极与所述第二SCR器件的第二电极电连接，使得从第一SCR器件的阳极到第一SCR器件的阴极之间的正向辅助触发路径包含的二极管数量增多，以及从第二SCR器件的阳极到第二SCR器件的阴极之间的反向辅助触发路径包含的二极管数量增多，从而使得器件的直流阻塞能力得到增强，从而可以获得更低的漏电流和更低的静态功耗，从而获得更好的静电防护效果。
具体地，在一些实施例中，用于ESD保护的低功耗双向SCR器件200还包括：
衬底210，两个深埋层220，第一金属互联线201，第三金属互联线203，第二金属互联线202以及第四金属互联线204；
两个深埋层220，形成于所述衬底210之上，且两个深埋层220相互隔离设置；每个所述深埋层220均设有第一掺杂类型深阱和第二掺杂类型深阱；
第一SCR器件280，形成于一个所述深埋层220，包括设于所在深埋层的第一掺杂类型深阱的第一重掺杂有源区241和第二重掺杂有源区242，设于第二掺杂类型深阱的第三重掺杂有源区251和第四重掺杂有源区252；所述第一重掺杂有源区241与所述第一SCR器件280的阳极连接，第二重掺杂有源区242与所述第一SCR器件280的第一电极连接，第三重掺杂有源区251与所述第一SCR器件280的门极连接，第四重掺杂有源区252与所述第一SCR器件280的阴极连接。
第二SCR器件290，形成于另一个所述深埋层220，包括设于所在深埋层220的第一掺杂类型深阱的第五重掺杂有源区271和第六重掺杂有源区272，设于所在深埋层220的第二掺杂类型深阱的第七重掺杂有源区261和第八重掺杂有源区262；所述第八重掺杂有源区262与所述第二SCR器件290的阴极连接，第七重掺杂有源区261与所述第二SCR器件290的门极连接，第六重掺杂有源区272与所述第二SCR器件290的第二电极连接，第五重掺杂有源区271与所述第二SCR器件290的阳极连接。
第一金属互联线201，连接于所述第一SCR器件280的第一重掺杂有源区241与所述第二SCR器件290的第八重掺杂有源区262之间。
第二金属互联线202，连接于所述第一SCR器件280的第四重掺杂有源区252与所述第二SCR器件290的第五重掺杂有源区271之间。
第三金属互联线203，连接于所述第一SCR器件280的第二重掺杂有源区242与所述第二SCR器件290的第七重掺杂有源区261之间。
第四金属互联线204，连接于所述第一SCR器件280的第三重掺杂有源区251与所述第二SCR器件290的第六重掺杂有源区272之间。
所述第一掺杂类型深阱包括第一N阱区240和第二N阱区270。所述第二掺杂类型深阱包括第一P阱区250和第二P阱区260。所述第一N阱区240和所述第一P阱区250沿所述第一方向排列,所述第二P阱区260和所述第二N阱区270沿所述第一方向排列。
在一些实施例中，第一掺杂类型深阱为N阱，第二掺杂类型深阱为P阱；
所述第一SCR器件280的第一重掺杂有源区241为P+型掺杂区，第二重掺杂有源区242为N+型掺杂区，第三重掺杂有源区251为P+型掺杂区，第四重掺杂有源区252为N+型掺杂区；
所述第二SCR器件290的第五重掺杂有源区271为P+型掺杂区，第六重掺杂有源区272为N+型掺杂区，第七重掺杂有源区261为P+型掺杂区，第八重掺杂有源区262为N+型掺杂区。
在一些实施例中，所述衬底210为P型衬底，两个所述深埋层均设置为深N阱。
在一些实施例中，两个深埋层220沿第一方向(即横向)排列，所述第一SCR器件280中的第一重掺杂有源区241、第二重掺杂有源区242、第三重掺杂有源区251和第四重掺杂有源区252沿所述第一方向依次排列，所述第二SCR器件290中的第八重掺杂有源区262、第七重掺杂有源区261、第六重掺杂有源区272和第五重掺杂有源区271沿所述第一方向依次排列。
请参照图5和图6，在传统静电防护器件100中，正向的辅助触发通路(从PAD1到PAD2)由线101，P+141，N140，N+142，线103，P+151，P150，N+152，线102构成，可以看出正向的辅助触发通路为一个二极管串，所包含的二极管个数为2，即一个P+/N-WELL二极管(P+141和N140组成的二极管)和一个N+/P-WELL二极管(N+152和P150组成的二极管)；反向的辅助触发通路(从PAD2到PAD1)由线102，P+171，N170，N+172，线104，P+161，P160，N+162，线101构成，可以看出反向的辅助触发通路同样为一个二极管串，所包含的二极管个数为2，即一个P+/N-WELL二极管(P+171和N170组成的二极管)和一个N+/P-WELL二极管(N+162和P160组成的二极管)。此外，上述两条辅助触发路径分别位于两个SCR器件的内部，因而相互之间是独立的。
请参照图1，在一个实施例中，从而正向的辅助触发通路(从第一金属互联线201到第二金属互联线202)由第一金属互联线201，第一重掺杂有源区241，第一N阱区240，第二重掺杂有源区242，第三金属互联线203，第七重掺杂有源区261，第二P阱区260，第二N阱区270，第六重掺杂有源区272，第四金属互联线204，第三重掺杂有源区251，第一P阱区250，第四重掺杂有源区252，第二金属互联线202构成，此时的正向的辅助触发通路构成一个二极管串，所包含的二极管个数为3，即一个P+/N-WELL二极管(第一重掺杂有源区241和第一N阱区240组成的二极管)，一个N+/P-WELL二极管(第四重掺杂有源区252和第一P阱区250组成的二极管)，以及一个P-WELL/N-WELL二极管(第二P阱区260和第二N阱区270组成的二极管)；反向的辅助触发通路(从第二金属互联线202到第一金属互联线201)由第二金属互联线202，第五重掺杂有源区271，第二N阱区270，第六重掺杂有源区272，第四金属互联线204，第三重掺杂有源区251，第一P阱区250，第一N阱区240，第二重掺杂有源区242，第三金属互联线203，第七重掺杂有源区261，第二P阱区260，第八重掺杂有源区262，第一金属互联线201构成，同样为一个二极管串，所包含的二极管个数为3，即一个P+/N-WELL二极管(第五重掺杂有源区271和第二N阱区270组成的二极管)，一个N+/P-WELL二极管(第八重掺杂有源区262和第二P阱区260组成的二极管)以及一个P-WELL/N-WELL二极管(第一P阱区250和第一N阱区240组成的二极管)。可以看出，相比传统的静电防护器件100中的两条辅助触发路径，本申请的正向辅助触发通路和反向辅助触发通路均多包含一个P-WELL/N-WELL二极管，使得本实施例器件的直流阻塞能力得到增强，从而可以获得更低的漏电流和静态功耗，从而获得更好的静电防护效果。
可以理解的是，在其他实施例中，所述衬底210也可设置为N型衬底，两个所述深埋层均设置为深P阱。有利于将所述第一SCR器件280的第一N阱区240和所述第二SCR器件290的第二N阱区270与N型衬底电学隔离。
请参照图3，在一些实施例中，每一所述深埋层220包括沿第三方向(即水平方向)平行设置的底埋层221，以及在底埋层221背离所述衬底210沿与所述第三方向垂直的第四方向(即竖直方向)延伸的延伸层222。所述底埋层221与所述第一N阱区240和所述第一P阱区250电性连接，或者所述底埋层221与所述第二P阱区260和所述第二N阱区270电性连接。所述延伸层222与所述第一N阱区240和所述第一P阱区250电性连接，或与所述第二P阱区260和所述第二N阱区270电性连接。如此设置，可使得所述第一P阱区250和所述第二P阱区260被所述深埋层220“包裹”，从而使得所述第一P阱区250和所述第二P阱区260分别与所述衬底210实现电学隔离。
请参照图4，在其他实施例中，每一所述深埋层220包括电学隔离层223以及与所述第三方向平行设置的底埋层221，所述底埋层221与所述第一N阱区240和所述第一P阱区250的底部电性连接，或者所述底埋层221与所述第二P阱区260和所述第二N阱区270的底部电性连接。所述电学隔离层223为N阱，所述电学隔离层223与所述第一P阱区250电性连接，或所述电学隔离层223与所述第二P阱区260电性连接，所述电学隔离层223用于将所述第一P阱区250和所述第二P阱区260分别与所述衬底210电学隔离。
需要说的是，当所述衬底210设置为N型衬底，两个深埋层220均设置为深P阱时，所述电学隔离层为P阱。此时所述电学隔离层223与所述第一N阱区240电性连接，或所述电学隔离层223与所述第二N阱区270电性连接，所述电学隔离层223用于将所述第一N阱区240和所述第二N阱区270分别与所述衬底210电学隔离。
请参照图7，在其他的实施例中，所述第一SCR器件280和第二SCR器件290器件的有源区还可按如下方式排列。例如：两个深埋层220沿第一方向(即横向)排列，所述第一SCR器件280中的第一重掺杂有源区241、第二重掺杂有源区242、第三重掺杂有源区251和第四重掺杂有源区252沿所述第一方向依次排列，所述第二SCR器件290中的第五重掺杂有源区271、第六重掺杂有源区272、第七重掺杂有源区261和第八重掺杂有源区262沿所述第一方向依次排列。所述第一N阱区240和所述第一P阱区250沿所述第一方向排列,所述第二P阱区260和所述第二N阱区270沿所述第一方向排列。同样的，此时也能在正向辅助触发通路(从第一金属互联线201到第二金属互联线202)和反向辅助触发通路(从第二金属互联线202到第一金属互联线201)中得到三个二极管，本申请的正向辅助触发通路和反向辅助触发通路均多包含一个P-WELL/N-WELL二极管，使得本实施例器件的直流阻塞能力得到增强，从而可以获得更低的漏电流和静态功耗，从而获得更好的静电防护效果。
请参照图8，两个深埋层也不限于沿第一方向排列的方式。在一些实施例中，两个深埋层220沿着与第一方向(即横向)相互垂直的第二方向(即纵向)排列，所述第一SCR器件280中的第一重掺杂有源区241、第二重掺杂有源区242、第三重掺杂有源区251和第四重掺杂有源区252沿所述第一方向依次排列，所述第二SCR器件290中的第八重掺杂有源区262、第七重掺杂有源区261、第六重掺杂有源区272和第五重掺杂有源区271沿所述第一方向依次排列。所述第一N阱区240和所述第一P阱区250沿所述第一方向排列,所述第二SCR器件290的第二P阱区260和第二N阱区270沿所述第一方向排列。同样的，此时也能在正向辅助触发通路(从第一金属互联线201到第二金属互联线202)或反向辅助触发通路(从第二金属互联线202到第一金属互联线201)中得到三个二极管，本申请的正向辅助触发通路和反向辅助触发通路均多包含一个P-WELL/N-WELL二极管，使得本实施例器件的直流阻塞能力得到增强，从而可以获得更低的漏电流和静态功耗，从而获得更好的静电防护效果。
可以理解的是，当两个深埋层220沿着与第一方向(即横向)相互垂直的第二方向(即纵向)排列，所述第一SCR器件280和第二SCR器件290器件的有源区也可如图7的排列方式。
请参照图9，在一些实施例中，所述第一SCR器件280和第二SCR器件290器件的有源区不限于上述沿第一方向排列的方式。例如，所述第一SCR器件280中的第一重掺杂有源区241和第二重掺杂有源区242沿所述第二方向(即纵向)排成第一列、第三重掺杂有源区251和第四重掺杂有源区252沿所述第二方向(即纵向)排成第二列；
所述第二SCR器件290中的第八重掺杂有源区262和第七重掺杂有源区261沿着所述第二方向(即纵向)排成第三列，第六重掺杂有源区272和第五重掺杂有源区271沿着所述第二方向排成第四列。同样地，此时也能在正向辅助触发通路(即从第一金属互联线201到第二金属互联线202)和反向辅助触发通路(即从第二金属互联线202到第一金属互联线201)中得到三个二极管，本申请的正向辅助触发通路和反向辅助触发通路均多包含一个P-WELL/N-WELL二极管，使得本实施例器件的直流阻塞能力得到增强，从而可以获得更低的漏电流和静态功耗，从而获得更好的静电防护效果。
请参照图10，更进一步地，在一些实施例中，所述第二重掺杂有源区242包括两个沿所述第二方向排列的第二子重掺杂有源区242’，所述第一重掺杂有源区241设于两个所述第二子重掺杂有源区242’之间，此时所述第二子重掺杂有源区242’、所述第一重掺杂有源区241和所述第二子重掺杂有源区242’沿所述第二方向排成一列。
所述第三重掺杂有源区251包括两个沿所述第二方向排列的第三子重掺杂有源区251’，所述第四重掺杂有源区252设于两个所述第三子重掺杂有源区251’之间；此时所述第三子重掺杂有源区251’、所述第四重掺杂有源区252和所述第三子重掺杂有源区251’沿所述第二方向排成一列。
所述第七重掺杂有源区261包括两个沿所述第二方向排列的第七子重掺杂有源区261’，所述第八重掺杂有源区262设于两个所述第七子重掺杂有源区261’之间，此时所述第七子重掺杂有源区261’、所述第八重掺杂有源区262和所述第七子重掺杂有源区261’沿所述第二方向排成一列。
所述第六重掺杂有源区272包括两个沿所述第二方向排列的第六子重掺杂有源区272’，所述第五重掺杂有源区271设于两个所述第六子重掺杂有源区272’之间。此时所述第六子重掺杂有源区272’、所述第五重掺杂有源区271和所述第六子重掺杂有源区272’沿所述第二方向排成一列。
此时，也能在正向辅助触发通路(即从第一金属互联线201到第二金属互联线202)和反向辅助触发通路(即从第二金属互联线202到第一金属互联线201)中得到三个二极管，本申请的正向辅助触发通路和反向辅助触发通路均多包含一个P-WELL/N-WELL二极管，使得本实施例器件的直流阻塞能力得到增强，从而可以获得更低的漏电流和静态功耗，从而获得更好的静电防护效果。
本发明还提出一种静电防护电路(未图示)，包括前述的用于ESD保护的低功耗双向SCR器件200，前述用于ESD保护的低功耗双向SCR器件200连接在芯片的I/O端口和地之间，或芯片的I/O端口和电源端之间，或电源端和地之间。
所述用于ESD保护的低功耗双向SCR器件200的具体结构参照上述实施例，由于静电防护电路采用了上述所述用于ESD保护的低功耗双向SCR器件200所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (12)
1.一种用于ESD保护的低功耗双向SCR器件，其特征在于，其包括：
第一SCR器件，具有阳极、第一电极、门极以及阴极；以及
第二SCR器件，具有阳极、第二电极、门极以及阴极；
其中，所述第一SCR器件的阳极与所述第二SCR器件的阴极电连接；所述第一SCR器件的阴极与所述第二SCR器件的阳极电连接；第一SCR器件的第一电极与所述第二SCR器件的门极电连接；第一SCR器件的门极与所述第二SCR器件的第二电极电连接；所述第一电极与所述第二电极极性相同，且所述第一电极或所述第二电极与所述门极极性相反。
2.如权利要求1所述的用于ESD保护的低功耗双向SCR器件，其特征在于，还包括：
衬底，两个深埋层，第一金属互联线，第三金属互联线，第二金属互联线以及第四金属互联线；
两个深埋层，形成于所述衬底之上，且两个深埋层相互隔离设置；每个所述深埋层均设有第一掺杂类型深阱和第二掺杂类型深阱；
第一SCR器件，形成于一个所述深埋层，包括设于所在深埋层的第一掺杂类型深阱的第一重掺杂有源区和第二重掺杂有源区，设于第二掺杂类型深阱的第三重掺杂有源区和第四重掺杂有源区；所述第一重掺杂有源区与所述第一SCR器件的阳极连接，第二重掺杂有源区与所述第一SCR器件的第一电极连接，第三重掺杂有源区与所述第一SCR器件的门极连接，第四重掺杂有源区与所述第一SCR器件的阴极连接；
第二SCR器件，形成于另一个所述深埋层，包括设于所在深埋层的第一掺杂类型深阱的第五重掺杂有源区和第六重掺杂有源区，设于所在深埋层的第二掺杂类型深阱的第七重掺杂有源区和第八重掺杂有源区；所述第八重掺杂有源区与所述第二SCR器件的阴极连接，第七重掺杂有源区与所述第二SCR器件的门极连接，第六重掺杂有源区与所述第二SCR器件的第二电极连接，第五重掺杂有源区与所述第二SCR器件的阳极连接；
第一金属互联线，连接于所述第一SCR器件的第一重掺杂有源区与所述第二SCR器件的第八重掺杂有源区之间；
第二金属互联线，连接于所述第一SCR器件的第四重掺杂有源区与所述第二SCR器件的第五重掺杂有源区之间；
第三金属互联线，连接于所述第一SCR器件的第二重掺杂有源区与所述第二SCR器件的第七重掺杂有源区之间；
第四金属互联线，连接于所述第一SCR器件的第三重掺杂有源区与所述第二SCR器件的第六重掺杂有源区之间。
3.如权利要求2所述的用于ESD保护的低功耗双向SCR器件，其特征在于，
第一掺杂类型深阱为N阱，第二掺杂类型深阱为P阱；
所述第一SCR器件的第一重掺杂有源区为P+型掺杂区，第二重掺杂有源区为N+型掺杂区，第三重掺杂有源区为P+型掺杂区，第四重掺杂有源区为N+型掺杂区；
所述第二SCR器件的第五重掺杂有源区为P+型掺杂区，第六重掺杂有源区为N+型掺杂区，第七重掺杂有源区为P+型掺杂区，第八重掺杂有源区为N+型掺杂区。
4.如权利要求2所述的用于ESD保护的低功耗双向SCR器件，其特征在于，所述衬底为P型衬底，两个所述深埋层均设置为深N阱。
5.如权利要求2所述的用于ESD保护的低功耗双向SCR器件，其特征在于，所述衬底为N型衬底，两个所述深埋层均设置为深P阱。
6.如权利要求4或5所述的用于ESD保护的低功耗双向SCR器件，其特征在于，两个所述深埋层沿第一方向排列，所述第一SCR器件中的第一重掺杂有源区、第二重掺杂有源区、第三重掺杂有源区和第四重掺杂有源区沿所述第一方向依次排列，所述第二SCR器件中的第八重掺杂有源区、第七重掺杂有源区、第六重掺杂有源区和第五重掺杂有源区沿所述第一方向依次排列。
7.如权利要求4或5所述的用于ESD保护的低功耗双向SCR器件，其特征在于，两个所述深埋层沿着与第一方向相互垂直的第二方向排列，所述第一SCR器件中的第一重掺杂有源区、第二重掺杂有源区、第三重掺杂有源区和第四重掺杂有源区沿所述第一方向依次排列，所述第二SCR器件中的第八重掺杂有源区、第七重掺杂有源区、第六重掺杂有源区和第五重掺杂有源区沿所述第一方向依次排列。
8.如权利要求2所述的用于ESD保护的低功耗双向SCR器件，其特征在于，每一所述深埋层包括沿第三方向设置的底埋层，以及在底埋层背离所述衬底沿与所述第三方向垂直的第四方向延伸的延伸层，所述底埋层与所述第一SCR器件或所述第二SCR器件的底部电性连接，所述延伸层与所述第一SCR器件或所述第二SCR器件的侧壁电性连接。
9.如权利要求2所述的用于ESD保护的低功耗双向SCR器件，其特征在于，每一所述深埋层包括电学隔离层以及与第三方向设置的底埋层，所述底埋层与所述第一SCR器件或所述第二SCR器件的底部接触，所述电学隔离层与所述第一SCR器件或所述第二SCR器件的极性相反的侧壁电性连接，用于将所述第一SCR器件或所述第二SCR器件与所述衬底电学隔离。
10.如权利要求2所述的用于ESD保护的低功耗双向SCR器件，其特征在于，两个所述深埋层沿第一方向排列，所述第一SCR器件中的第一重掺杂有源区和第二重掺杂有源区沿第二方向排成第一列、第三重掺杂有源区和第四重掺杂有源区沿所述第二方向排成第二列；
所述第二SCR器件中的第七重掺杂有源区和第八重掺杂有源区沿着所述第二方向排成第三列，第五重掺杂有源区和第六重掺杂有源区沿着所述第二方向排成第四列。
11.如权利要求10所述的用于ESD保护的低功耗双向SCR器件，其特征在于，所述第二重掺杂有源区包括两个沿所述第二方向排列的第二子重掺杂有源区，所述第一重掺杂有源区设于两个所述第二子重掺杂有源区之间，所述第三重掺杂有源区包括两个沿所述第二方向排列的第三子重掺杂有源区，所述第四重掺杂有源区设于两个所述第三子重掺杂有源区之间；
所述第七重掺杂有源区包括两个沿所述第二方向排列的第七子重掺杂有源区，所述第八重掺杂有源区设于两个所述第七子重掺杂有源区之间，所述第六重掺杂有源区包括两个沿所述第二方向排列的第六子重掺杂有源区，所述第五重掺杂有源区设于两个所述第六子重掺杂有源区之间。
12.一种静电防护电路，其特征在于，包括权利要求1至11中任一项所述的用于ESD保护的低功耗双向SCR器件，所述用于ESD保护的低功耗双向SCR器件连接在芯片的I/O端口和地之间，或芯片的I/O端口和电源端之间，或电源端和地之间。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010422170.4A CN111599806B (zh) | 2020-05-18 | 2020-05-18 | 用于esd保护的低功耗双向scr器件和静电防护电路 |
| PCT/CN2021/089867 WO2021233083A1 (zh) | 2020-05-18 | 2021-04-26 | 用于esd保护的低功耗双向scr器件和静电防护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010422170.4A CN111599806B (zh) | 2020-05-18 | 2020-05-18 | 用于esd保护的低功耗双向scr器件和静电防护电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111599806A CN111599806A (zh) | 2020-08-28 |
| CN111599806B true CN111599806B (zh) | 2022-06-21 |
Family
ID=72187268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010422170.4A Active CN111599806B (zh) | 2020-05-18 | 2020-05-18 | 用于esd保护的低功耗双向scr器件和静电防护电路 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111599806B (zh) |
| WO (1) | WO2021233083A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111599806B (zh) * | 2020-05-18 | 2022-06-21 | 深圳市晶扬电子有限公司 | 用于esd保护的低功耗双向scr器件和静电防护电路 |
| CN112448380B (zh) * | 2020-12-24 | 2023-04-07 | 成都思瑞浦微电子科技有限公司 | 一种双向esd保护电路 |
| CN112864149B (zh) * | 2021-01-08 | 2022-08-02 | 电子科技大学 | 一种用于esd保护的低压scr器件 |
| CN113838847B (zh) * | 2021-09-02 | 2023-04-07 | 电子科技大学 | 一种用于低压esd防护的双向dcscr器件 |
| CN114497032B (zh) * | 2022-04-02 | 2022-07-15 | 深圳市晶扬电子有限公司 | 适用于消费电子的紧凑型静电防护器件及静电防护电路 |
| CN114843262B (zh) * | 2022-05-09 | 2022-11-08 | 江南大学 | 一种面向低功耗电源管理芯片的静电浪涌防护电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008102285A1 (en) * | 2007-02-20 | 2008-08-28 | Nxp B.V. | Electrostatic discharge protection circuit and protected device, and a protection method |
| CN102522404A (zh) * | 2011-12-30 | 2012-06-27 | 无锡新硅微电子有限公司 | 低触发电压的双向scr esd保护电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441116B1 (ko) * | 2001-07-21 | 2004-07-19 | 삼성전자주식회사 | 낮은 트리거 전압에서 동작 가능한 반도체-제어 정류기구조의 정전 방전 보호 회로 |
| KR100431066B1 (ko) * | 2001-09-27 | 2004-05-12 | 삼성전자주식회사 | 정전 방전 보호 기능을 가진 반도체 장치 |
| TW201218361A (en) * | 2010-10-22 | 2012-05-01 | Feature Integration Technology Inc | Dual-directional silicon controlled rectifier |
| CN107731812B (zh) * | 2017-09-30 | 2019-12-17 | 湘潭大学 | 一种嵌套型多指双向可控硅静电防护器件 |
| CN107946298B (zh) * | 2017-11-28 | 2020-05-26 | 电子科技大学 | 防瞬态闩锁的esd保护电路 |
| CN111599806B (zh) * | 2020-05-18 | 2022-06-21 | 深圳市晶扬电子有限公司 | 用于esd保护的低功耗双向scr器件和静电防护电路 |
-
2020
- 2020-05-18 CN CN202010422170.4A patent/CN111599806B/zh active Active
-
2021
- 2021-04-26 WO PCT/CN2021/089867 patent/WO2021233083A1/zh active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008102285A1 (en) * | 2007-02-20 | 2008-08-28 | Nxp B.V. | Electrostatic discharge protection circuit and protected device, and a protection method |
| CN102522404A (zh) * | 2011-12-30 | 2012-06-27 | 无锡新硅微电子有限公司 | 低触发电压的双向scr esd保护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111599806A (zh) | 2020-08-28 |
| WO2021233083A1 (zh) | 2021-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111599806B (zh) | 用于esd保护的低功耗双向scr器件和静电防护电路 | |
| US9691753B2 (en) | Zener triggered silicon controlled rectifier with small silicon area | |
| US7666751B2 (en) | Method of forming a high capacitance diode and structure therefor | |
| CN105206609B (zh) | 用于cmos集成电路的紧凑保护环结构 | |
| US7348657B2 (en) | Electrostatic discharge protection networks for triple well semiconductor devices | |
| JP2004221569A (ja) | トリプル・ウェル半導体デバイスの静電放電保護回路 | |
| CN105789332B (zh) | 整流器件、整流器件的制造方法及esd保护器件 | |
| CN112864149B (zh) | 一种用于esd保护的低压scr器件 | |
| CN103855156B (zh) | 与finfet工艺相兼容的二极管结构 | |
| CN114497032B (zh) | 适用于消费电子的紧凑型静电防护器件及静电防护电路 | |
| US5898193A (en) | Electrostatic discharge protecting circuit formed in a minimized area | |
| US20130234198A1 (en) | Electrical Circuit Protection Design with Dielectrically-Isolated Diode Configuration and Architecture | |
| US6894321B2 (en) | ESD protection circuit with plural thyristors | |
| CN219497800U (zh) | 一种tvs器件 | |
| CN113838847B (zh) | 一种用于低压esd防护的双向dcscr器件 | |
| CN111785717A (zh) | Scr静电保护结构及其形成方法 | |
| CN115483206A (zh) | 静电保护结构及其制备方法 | |
| CN111244090B (zh) | 一种双向硅控整流器及其制备方法 | |
| CN117353263B (zh) | 一种超低漏电esd保护电路 | |
| CN113497027B (zh) | 半导体器件 | |
| CN104733508B (zh) | 带静电保护结构的mosfet及其制备方法 | |
| CN217035635U (zh) | 静电防护版图结构及集成电路 | |
| CN217035636U (zh) | Esd防护版图结构及集成电路 | |
| CN111370401B (zh) | 一种esd保护结构、集成电路及电子设备 | |
| CN216698363U (zh) | 一种静电放电保护电路及mcu芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |