CN216698363U - 一种静电放电保护电路及mcu芯片 - Google Patents

Abstract

本申请实施例提供一种静电放电保护电路及MCU芯片，静电放电保护电路包括N阱、P阱、第三P型重掺杂区及N型掺杂区，N阱包括第一N型重掺杂区和第一P型重掺杂区；P阱包括第二N型重掺杂区和第二P型重掺杂区；第三P型重掺杂区跨设于N阱和P阱上；N型掺杂区位于第三P型重掺杂区远离N阱与P阱交界处的一侧；第一N型重掺杂区和第一P型重掺杂区均与阳极电连接，第二N型重掺杂区、第二P型重掺杂区和N型掺杂区均与阴极电连接。在本申请中，利用跨接的第三P型重掺杂区实现静电放电保护电路触发电压的降低。同时利用Y型结构的二极管组提高对静电放电事件的响应速度，增强静电电流的泄放能力以及泄放电流电路的使用寿命和泄放效果。

Description

一种静电放电保护电路及MCU芯片

【技术领域】

本申请涉及电子技术领域，尤其涉及一种静电放电保护电路及MCU芯片。

【背景技术】

自然界的静电放电现象对集成电路的可靠性构成严重的威胁，在工业界，集成电路产品的失效很多都是由于遭受静电放电现象引起的。而且随着集成电路的尺寸越来越小，其受到静电放电破坏的几率大大增加。静电放电防护的可靠性对产品的成品率具有不可忽视的作用。因此，提高集成电路静电放电防护的可靠性越来越重要。

【实用新型内容】

有鉴于此，本申请实施例提供了一种静电放电保护电路及MCU芯片，以解决上述问题。

第一方面，本申请实施例提供一种静电放电保护电路，包括N阱、P阱、第三P型重掺杂区和N型掺杂区，N阱包括第一N型重掺杂区和第一P型重掺杂区；P阱与N阱相连，并且P阱包括第二N型重掺杂区和第二P型重掺杂区；第三P型重掺杂区位于N阱和P阱的交界处，并且第三P型重掺杂区的两端分别跨设于N阱和P阱上；沿N阱的厚度方向，N型掺杂区与第三P型重掺杂区层叠设置，并且N型掺杂区位于第三P型重掺杂区远离N阱与P阱交界处的一侧；其中，第一N型重掺杂区和第一P型重掺杂区均与阳极电连接，第二N型重掺杂区、第二P型重掺杂区和N型掺杂区均与阴极电连接。

在第一方面的一种实现方式中，N型掺杂区的掺杂浓度介于N阱的掺杂浓度与第一N型重掺杂区的掺杂浓度之间。

在第一方面的一种实现方式中，第一N型重掺杂区位于第一P型重掺杂区远离P阱的一侧，第二N型重掺杂区位于第二P型重掺杂区靠近N阱的一侧。

在第一方面的一种实现方式中，N阱还包括第一浅沟槽隔离，第一浅沟槽隔离位于第一N型重掺杂区和第一P型重掺杂区之间；P阱还包括第二浅沟槽隔离，第二浅沟槽隔离位于第二N型重掺杂区和第二P型重掺杂区之间。

在第一方面的一种实现方式中，N阱还包括第三N型重掺杂区，第三N型重掺杂区位于第一P型重掺杂区靠近第三P型重掺杂区的一侧。

在第一方面的一种实现方式中，静电放电保护电路还包括第一栅层和第二栅层；第一栅层和第二栅层分别位于N型掺杂区的两侧；沿N阱的厚度方向，N阱覆盖第一栅层的投影，且第一栅层在N阱上的投影位于第三N型重掺杂区和第三P型重掺杂区之间；P阱覆盖第二栅层的投影，第二栅层在P阱上的投影位于第三P型重掺杂区和第二N型重掺杂区之间；其中，第一栅层与第二栅层电连接。

在第一方面的一种实现方式中，静电放电保护电路还包括P型衬底和深N阱，深N阱位于P型衬底与N阱、P阱之间。

第二方面，本申请实施例提供一种静电放电保护电路，包括PNP型三极管、NPN型三极管、第一寄生电阻、第二寄生电阻、第一二极管、第二二极管和第三二极管。

在第二方面的一种实现方式中，PNP型三极管的发射极与电源阳极电连接，PNP型三极管的基极与NPN型三极管的集电极电连接，PNP型三极管的集电极与NPN型三极管的基极电连接；NPN型三极管的发射极与电源阴极电连接；

第一寄生电阻的一端与电源阳极电连接，第一寄生电阻的另一端与NPN型三极管的集电极电连接；

第二寄生电阻的一端与PNP型三极管的集电极电连接，第二寄生电阻的另一端与电源阴极电连接；

第一二极管的阳极、第二二极管的阳极及第三二极管的阳极均与NPN型三极管的基极电连接，第一二极管的阴极及第二二极管的阴极与电源阴极电连接，第三二极管的阴极与NPN型三极管的集电极电连接。

第三方面，本申请实施例提供一种MCU芯片，包括如第一方面/第二方面提供的静电放电保护电路。

在本申请中，第三P型重掺杂区的设置增加了N阱和P阱之间的PN结击穿时的电场强度，减小了雪崩击穿电压。从而使得静电放电保护电路工作的触发电压降低。有效保护工作电压较低的电路免受静电放电的损坏。同时，当发生静电放电事件时，第一二极管、第二二极管和第三二极管形成的Y型结构的二极管组可以快速响应，不仅降低了静电放电保护电路的工作触发电压，而且提高了对静电放电事件的响应速度，增强了静电电流的泄放能力。第一二极管和第二二极管的设置可以将流经第三二极管的电流快速泄放掉，避免第三二极管出现过电流而造成热击穿，增加了静电放电保护电路中一级泄放电流电路的使用寿命和泄放效果。

【附图说明】

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中一种静电放电保护电路的半导体结构图；

图2为图1对应的等效电路图；

图3为本申请实施例提供的一种静电放电保护电路的半导体结构示意图；

图4为图3对应的等效电路图；

图5为本申请实施例提供的又一种静电放电保护电路的半导体结构示意图；

图6为图5对应的等效电路图；

图7为本申请实施例提供的又一种静电放电保护电路的半导体结构示意图；

图8为本申请实施例提供的一种MCU芯片的示意图。

【具体实施方式】

为了更好的理解本申请的技术方案，下面结合附图对本申请实施例进行详细描述。

应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本说明书的描述中，需要理解的是，本申请权利要求及实施例所描述的“基本上”、“近似”、“大约”、“约”、“大致”“大体上”等词语，是指在合理的工艺操作范围内或者公差范围内，可以大体上认同的，而不是一个精确值。

应当理解，尽管在本申请实施例中可能采用术语第一、第二等来描述N型重掺杂区、P型重掺杂区、浅沟槽隔离等，但这些N型重掺杂区、P型重掺杂区、浅沟槽隔离等不应限于这些术语。这些术语仅用来将N型重掺杂区、P型重掺杂区、浅沟槽隔离等彼此区分开。例如，在不脱离本申请实施例范围的情况下，第一N型重掺杂区也可以被称为第二N型重掺杂区，类似地，第二N型重掺杂区也可以被称为第一N型重掺杂区。

图1为现有技术中一种静电放电保护电路的半导体结构图，图2为图1对应的等效电路图。

在本申请相关的技术中，如图1所示，静电放电保护电路001’包括相邻的N阱01’和P阱02’，N阱01’中包括两个重掺杂区，分别是第一N型重掺杂区11’和第一P型重掺杂区12’。同样的，P阱02’中也包括两个重掺杂区，分别是第二N型重掺杂区21’和第二P型重掺杂区22’。其中，第一N型重掺杂区11’位于第一P型重掺杂区12’远离P阱02’的一侧，并且第一P型重掺杂区12’与N阱01’、P阱02’的交界位置相离。第二N型重掺杂区21’位于第二P型重掺杂区22’靠近N阱01’的一侧，并且第二N型重掺杂区21’与N阱01’、P阱02’的交界位置相离。

其中，第一N型重掺杂区11’和第一P型重掺杂区12’之间包括第一浅沟槽隔离13’；第二N型重掺杂区21’和第二P型重掺杂区22’之间包括第二浅沟槽隔离23’；第一P型重掺杂区12’和第二N型重掺杂区21’之间包括第三浅沟槽隔离30’，并且第三浅沟槽隔离30’的两端跨设在N阱01’和P阱02’上。第一N型重掺杂区11’和第一P型重掺杂区12’均与阳极电连接，第二N型重掺杂区21’和第二P型重掺杂区22’均与阴极电连接。

如图2所示，静电放电保护电路001’包括PNP型三极管10’、NPN型三极管20’、N阱01’的寄生电阻Rn’和P阱02’的寄生电阻Rp’。当阳极出现静电信号时，较大的静电电压会导致N阱01’与P阱02’之间的PN结雪崩击穿。也就是将NPN型三极管20’的集电极和基极击穿。此时，产生的雪崩电流流过P阱02’的寄生电阻Rp’，并在P阱02’的寄生电阻Rp’上产生压降，当这个压降大于NPN型三极管20’的开启电压时，NPN型三极管20’开启。NPN型三极管20’开启后，同时由于正反馈使得PNP型三极管10’也开启。整个静电放电保护电路导通，泄放掉静电电流，同时将静电放电保护电路001’的阳极和阴极的电压钳制在较低电位。

但是由于N阱01’与P阱02’的浓度都比较低，能导致N阱01’与P阱02’的PN结发生雪崩击穿的电压非常高，高于静电放电保护电路001’所要保护的集成电路中元器件的栅氧击穿电压，则静电放电保护电路001’对工作电压较低的集成电路不能进行有效的保护。

本案申请人通过细致深入研究，对于现有技术中所存在的问题，而提供了一种解决方案。

图3为本申请实施例提供的一种静电放电保护电路的半导体结构示意图，图4为图3对应的等效电路图。

本申请实施例提供一种静电放电保护电路001，可以用于对集成电路进行静电放电防护。请结合图3和图4，静电放电保护电路001包括N阱01和P阱02。N阱01包括第一N型重掺杂区11和第一P型重掺杂区12。P阱02与N阱01相连，并且P阱02包括第二N型重掺杂区21和第二P型重掺杂区22。

静电放电保护电路001还包括第三P型重掺杂区03和N型掺杂区04，第三P型重掺杂区03位于N阱01和P阱02的交界处，并且第三P型重掺杂区03的两端分别跨设于N阱01和P阱02上。沿N阱01的厚度方向，N型掺杂区04与第三P型重掺杂区03层叠设置，并且N型掺杂区04位于第三P型重掺杂区03远离N阱01与P阱01交界处的一侧。

可选地，沿N阱01的正交于横向方向的厚度方向，N型掺杂区04与第三P型重掺杂区03全部交叠，也就是说，N型掺杂区04与第三P型重掺杂区03的投影重合。

可选地，N型掺杂区04与第三P型重掺杂区03直接接触。

其中，第一N型重掺杂区11和第一P型重掺杂区12均与电源阳极电连接，第二N型重掺杂区21、第二P型重掺杂区22和N型掺杂区04均与电源阴极电连接。

可以理解的是，N阱01和P阱02的掺杂浓度越高，导致N阱01和P阱02之间的PN结雪崩击穿的电压越小。

在本申请实施例中，第三P型重掺杂区03的掺杂浓度大于P阱02的掺杂浓度。第三P型重掺杂区03的设置使得N阱01和P阱02之间的PN结发生雪崩击穿所需的电压减小，也就是说，由于第三P型重掺杂区03的设置，N阱01和P阱02之间的PN结的雪崩击穿电压变小。从而使得静电放电保护电路001工作的触发电压降低。有效保护工作电压较低的芯片免受静电放电的损坏。同时，本申请实施例中的第三P型重掺杂区03和N型掺杂区04形成第一二极管D1，第三P型重掺杂区03和第二N型重掺杂区21形成第二二极管D2。当静电放电保护电路001触发时，第一二极管D1和第二二极管D2导通，增加了静电电流的泄放回路，提高了静电电流的泄放能力。

在本申请的一个实施例中，N型掺杂区04的掺杂浓度介于N阱01的掺杂浓度与第一N型重掺杂区11的掺杂浓度之间。也就是说，N型掺杂区04的掺杂浓度大于N阱01的掺杂浓度，并且N型掺杂区04的掺杂浓度小于第一N型重掺杂区11的掺杂浓度。

当N阱01与第三P型重掺杂区03之间的PN结发生雪崩击穿时，N型掺杂区04的掺杂浓度大于N阱01的掺杂浓度可以加快第一二极管D1的导通，快速泄放掉静电电流。

在本申请的一个实施例中，请继续参考图3，第一N型重掺杂区11位于第一P型重掺杂区12远离P阱02的一侧，第二N型重掺杂区21位于第二P型重掺杂区22靠近N阱01的一侧。

需要说明的是，第一P型重掺杂区12与P阱02相离，第二N型重掺杂区21与N阱01相离，从而避免阳极与阴极直接导通的问题。

如图3所示，N阱01还包括第一浅沟槽隔离13，第一浅沟槽隔离13位于第一N型重掺杂区11和第一P型重掺杂区12之间。也就是说，第一N型重掺杂区11和第一P型重掺杂区12被第一浅沟槽隔离13阻隔，避免第一N型重掺杂区11和第一P型重掺杂区12之间产生漏电流。

P阱02包括第二浅沟槽隔离23，第二浅沟槽隔离23位于第二N型重掺杂区21和第二P型重掺杂区22之间。也就是说，第二N型重掺杂区21和第二P型重掺杂区22被第二浅沟槽隔离23阻隔，避免第二N型重掺杂区21和第二P型重掺杂区22之间产生漏电流。

需要说明的是，第一浅沟槽隔离13和第二浅沟槽隔离23可以包括氧化物。

图5为本申请实施例提供的又一种静电放电保护电路的半导体结构示意图，图6为图5对应的等效电路图。

在本申请的一个实施例中，请结合图5和图6，N阱01还包括第三N型重掺杂区14，第三N型重掺杂区14位于第一P型重掺杂区12靠近第三P型重掺杂区03的一侧。可选地，第三N型重掺杂区14与第三P型重掺杂区03相离。

在本申请实施例中，第三N型重掺杂区14与第三P型重掺杂区03形成第三二极管D3，当发生静电放电事件时，雪崩击穿电压使得N阱01和第三P型重掺杂区03之间的PN结发生雪崩击穿，此时第三二极管D3导通，第一二极管D1和第二二极管D2也瞬间导通，静电放电保护电路开始泄放静电电流。由于第三N型重掺杂区14的掺杂浓度高于N阱01的掺杂浓度，则流经N阱01的静电电流会在第三N型重掺杂区14中聚集，使得第三二极管D3的导通速度加快，从而增加静电电流的泄放速度，提高静电放电事件的响应速度。

请继续参考图5，N阱01还包括第三浅沟槽隔离15，第三浅沟槽隔离15位于第三N型重掺杂区14和第一P型重掺杂区12之间。也就是说，第三N型重掺杂区14和第一P型重掺杂区12被第三浅沟槽隔离15阻隔，避免第三N型重掺杂区14和第一P型重掺杂区12之间产生漏电流。

可选地，第三浅沟槽隔离15包括氧化物。

在本申请的一个实施例中，请继续结合图5和图6，静电放电保护电路001还包括第一栅层05和第二栅层06，第一栅层05和第二栅层06分别位于N型掺杂区04的两侧。沿N阱01的厚度方向，N阱01覆盖第一栅层05的投影，并且第一栅层05在N阱01上的投影位于第三N型重掺杂区14和第三P型重掺杂区03之间。

沿N阱01的厚度方向，P阱02覆盖第二栅层06的投影，并且第二栅层06在P阱02上的投影位于第三P型重掺杂区03和第二N型重掺杂区21之间。

其中，第一栅层05与第二栅层06电连接。

需要说明的是，第一栅层05与第二栅层06还与栅控端电连接(图中未示出)。

则在本申请实施例中，第三二极管D3还包括第一栅层05，第二二极管D2还包括第二栅层06，则第三二极管D3与第二二极管D2均具有栅极电容，第三二极管D3的栅极电容与N阱01的寄生电阻Rn可构成阻容耦合触发电路，第二二极管D2的栅极电容与P阱02的寄生电阻Rp也可构成阻容耦合触发电路。

由于第一栅层05与第二栅层06电连接，并且与栅控端电连接，则可在第一栅层05和第二栅层06下方产生纵向电场，也就是产生垂直于静电放电路径方向上的电场。从而在第一栅层05和第二栅层06的下方形成载流子的积累层，使得第三N型重掺杂区14与第三P型重掺杂区03之间产生导电沟道，第三P型重掺杂区03与第二N型重掺杂区21之间产生导电沟道。从而加速第三二极管D3和第二二极管D2的开启，进一步提高静电放电事件的响应速度以及静电电流的泄放速度。

请结合图5和图6，第三N型重掺杂区14、第一栅层05和第三P型重掺杂区03形成第三二极管D3，第三P型重掺杂区03和N型重掺杂区04形成第一二极管D1，第三P型重掺杂区03、第二栅层06和第二N型重掺杂区21形成第二二极管D2。第三二极管D3、第一二极管D1和第二二极管D2呈Y型结构排布。

当发生静电放电事件时，雪崩击穿电压使得N阱01和第三P型重掺杂区03之间的PN结发生雪崩击穿，此时第一二极管D1和第二二极管D2瞬间导通，静电放电保护电路开始泄放静电电流。静电电流通过第一二极管D1、第二二极管D2和P阱02中的第二P型重掺杂区22到达阴极，达到泄放静电电流的目的。

由于第三二极管D3中的第三N型重掺杂区14的掺杂浓度较高，流经N阱01中的电流会在第三N型重掺杂区14聚集，加速第三二极管D3的导通。同时静电电流通过跨接于N阱01和P阱02交界处的第三P型重掺杂区03将电压施加到第一二极管D1和第二二极管D2上，提高第一二极管D1和第二二极管D2的电流放电能力。而且，第一二极管D1和第二二极管D2的多晶硅层的设置减小了它们的静电电流路径长度，使得第一二极管D1和第二二极管D2的响应时间更快。

对于第三二极管D3，由上述分析可知，第三二极管D3的栅极电容与N阱01的寄生电阻Rn可构成阻容耦合触发电路，阻容耦合效应有助于第三二极管D3的开启，进一步加速了第三二极管D3的导通，提高了第三二极管D3的电流放电能力。对于第二二极管D2，由上述分析可知，第二二极管D2的栅极电容与P阱02的寄生电阻Rp可构成阻容耦合触发电路，阻容耦合效应有助于第二二极管D2的开启，进一步加快第二二极管D2的导通，提高第二二极管D2的响应速度。

可以理解的是，第三二极管D3导通后，静电电流通过第三P型重掺杂区03将电压施加到第一二极管D1，从而加快第一二极管D1的导通，提高第一二极管D1的响应速度。

一旦第三二极管D3导通，则第三二极管D3、第一二极管D1和第二二极管D2构成的路径开始泄放静电电流。可以理解的是，此时NPN型三极管20也将开启，静电电流从一级泄放电流电路X的两路静电电流泄放电路泄放掉。当NPN型三极管20和PNP型三极管10依次导通之后，静电电流从二级泄放电流电路Y泄放掉。

在本申请中，当发生静电放电事件时，第三二极管D3、第一二极管D1和第二二极管D2形成的Y型结构的二极管组可以快速响应，不仅降低了静电放电保护电路的工作触发电压，而且提高了对静电放电事件的响应速度，增强了静电电流的泄放能力。同时，第一二极管D1和第二二极管D2的设置可以将流经第三二极管D3的电流快速泄放掉，避免第三二极管D3出现过电流而造成热击穿，增加了静电放电保护电路001中一级泄放电流电路X的使用寿命和泄放效果。

图7为本申请实施例提供的又一种静电放电保护电路的半导体结构示意图。

在本申请的一个实施例中，如图7所示，静电放电保护电路001还包括P型衬底AA和深N阱BB，深N阱BB位于P型衬底AA与N阱01、P阱02之间。也就是说，深N阱至少部分围绕N阱01和P阱02。

可选地，N阱01和P阱02位于深N阱BB所围成的区域内，与深N阱BB外部的区域隔离开来，减小N阱01、P阱02与深N阱BB外部区域的其他电路结构相互影响。

请继续参考图7，N阱01还包括第四浅沟槽隔离16，P阱02还包括第五浅沟槽隔离24。深N阱BB的两端分别与第四浅沟槽隔离16、第五浅沟槽隔离24连接。

需要说明的是，第四浅沟槽隔离16位于深N阱BB与第一N型重掺杂区11之间，避免深N阱BB与第一N型重掺杂区11之间产生漏电流。第五浅沟槽隔离24位于深N阱BB与第二P型重掺杂区22之间，避免深N阱BB与第二P型重掺杂区22之间产生漏电流。

在本申请中，第三P型重掺杂区03的设置增加了N阱01和P阱02的之间的PN结击穿时的电场强度，减小了雪崩击穿电压。从而使得静电放电保护电路001工作的触发电压降低。有效保护工作电压较低的芯片免受静电放电的损坏。同时，当发生静电放电事件时，第三二极管D3、第一二极管D1和第二二极管D2形成的Y型结构的二极管组可以快速响应，不仅降低了静电放电保护电路的工作触发电压，而且提高了对静电放电事件的响应速度，增强了静电电流的泄放能力。第一二极管D1和第二二极管D2的设置可以将流经第三二极管D3的电流快速泄放掉，避免第三二极管D3出现过电流而造成热击穿，增加了静电放电保护电路001中一级泄放电流电路X的使用寿命和泄放效果。

请继续参考图6，本申请实施例提供一种静电放电保护电路001，包括PNP型三极管10、NPN型三极管20、第一寄生电阻Rn、第二寄生电阻Rp、第一二极管D1、第二二极管D2和第三二极管D3。

其中，PNP型三极管10的发射极与电源阳极电连接，PNP型三极管10的基极与NPN型三极管20的集电极电连接，PNP型三极管10的集电极与NPN型三极管20的基极电连接；NPN型三极管20的发射极与电源阴极电连接；

第一寄生电阻Rn的一端与电源阳极电连接，第一寄生电阻Rn的另一端与NPN型三极管20的集电极电连接；

第二寄生电阻Rp的一端与PNP型三极管10的集电极电连接，第二寄生电阻Rp的另一端与电源阴极电连接；

第一二极管D1的阳极、第二二极管D1的阳极及第三二极管D3的阳极均与NPN型三极管20的基极电连接，第一二极管D1的阴极及第二二极管D2的阴极与电源阴极电连接，第三二极管D3的阴极与NPN型三极管20的集电极电连接。

在本申请提供的静电放电保护电路001中，当发生静电放电事件时，第三二极管D3、第一二极管D1和第二二极管D2形成的Y型结构的二极管组可以快速响应，不仅降低了静电放电保护电路的工作触发电压，而且提高了对静电放电事件的响应速度，增强了静电电流的泄放能力。同时，第一二极管D1和第二二极管D2的设置可以将流经第三二极管D3的电流快速泄放掉，避免第三二极管D3出现过电流而造成热击穿，增加了静电放电保护电路001中一级泄放电流电路X的使用寿命和泄放效果。

图8为本申请实施例提供的一种MCU芯片的示意图。

在涉及自动驾驶、远程医疗、智慧城市等领域的电子设备中所使用的主要芯片包括数字信号处理(digital signal processing，DSP)芯片、中央处理器(centralprocessing unit，CPU)芯片、微控制单元(microcontroller unit，MCU)芯片、微处理器(advanced risc machine，ARM)芯片和内存(double data rate，DDR)芯片。这些芯片都会有多路低电压供电，例如使用1.8V、1.5V、1.15V、1.05V的电压对芯片供电。然而在现有技术中，静电放电保护电路的触发电压高达3.3V，若使用较高的触发电压的静电放电保护电路，则不能对如上所述的DSP芯片、CPU芯片、ARM芯片、DDR芯片和MCU芯片提供很好的保护。

本申请实施例提供一种微控制单元(microcontroller unit，MCU)芯片003，如图8所示，包括如上述任意一项实施例提供的静电放电保护电路001。

在MCU芯片003中，第三P型重掺杂区03的设置增加了N阱01和P阱02之间的PN结击穿时的电场强度，减小了雪崩击穿电压。从而使得静电放电保护电路001工作的触发电压降低。有效保护工作电压较低的电路免受静电放电的损坏。同时，当发生静电放电事件时，第三二极管D3、第一二极管D1和第二二极管D2形成的Y型结构的二极管组可以快速响应，不仅降低了静电放电保护电路的工作触发电压，而且提高了对静电放电事件的响应速度，增强了静电电流的泄放能力。第一二极管D1和第二二极管D2的设置可以将流经第三二极管D3的电流快速泄放掉，避免第三二极管D3出现过电流而造成热击穿，增加了静电放电保护电路001中一级泄放电流电路X的使用寿命和泄放效果。

本申请提供的MCU芯片具有优秀的静电放电及瞬间脉冲浪涌防护能力，并且还拥有极低的钳位电压，可以有效的对MCU芯片中敏感的电路及其他相关电路提供静电放电及瞬间脉冲浪涌保护。

需要说明的是，静电放电保护电路001还可以设置在DSP芯片、CPU芯片、ARM芯片、DDR芯片中，为DSP芯片、CPU芯片、ARM芯片、DDR芯片中敏感的电路及其他相关电路提供所需的静电放电及瞬间脉冲浪涌保护。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (10)

1.一种静电放电保护电路，其特征在于，包括：

N阱，所述N阱包括第一N型重掺杂区和第一P型重掺杂区；

P阱，所述P阱与所述N阱相连，所述P阱包括第二N型重掺杂区和第二P型重掺杂区；

第三P型重掺杂区；所述第三P型重掺杂区位于所述N阱和所述P阱的交界处，且所述第三P型重掺杂区的两端分别设于所述N阱和所述P阱上；

N型掺杂区，沿所述N阱的厚度方向，所述N型掺杂区与所述第三P型重掺杂区层叠设置，且所述N型掺杂区位于所述第三P型重掺杂区远离所述N阱与所述P阱交界处的一侧；

其中，所述第一N型重掺杂区和所述第一P型重掺杂区均与阳极电连接，所述第二N型重掺杂区、所述第二P型重掺杂区和所述N型掺杂区均与阴极电连接。

2.根据权利要求1所述的静电放电保护电路，其特征在于，所述N型掺杂区的掺杂浓度介于所述N阱的掺杂浓度与所述第一N型重掺杂区的掺杂浓度之间。

3.根据权利要求1所述的静电放电保护电路，其特征在于，所述第一N型重掺杂区位于所述第一P型重掺杂区远离所述P阱的一侧，所述第二N型重掺杂区位于所述第二P型重掺杂区靠近所述N阱的一侧。

4.根据权利要求3所述的静电放电保护电路，其特征在于，

所述N阱还包括第一浅沟槽隔离，所述第一浅沟槽隔离位于所述第一N型重掺杂区和所述第一P型重掺杂区之间；

所述P阱还包括第二浅沟槽隔离，所述第二浅沟槽隔离位于所述第二N型重掺杂区和所述第二P型重掺杂区之间。

5.根据权利要求3所述的静电放电保护电路，其特征在于，所述N阱还包括第三N型重掺杂区，所述第三N型重掺杂区位于所述第一P型重掺杂区靠近所述第三P型重掺杂区的一侧。

6.根据权利要求5所述的静电放电保护电路，其特征在于，所述静电放电保护电路还包括第一栅层和第二栅层；所述第一栅层和所述第二栅层分别位于所述N型掺杂区的两侧；

沿所述N阱的厚度方向，所述N阱覆盖所述第一栅层的投影，且所述第一栅层在所述N阱上的投影位于所述第三N型重掺杂区和所述第三P型重掺杂区之间；所述P阱覆盖所述第二栅层的投影，且所述第二栅层在所述P阱上的投影位于所述第三P型重掺杂区和所述第二N型重掺杂区之间；

其中，所述第一栅层与所述第二栅层电连接。

7.根据权利要求1所述的静电放电保护电路，其特征在于，所述静电放电保护电路还包括P型衬底和深N阱，所述深N阱位于所述P型衬底与所述N阱、所述P阱之间。

8.一种静电放电保护电路，其特征在于，包括PNP型三极管、NPN型三极管、第一寄生电阻、第二寄生电阻、第一二极管、第二二极管和第三二极管。

9.根据权利要求8所述的静电放电保护电路，其特征在于，

所述PNP型三极管的发射极与电源阳极电连接，所述PNP型三极管的基极与所述NPN型三极管的集电极电连接，所述PNP型三极管的集电极与所述NPN型三极管的基极电连接；所述NPN型三极管的发射极与电源阴极电连接；

所述第一寄生电阻的一端与电源阳极电连接，所述第一寄生电阻的另一端与所述NPN型三极管的集电极电连接；

所述第二寄生电阻的一端与所述PNP型三极管的集电极电连接，所述第二寄生电阻的另一端与电源阴极电连接；

所述第一二极管的阳极、所述第二二极管的阳极及所述第三二极管的阳极均与所述NPN型三极管的基极电连接，所述第一二极管的阴极及所述第二二极管的阴极与电源阴极电连接，所述第三二极管的阴极与所述NPN型三极管的集电极电连接。

10.一种MCU芯片，其特征在于，所述MCU芯片包括如权利要求1-9任意一项所述的静电放电保护电路。

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