JP2003110031A - 保護回路 - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
Abstract
(57)【要約】
【課題】本発明の静電放電保護回路はＰＮＰ及びＮＰＮ
トランジスタより成った半導体制御整流器構造を提供す
る。 【解決手段】静電放電保護回路はＰＮＰトランジスタの
ベースを構成するウェル領域と接地電圧端子との間に連
結されるスイッチ回路を付加的に含む。スイッチ回路は
ウェル領域から接地電圧端子への電流経路を提供するよ
うに複数のダイオード連結されたＭＯＳトランジスタか
ら構成される。こうした構成によると、半導体制御整流
器のトリガ電圧がスイッチ回路を構成するＭＯＳトラン
ジスタのスレッショルド電圧により決定されることがで
きる。
トランジスタより成った半導体制御整流器構造を提供す
る。 【解決手段】静電放電保護回路はＰＮＰトランジスタの
ベースを構成するウェル領域と接地電圧端子との間に連
結されるスイッチ回路を付加的に含む。スイッチ回路は
ウェル領域から接地電圧端子への電流経路を提供するよ
うに複数のダイオード連結されたＭＯＳトランジスタか
ら構成される。こうした構成によると、半導体制御整流
器のトリガ電圧がスイッチ回路を構成するＭＯＳトラン
ジスタのスレッショルド電圧により決定されることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に採用さ
れる静電放電保護素子に関するものである。より詳しく
は、本発明は、半導体（又はシリコン）制御整流器を用
いて、低電圧の集積回路において静電放電に対する保護
機能を有する装置に関するものである。
れる静電放電保護素子に関するものである。より詳しく
は、本発明は、半導体（又はシリコン）制御整流器を用
いて、低電圧の集積回路において静電放電に対する保護
機能を有する装置に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）技術で製造された半導体集積回路は、人体の接触等
により発生される静電気（又は静電放電）による高電圧
に対して非常に敏感に影響を受ける。そうした静電放電
（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）
（ＥＳＤ）現象によって、瞬間的に高電圧がチップ内部
に流入するので、集積回路内に形成された薄い絶縁膜の
破壊又はチャネル短絡のような集積回路チップの動作不
能状態をもたらすことがある。これを防止するために、
一般に、集積回路チップには、入力保護機能の一環とし
て静電放電保護回路が組み込まれる。そうした静電放電
（ＥＳＤ）保護回路は、瞬間的に流入する高電圧（ｔｒ
ａｎｓｉｅｎｔ ｖｏｌｔａｇｅ）又は高電流（ｔｒａ
ｎｓｉｅｎｔ ｃｕｒｒｅｎｔ）がチップ内の他の回路
に流入しないように、事前に放電させる機能をする。
Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）技術で製造された半導体集積回路は、人体の接触等
により発生される静電気（又は静電放電）による高電圧
に対して非常に敏感に影響を受ける。そうした静電放電
（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）
（ＥＳＤ）現象によって、瞬間的に高電圧がチップ内部
に流入するので、集積回路内に形成された薄い絶縁膜の
破壊又はチャネル短絡のような集積回路チップの動作不
能状態をもたらすことがある。これを防止するために、
一般に、集積回路チップには、入力保護機能の一環とし
て静電放電保護回路が組み込まれる。そうした静電放電
（ＥＳＤ）保護回路は、瞬間的に流入する高電圧（ｔｒ
ａｎｓｉｅｎｔ ｖｏｌｔａｇｅ）又は高電流（ｔｒａ
ｎｓｉｅｎｔ ｃｕｒｒｅｎｔ）がチップ内の他の回路
に流入しないように、事前に放電させる機能をする。
【０００３】ＥＳＤ保護回路は、半導体製品の安定性を
保障するために必ず必要である。特に、高集積／高速半
導体製品には、高性能のＥＳＤ保護回路が必須的であ
る。ＥＳＤ保護回路の性能（又は効率）が低い場合、Ｅ
ＳＤ保護回路が占める面積が増加する。これによりＥＳ
Ｄ保護回路の寄生容量も増加する。結果的に、半導体集
積回路の集積度が低くなり、入／出力回路の駆動能力
（ｄｒｉｖｉｎｇ ｃａｐａｃｉｔｙ）が低下する。
保障するために必ず必要である。特に、高集積／高速半
導体製品には、高性能のＥＳＤ保護回路が必須的であ
る。ＥＳＤ保護回路の性能（又は効率）が低い場合、Ｅ
ＳＤ保護回路が占める面積が増加する。これによりＥＳ
Ｄ保護回路の寄生容量も増加する。結果的に、半導体集
積回路の集積度が低くなり、入／出力回路の駆動能力
（ｄｒｉｖｉｎｇ ｃａｐａｃｉｔｙ）が低下する。
【０００４】最近、静電放電に対する保護機能を果たす
手段として、半導体制御整流器（Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ−Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）
（以下、“ＳＣＲ”と称する）が、保護機能としての効
果が優秀な手段として知られてきた。静電放電の状況下
でＳＣＲのＰＮＰ及びＮＰＮバイポーラトランジスタは
正帰還（ｐｏｓｉｔｉｖｅ−ｆｅｅｄｂａｃｋ）を形成
するので、ＳＣＲは放電能力（ｄｉｓｃｈａｒｇｅ ｃ
ａｐａｃｉｔｙ）に優れる。しかも、ホットキャリヤー
経路（ｈｏｔ−ｃａｒｒｉｅｒ ｐａｔｈ）が局部的に
集中しないので、発熱領域が分散される。こうした理由
により、ＳＣＲは、ＥＳＤ保護回路として使用するため
に非常に適した素子である。ＳＣＲ構造のＥＳＤ保護回
路の一例が“ＬＯＷ ＶＯＬＴＡＧＥ ＴＲＩＧＧＥＲ
ＩＮＧ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＮＴＲＯＬ
ＬＥＤ ＲＥＣＴＩＦＩＥＲＳ”というタイトルで米国
特許第５４６５１８９号に掲載されている。その内容
は、本願の開示の一部を構成する。
手段として、半導体制御整流器（Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ−Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）
（以下、“ＳＣＲ”と称する）が、保護機能としての効
果が優秀な手段として知られてきた。静電放電の状況下
でＳＣＲのＰＮＰ及びＮＰＮバイポーラトランジスタは
正帰還（ｐｏｓｉｔｉｖｅ−ｆｅｅｄｂａｃｋ）を形成
するので、ＳＣＲは放電能力（ｄｉｓｃｈａｒｇｅ ｃ
ａｐａｃｉｔｙ）に優れる。しかも、ホットキャリヤー
経路（ｈｏｔ−ｃａｒｒｉｅｒ ｐａｔｈ）が局部的に
集中しないので、発熱領域が分散される。こうした理由
により、ＳＣＲは、ＥＳＤ保護回路として使用するため
に非常に適した素子である。ＳＣＲ構造のＥＳＤ保護回
路の一例が“ＬＯＷ ＶＯＬＴＡＧＥ ＴＲＩＧＧＥＲ
ＩＮＧ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＮＴＲＯＬ
ＬＥＤ ＲＥＣＴＩＦＩＥＲＳ”というタイトルで米国
特許第５４６５１８９号に掲載されている。その内容
は、本願の開示の一部を構成する。
【０００５】ＳＣＲ構造のＥＳＤ保護回路の特性は、如
何に早い速度でＳＣＲが所望の電圧でトリガ（ターンオ
ン）されるかにより左右される。ＳＣＲ構造を有する他
のＥＳＤ保護回路が“ＰＲＯＴＥＣＴＩＯＮ ＣＩＲＣ
ＵＩＴ ＡＧＡＩＮＳＴ ＥＬＥＣＴＲＯＳＴＡＴＩＣ
ＤＩＳＣＨＡＲＧＥ ＵＳＩＮＧ ＳＣＲ ＳＴＲＵ
ＣＴＵＲＥ”というタイトルで米国特許第５４５５４３
６号に掲載され、また、“ＬＯＷ ＶＯＬＴＡＧＥ Ｔ
ＵＲＮ−ＯＮ ＳＣＲ ＦＯＲ ＥＳＤ ＰＲＯＴＥＣ
ＴＩＯＮ”というタイトルで米国特許第５８７２３７９
号に掲載されている。’３７９特許は、Ｎ＋領域とＰ型
半導体基板との接合ブレークダウン電圧（ｊｕｎｃｔｉ
ｏｎ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）を低くす
るための技術を開示している。
何に早い速度でＳＣＲが所望の電圧でトリガ（ターンオ
ン）されるかにより左右される。ＳＣＲ構造を有する他
のＥＳＤ保護回路が“ＰＲＯＴＥＣＴＩＯＮ ＣＩＲＣ
ＵＩＴ ＡＧＡＩＮＳＴ ＥＬＥＣＴＲＯＳＴＡＴＩＣ
ＤＩＳＣＨＡＲＧＥ ＵＳＩＮＧ ＳＣＲ ＳＴＲＵ
ＣＴＵＲＥ”というタイトルで米国特許第５４５５４３
６号に掲載され、また、“ＬＯＷ ＶＯＬＴＡＧＥ Ｔ
ＵＲＮ−ＯＮ ＳＣＲ ＦＯＲ ＥＳＤ ＰＲＯＴＥＣ
ＴＩＯＮ”というタイトルで米国特許第５８７２３７９
号に掲載されている。’３７９特許は、Ｎ＋領域とＰ型
半導体基板との接合ブレークダウン電圧（ｊｕｎｃｔｉ
ｏｎ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）を低くす
るための技術を開示している。
【０００６】概略的に説明すると、’３７９特許（図２
参照）には、Ｎ型ウェルと重ねるように形成されたＮ＋
領域と接するＰ型半導体基板に低濃度Ｐ型不純物領域を
形成することにより接合ブレークダウン電圧を低くする
技術が開示されている。接合ブレークダウン電圧は、Ｓ
ＣＲのトリガ電圧（ｔｒｉｇｇｅｒｉｎｇ ｖｏｌｔａ
ｇｅ）として作用する。’４３６特許（図２参照）は、
トリガ同期（ｓｔｉｍｕｌｕｓ）としてＭＯＳトランジ
スタのパンチスルー電流（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ
ｃｕｒｒｅｎｔ）を使用する技術を開示している。こ
れをより効果的に達成するために、’４３６特許は、Ｌ
ＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）構造
を有しないソースとドレーン領域とを有するＭＯＳトラ
ンジスタを開示している。
参照）には、Ｎ型ウェルと重ねるように形成されたＮ＋
領域と接するＰ型半導体基板に低濃度Ｐ型不純物領域を
形成することにより接合ブレークダウン電圧を低くする
技術が開示されている。接合ブレークダウン電圧は、Ｓ
ＣＲのトリガ電圧（ｔｒｉｇｇｅｒｉｎｇ ｖｏｌｔａ
ｇｅ）として作用する。’４３６特許（図２参照）は、
トリガ同期（ｓｔｉｍｕｌｕｓ）としてＭＯＳトランジ
スタのパンチスルー電流（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ
ｃｕｒｒｅｎｔ）を使用する技術を開示している。こ
れをより効果的に達成するために、’４３６特許は、Ｌ
ＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）構造
を有しないソースとドレーン領域とを有するＭＯＳトラ
ンジスタを開示している。
【０００７】前述した特許は、ＳＣＲのトリガ電圧とし
て、Ｎ＋領域とＰ型基板（Ｎ＋／ｓｕｂｓｔｒａｔｅ）
との接合ブレークダウン電圧とＭＯＳトランジスタのパ
ンチスルー電流（又は電圧）を使用している。当業者に
よく知られたように、接合ブレークダウン電圧やパンチ
スルー電圧は、適正水準のマージンを要求する電圧が最
小変化（ｍｉｎｉｍｕｍ ｖａｒｉａｔｉｏｎ）を維持
するように管理する電圧ではない。接合ブレーキダウン
電圧やパンチスルー電圧により決定されるＳＣＲのトリ
ガ電圧を精巧に制御することは実質的に不可能である。
従って、より低い精密なトリガ電圧を有するＳＣＲ構造
のＥＳＤ保護回路が要求されている。
て、Ｎ＋領域とＰ型基板（Ｎ＋／ｓｕｂｓｔｒａｔｅ）
との接合ブレークダウン電圧とＭＯＳトランジスタのパ
ンチスルー電流（又は電圧）を使用している。当業者に
よく知られたように、接合ブレークダウン電圧やパンチ
スルー電圧は、適正水準のマージンを要求する電圧が最
小変化（ｍｉｎｉｍｕｍ ｖａｒｉａｔｉｏｎ）を維持
するように管理する電圧ではない。接合ブレーキダウン
電圧やパンチスルー電圧により決定されるＳＣＲのトリ
ガ電圧を精巧に制御することは実質的に不可能である。
従って、より低い精密なトリガ電圧を有するＳＣＲ構造
のＥＳＤ保護回路が要求されている。
【０００８】
【発明が解決しようとする課題】本発明の目的は、精密
に制御されるトリガ電圧を有するＳＣＲ構造のＥＳＤ保
護回路を提供するものである。
に制御されるトリガ電圧を有するＳＣＲ構造のＥＳＤ保
護回路を提供するものである。
【０００９】
【課題を解決するための手段】前述した諸般の目的を達
成するための本発明の特徴によると、第１ノードに連結
される半導体集積回路を保護するための静電放電保護回
路は、第１導電型の半導体基板に形成された第２導電型
の低濃度領域を含む。第１導電型の第１高濃度領域は、
第１ノードに連結され、低濃度領域内に形成される。第
２導電型の第２高濃度領域は、第１ノードに連結され、
低濃度領域内に形成される。第２導電型の第３高濃度領
域は、低濃度領域と離隔されており、第２ノードに電気
的に連結されるように半導体基板内に形成されている。
第１導電型の第４高濃度領域は、第２ノードに連結さ
れ、半導体基板内に形成される。第２導電型の第５高濃
度領域は、第１高濃度領域と第３高濃度領域との間に位
置し、低濃度領域内に形成される。スイッチ回路は、第
１ノードに印加される電圧が所定のトリガ電圧に到達す
る時に第５高濃度領域から第２ノードへの電流経路を提
供し、ダイオード連結されたＮＭＯＳトランジスタを含
んで構成される。
成するための本発明の特徴によると、第１ノードに連結
される半導体集積回路を保護するための静電放電保護回
路は、第１導電型の半導体基板に形成された第２導電型
の低濃度領域を含む。第１導電型の第１高濃度領域は、
第１ノードに連結され、低濃度領域内に形成される。第
２導電型の第２高濃度領域は、第１ノードに連結され、
低濃度領域内に形成される。第２導電型の第３高濃度領
域は、低濃度領域と離隔されており、第２ノードに電気
的に連結されるように半導体基板内に形成されている。
第１導電型の第４高濃度領域は、第２ノードに連結さ
れ、半導体基板内に形成される。第２導電型の第５高濃
度領域は、第１高濃度領域と第３高濃度領域との間に位
置し、低濃度領域内に形成される。スイッチ回路は、第
１ノードに印加される電圧が所定のトリガ電圧に到達す
る時に第５高濃度領域から第２ノードへの電流経路を提
供し、ダイオード連結されたＮＭＯＳトランジスタを含
んで構成される。
【００１０】こうした装置によると、ＥＳＤ保護回路の
トリガ電圧をＮＭＯＳトランジスタのスレッショルド電
圧により決定することができる。
トリガ電圧をＮＭＯＳトランジスタのスレッショルド電
圧により決定することができる。
【００１１】
【発明の実施形態】本発明の望ましい実施形態が参照図
面に基づいて以後詳細に説明される。
面に基づいて以後詳細に説明される。
【００１２】図１は、本発明の第１実施形態によるＥＳ
Ｄ保護回路用ＳＣＲ構造を示す断面図である。図１を参
照すると、ＥＳＤ保護回路１００は、第１導電型（例え
ば、Ｐ型）の半導体基板１０１に形成される第２導電型
（例えば、Ｎ型）のウェル領域１０２を含む。ウェル領
域１０２には、第１乃至第３不純物領域１０３，１０
４，１０５が形成されている。第１不純物領域１０３
は、第１導電型の高濃度不純物領域（ｈｅａｖｉｌｙ
ｄｏｐｅｄ ｉｍｐｕｒｉｔｙ ｒｅｇｉｏｎ）であ
り、第２及び第３不純物領域１０４，１０５は、第２導
電型の高濃度不純物領域である。第１不純物領域１０３
は、第２及び第３不純物領域１０４，１０５の間に位置
するように形成されている。第１及び第２不純物領域１
０３，１０４は、パッド１０６に電気的に連結されてい
る。
Ｄ保護回路用ＳＣＲ構造を示す断面図である。図１を参
照すると、ＥＳＤ保護回路１００は、第１導電型（例え
ば、Ｐ型）の半導体基板１０１に形成される第２導電型
（例えば、Ｎ型）のウェル領域１０２を含む。ウェル領
域１０２には、第１乃至第３不純物領域１０３，１０
４，１０５が形成されている。第１不純物領域１０３
は、第１導電型の高濃度不純物領域（ｈｅａｖｉｌｙ
ｄｏｐｅｄ ｉｍｐｕｒｉｔｙ ｒｅｇｉｏｎ）であ
り、第２及び第３不純物領域１０４，１０５は、第２導
電型の高濃度不純物領域である。第１不純物領域１０３
は、第２及び第３不純物領域１０４，１０５の間に位置
するように形成されている。第１及び第２不純物領域１
０３，１０４は、パッド１０６に電気的に連結されてい
る。
【００１３】第４不純物領域１０７が、ウェル領域１０
２との間に所定間隔を置いて半導体基板１０１に形成さ
れている。第４不純物領域１０７は、第２導電型即ち、
Ｎ型の高濃度不純物領域である。第５不純物領域１０８
が、第４不純物領域１０７の左側の半導体基板１０１に
形成されている。第５不純物領域１０８は、第１導電型
即ち、Ｐ型の高濃度不純物領域である。第４及び第５不
純物領域１０７，１０８は、接地電圧端子１０９に電気
的に連結されている。第３不純物領域１０５（又はＮ型
ウェル領域１０２）と接地電圧端子１０９との間にはス
イッチ回路１１０が連結されている。スイッチ回路１１
０は、ダイオード連結されたＮＭＯＳトランジスタ（Ｍ
１−Ｍｉ，ｉは２又はそれより大きい整数）から構成さ
れ、ダイオード連結されたＮＭＯＳトランジスタＭ１−
Ｍｉは、第３不純物領域１０５と接地電圧端子１０９と
の間に直列連結されている。
２との間に所定間隔を置いて半導体基板１０１に形成さ
れている。第４不純物領域１０７は、第２導電型即ち、
Ｎ型の高濃度不純物領域である。第５不純物領域１０８
が、第４不純物領域１０７の左側の半導体基板１０１に
形成されている。第５不純物領域１０８は、第１導電型
即ち、Ｐ型の高濃度不純物領域である。第４及び第５不
純物領域１０７，１０８は、接地電圧端子１０９に電気
的に連結されている。第３不純物領域１０５（又はＮ型
ウェル領域１０２）と接地電圧端子１０９との間にはス
イッチ回路１１０が連結されている。スイッチ回路１１
０は、ダイオード連結されたＮＭＯＳトランジスタ（Ｍ
１−Ｍｉ，ｉは２又はそれより大きい整数）から構成さ
れ、ダイオード連結されたＮＭＯＳトランジスタＭ１−
Ｍｉは、第３不純物領域１０５と接地電圧端子１０９と
の間に直列連結されている。
【００１４】図２は、図１に示されたＳＣＲの等価回路
図である。図２を参照すると、保護回路１００は、パッ
ド１０６に連結され、ＰＮＰトランジスタＱ１、ＮＰＮ
トランジスタＱ２、抵抗Ｒ１，Ｒ２、及びスイッチ回路
１１０から構成される。ＰＮＰトランジスタＱ１は、エ
ミッタ、ベース及びコレクタを有する。ＰＮＰトランジ
スタＱ１のエミッタはパッド１０６と内部集積回路１１
１に連結され、ＰＮＰトランジスタＱ１のベースはＮＰ
ＮトランジスタＱ２のコレクタに連結され、ＰＮＰトラ
ンジスタＱ１のコレクタはＮＰＮトランジスタＱ２のベ
ースに連結されている。トランジスタＱ１，Ｑ２のベー
ス−コレクタ接続ノード（ｂａｓｅ−ｔｏ−ｃｏｌｌｅ
ｃｔｏｒ ｊｕｎｃｔｉｏｎ）Ｎ１は抵抗Ｒ１を通じて
パッド１０６に連結されている。トランジスタＱ１，Ｑ
２のコレクタ−ベース接続ノード（ｃｏｌｌｅｃｔｏｒ
−ｔｏ−ｂａｓｅ ｊｕｎｃｔｉｏｎ）Ｎ２は抵抗Ｒ２
を通じて接地電圧端子１０９に連結されている。
図である。図２を参照すると、保護回路１００は、パッ
ド１０６に連結され、ＰＮＰトランジスタＱ１、ＮＰＮ
トランジスタＱ２、抵抗Ｒ１，Ｒ２、及びスイッチ回路
１１０から構成される。ＰＮＰトランジスタＱ１は、エ
ミッタ、ベース及びコレクタを有する。ＰＮＰトランジ
スタＱ１のエミッタはパッド１０６と内部集積回路１１
１に連結され、ＰＮＰトランジスタＱ１のベースはＮＰ
ＮトランジスタＱ２のコレクタに連結され、ＰＮＰトラ
ンジスタＱ１のコレクタはＮＰＮトランジスタＱ２のベ
ースに連結されている。トランジスタＱ１，Ｑ２のベー
ス−コレクタ接続ノード（ｂａｓｅ−ｔｏ−ｃｏｌｌｅ
ｃｔｏｒ ｊｕｎｃｔｉｏｎ）Ｎ１は抵抗Ｒ１を通じて
パッド１０６に連結されている。トランジスタＱ１，Ｑ
２のコレクタ−ベース接続ノード（ｃｏｌｌｅｃｔｏｒ
−ｔｏ−ｂａｓｅ ｊｕｎｃｔｉｏｎ）Ｎ２は抵抗Ｒ２
を通じて接地電圧端子１０９に連結されている。
【００１５】スイッチ回路１１０は、接続ノードＮ１と
接地電圧端子１０９との間に連結されている。スイッチ
回路１１０は、ダイオード連結されたＮＭＯＳトランジ
スタＭ１−Ｍｉから構成される。スイッチ回路１１０
は、ＮＭＯＳトランジスタＭ１−Ｍｉにより決定される
ターンオン電圧（ｔｕｒｎ−ｏｎ ｖｏｌｔａｇｅ）又
はトリガ電圧（ｔｒｉｇｇｅｒ ｖｏｌｔａｇｅ）を有
する。即ち、スイッチ回路１１０のターンオン電圧は、
ＮＭＯＳトランジスタＭ１−Ｍｉの各スレッショルド電
圧の和と同じである。こうしたＳＣＲ構造のＥＳＤ保護
回路は、パッド１０６と接地電圧端子１０９との間に印
加される電圧がＮＭＯＳトランジスタＭ１−Ｍｉの各ス
レッショルド電圧の和に到達する時に、ターンオンされ
る。
接地電圧端子１０９との間に連結されている。スイッチ
回路１１０は、ダイオード連結されたＮＭＯＳトランジ
スタＭ１−Ｍｉから構成される。スイッチ回路１１０
は、ＮＭＯＳトランジスタＭ１−Ｍｉにより決定される
ターンオン電圧（ｔｕｒｎ−ｏｎ ｖｏｌｔａｇｅ）又
はトリガ電圧（ｔｒｉｇｇｅｒ ｖｏｌｔａｇｅ）を有
する。即ち、スイッチ回路１１０のターンオン電圧は、
ＮＭＯＳトランジスタＭ１−Ｍｉの各スレッショルド電
圧の和と同じである。こうしたＳＣＲ構造のＥＳＤ保護
回路は、パッド１０６と接地電圧端子１０９との間に印
加される電圧がＮＭＯＳトランジスタＭ１−Ｍｉの各ス
レッショルド電圧の和に到達する時に、ターンオンされ
る。
【００１６】ここで、Ｒ１はＮ型ウェル領域１０２の抵
抗成分を示し、Ｒ２はＰ型半導体基板１０１の抵抗成分
を示す。Ｐ＋不純物領域１０３，ウェル領域１０２，及
び半導体基板１０１はＰＮＰトランジスタＱ１のエミッ
タ、ベース、及びコレクタに各々対応する。Ｎ＋不純物
領域１０７、半導体基板１０１、及びウェル領域１０２
はＮＰＮトランジスタＱ２のエミッタ、ベース、及びコ
レクタに各々対応する。
抗成分を示し、Ｒ２はＰ型半導体基板１０１の抵抗成分
を示す。Ｐ＋不純物領域１０３，ウェル領域１０２，及
び半導体基板１０１はＰＮＰトランジスタＱ１のエミッ
タ、ベース、及びコレクタに各々対応する。Ｎ＋不純物
領域１０７、半導体基板１０１、及びウェル領域１０２
はＮＰＮトランジスタＱ２のエミッタ、ベース、及びコ
レクタに各々対応する。
【００１７】本発明の第１実施形態による保護回路の動
作を図１及び図２を参照して以下に詳細に説明する。ス
イッチ回路１１０をターンオンさせる程度の電圧がパッ
ド１０６と接地電圧端子１０９との間に印加される時、
Ｐ＋領域１０３とウェル領域１０２は順方向にバイアス
され（ｆｏｒｗａｒｄ ｂｉａｓｅｄ）、その結果スイ
ッチ回路１１０を通じてウェル領域１０２と接地電圧端
子１０９との間に電流経路が形成される。ウェル領域１
０２の抵抗Ｒ１を通じて電圧降下が生じ、その結果、Ｐ
ＮＰトランジスタＱ１のエミッタ−ベース接合が順方向
にバイアスされる。即ち、ＰＮＰトランジスタＱ１０が
ターンオンされる。パッド１０６に印加されるホールは
ＰＮＰトランジスタＱ１０のコレクタとして半導体基板
１０１を通じて接地電圧端子１０９に流入する。この
際、半導体基板の抵抗Ｒ２による電圧降下によってＮＰ
ＮトランジスタＱ２がターンオンされる。接地電圧端子
１０９から供給される電子はＮＰＮトランジスタＱ２を
通じて（又はＮ＋領域１０７，半導体基板１０１、ウェ
ル領域１０２，及びＮ＋領域１０４より成る経路を通じ
て）パッド１０６に流入する。こうした電子の流れは、
抵抗Ｒ１の電圧降下をさらに増加させる。結果的に、電
流の流れをさらに強化させるための正帰還ループ（ｐｏ
ｓｉｔｉｖｅ−ｆｅｅｄｂａｃｋ ｌｏｏｐ）が形成さ
れて、充分な放電を可能にする。
作を図１及び図２を参照して以下に詳細に説明する。ス
イッチ回路１１０をターンオンさせる程度の電圧がパッ
ド１０６と接地電圧端子１０９との間に印加される時、
Ｐ＋領域１０３とウェル領域１０２は順方向にバイアス
され（ｆｏｒｗａｒｄ ｂｉａｓｅｄ）、その結果スイ
ッチ回路１１０を通じてウェル領域１０２と接地電圧端
子１０９との間に電流経路が形成される。ウェル領域１
０２の抵抗Ｒ１を通じて電圧降下が生じ、その結果、Ｐ
ＮＰトランジスタＱ１のエミッタ−ベース接合が順方向
にバイアスされる。即ち、ＰＮＰトランジスタＱ１０が
ターンオンされる。パッド１０６に印加されるホールは
ＰＮＰトランジスタＱ１０のコレクタとして半導体基板
１０１を通じて接地電圧端子１０９に流入する。この
際、半導体基板の抵抗Ｒ２による電圧降下によってＮＰ
ＮトランジスタＱ２がターンオンされる。接地電圧端子
１０９から供給される電子はＮＰＮトランジスタＱ２を
通じて（又はＮ＋領域１０７，半導体基板１０１、ウェ
ル領域１０２，及びＮ＋領域１０４より成る経路を通じ
て）パッド１０６に流入する。こうした電子の流れは、
抵抗Ｒ１の電圧降下をさらに増加させる。結果的に、電
流の流れをさらに強化させるための正帰還ループ（ｐｏ
ｓｉｔｉｖｅ−ｆｅｅｄｂａｃｋ ｌｏｏｐ）が形成さ
れて、充分な放電を可能にする。
【００１８】本発明の第１実施形態によるＳＣＲの動作
をトリガさせ得る電圧は、ダイオード連結されたＮＭＯ
ＳトランジスタＭ１−Ｍｉをターンオンさせる程度の電
圧により決定される。言い換えると、ＳＣＲのトリガ電
圧はＮＭＯＳトランジスタのスレッショルド電圧により
決定される。よく知られたように、ＣＭＯＳ工程では、
スレッショルド電圧は、厳格に管理されるパラメータで
ある。この点を考慮すると、本発明の第１実施形態によ
れば、ＥＳＤ保護回路のトリガ電圧をより精密に制御す
ることができる。しかも、スイッチ回路１１０のターン
オン電圧は、直列連結されたＮＭＯＳトランジスタの数
を減らすことにより充分に低くすることができる。これ
は、本発明によれば、ＳＣＲがより低い電圧でトリガさ
れるように設計することができることを意味する。即
ち、本発明によれば、低電圧トリガ（ｌｏｗ−ｖｏｌｔ
ａｇｅ ｔｒｉｇｇｅｒｉｎｇ）ＳＣＲを具現しやす
い。
をトリガさせ得る電圧は、ダイオード連結されたＮＭＯ
ＳトランジスタＭ１−Ｍｉをターンオンさせる程度の電
圧により決定される。言い換えると、ＳＣＲのトリガ電
圧はＮＭＯＳトランジスタのスレッショルド電圧により
決定される。よく知られたように、ＣＭＯＳ工程では、
スレッショルド電圧は、厳格に管理されるパラメータで
ある。この点を考慮すると、本発明の第１実施形態によ
れば、ＥＳＤ保護回路のトリガ電圧をより精密に制御す
ることができる。しかも、スイッチ回路１１０のターン
オン電圧は、直列連結されたＮＭＯＳトランジスタの数
を減らすことにより充分に低くすることができる。これ
は、本発明によれば、ＳＣＲがより低い電圧でトリガさ
れるように設計することができることを意味する。即
ち、本発明によれば、低電圧トリガ（ｌｏｗ−ｖｏｌｔ
ａｇｅ ｔｒｉｇｇｅｒｉｎｇ）ＳＣＲを具現しやす
い。
【００１９】本発明の第１実施形態に対する多様な変形
例が図３乃至図８に示されている。図３乃至図８におい
て、図１及び図２に示された構成要素と同一の構成要素
は、同一の参照番号で表記される。先ず、図３を参照す
ると、ウェル領域１０２とＮ＋領域１０７との半導体基
板１０１には、Ｐ型の高濃度不純物領域１１２が形成さ
れている。高濃度不純物領域１１２と接地電圧端子１０
９との間にＮＭＯＳトランジスタＭａが連結されてい
る。ＮＭＯＳトランジスタＭａのゲートは電源電圧ＶＤ
Ｄに連結されている。図３に示されたＳＣＲ構造のＥＳ
Ｄ保護回路は、高濃度不純物領域１１２とＮＭＯＳトラ
ンジスタＭａを除いて、図１に示された回路と実質的に
同一であるので、そのような同一の部分についての説明
については省略する。
例が図３乃至図８に示されている。図３乃至図８におい
て、図１及び図２に示された構成要素と同一の構成要素
は、同一の参照番号で表記される。先ず、図３を参照す
ると、ウェル領域１０２とＮ＋領域１０７との半導体基
板１０１には、Ｐ型の高濃度不純物領域１１２が形成さ
れている。高濃度不純物領域１１２と接地電圧端子１０
９との間にＮＭＯＳトランジスタＭａが連結されてい
る。ＮＭＯＳトランジスタＭａのゲートは電源電圧ＶＤ
Ｄに連結されている。図３に示されたＳＣＲ構造のＥＳ
Ｄ保護回路は、高濃度不純物領域１１２とＮＭＯＳトラ
ンジスタＭａを除いて、図１に示された回路と実質的に
同一であるので、そのような同一の部分についての説明
については省略する。
【００２０】図３に示されたＳＣＲ構造のＥＳＤ保護回
路の等価回路が図４に示されている。追加されたＮＭＯ
ＳトランジスタＭａは、ＮＰＮトランジスタＱ２のゲー
トと接地電圧端子１０９との間に（又は抵抗Ｒ２の両端
に）連結される。Ｐ＋領域１１２は、図５に示されたよ
うに、ウェル領域１０２の右側に（又はＮ＋領域１０７
の反対側に）配置されるように半導体基板１０１に形成
されることができる。
路の等価回路が図４に示されている。追加されたＮＭＯ
ＳトランジスタＭａは、ＮＰＮトランジスタＱ２のゲー
トと接地電圧端子１０９との間に（又は抵抗Ｒ２の両端
に）連結される。Ｐ＋領域１１２は、図５に示されたよ
うに、ウェル領域１０２の右側に（又はＮ＋領域１０７
の反対側に）配置されるように半導体基板１０１に形成
されることができる。
【００２１】こうした回路構成によると、パッド１０６
に電源電圧ＶＤＤレベルの信号が印加される正常な動作
モードでより安定的な特性が保障される。即ち、接地電
圧端子１０９に連結されたＮ＋領域１０７とウェル領域
１０２との半導体基板１０１と接地電圧端子１０９とを
ＮＭＯＳトランジスタＭａに連結し、ＮＭＯＳトランジ
スタＭａのゲートに電源電圧ＶＤＤを印加することによ
り正常な動作モードでＳＣＲを確実に安定的にターンオ
フさせ得る。
に電源電圧ＶＤＤレベルの信号が印加される正常な動作
モードでより安定的な特性が保障される。即ち、接地電
圧端子１０９に連結されたＮ＋領域１０７とウェル領域
１０２との半導体基板１０１と接地電圧端子１０９とを
ＮＭＯＳトランジスタＭａに連結し、ＮＭＯＳトランジ
スタＭａのゲートに電源電圧ＶＤＤを印加することによ
り正常な動作モードでＳＣＲを確実に安定的にターンオ
フさせ得る。
【００２２】正常な動作モードでパッド１０６と接地電
圧端子１０９との間に生じ得るサブスレッショルド電流
（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｃｕｒｒｅｎｔ）を遮
断することができるＥＳＤ保護回路が図６に示されてい
る。図６を参照すると、ＥＳＤ保護回路のスイッチ回路
１１０は、ＰＭＯＳトランジスタＭｂをさらに含み、Ｐ
ＭＯＳトランジスタＭｂのゲートには電源電圧ＶＤＤが
供給される。図６では、一連のスイッチ回路１１０の１
つの端部側（図面では右側）にＰＭＯＳトランジスタＭ
ｂが連結されているが、ＰＭＯＳトランジスタＭｂは、
一連のスイッチ回路１１０の中間部分又は他の端部側
（図面では左側）に配置されることができる。図６に示
された保護回路は、図１に示された保護回路と実質的に
同一の動作をするので、それに対する説明については省
略する。図７には図６に示された保護回路の等価回路図
が示されている。
圧端子１０９との間に生じ得るサブスレッショルド電流
（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｃｕｒｒｅｎｔ）を遮
断することができるＥＳＤ保護回路が図６に示されてい
る。図６を参照すると、ＥＳＤ保護回路のスイッチ回路
１１０は、ＰＭＯＳトランジスタＭｂをさらに含み、Ｐ
ＭＯＳトランジスタＭｂのゲートには電源電圧ＶＤＤが
供給される。図６では、一連のスイッチ回路１１０の１
つの端部側（図面では右側）にＰＭＯＳトランジスタＭ
ｂが連結されているが、ＰＭＯＳトランジスタＭｂは、
一連のスイッチ回路１１０の中間部分又は他の端部側
（図面では左側）に配置されることができる。図６に示
された保護回路は、図１に示された保護回路と実質的に
同一の動作をするので、それに対する説明については省
略する。図７には図６に示された保護回路の等価回路図
が示されている。
【００２３】前述したＮＭＯＳトランジスタＭａとＰＭ
ＯＳトランジスタＭｂとが共に作り込まれた例が図８に
示されている。図８に示された保護回路は、図１に示さ
れた保護回路と実質的に同一の動作をするので、それに
対する説明については省略する。正常な動作モードで
は、ＰＭＯＳトランジスタＭｂによりサーブスレッショ
ルド電流が遮断されることと同時にＮＭＯＳトランジス
タＭａによりＳＣＲが確実に安定的にターンオフされる
ことができる。
ＯＳトランジスタＭｂとが共に作り込まれた例が図８に
示されている。図８に示された保護回路は、図１に示さ
れた保護回路と実質的に同一の動作をするので、それに
対する説明については省略する。正常な動作モードで
は、ＰＭＯＳトランジスタＭｂによりサーブスレッショ
ルド電流が遮断されることと同時にＮＭＯＳトランジス
タＭａによりＳＣＲが確実に安定的にターンオフされる
ことができる。
【００２４】図９は、本発明の第２実施形態によるＥＳ
Ｄ保護回路用ＳＣＲ構造を示す断面図である。
Ｄ保護回路用ＳＣＲ構造を示す断面図である。
【００２５】図９を参照すると、ＥＳＤ保護回路２００
は、第１導電型（例えば、Ｐ型）の半導体基板２０１に
形成される第２導電型（例えば、Ｎ型）のウェル領域２
０２を含む。ウェル領域２０２には第１乃至第３不純物
領域２０３，２０４，２０５が形成されている。第１不
純物領域２０３は、第１導電型の高濃度不純物領域（ｈ
ｅａｖｉｌｙ ｄｏｐｅｄ ｉｍｐｕｒｉｔｙ ｒｅｇ
ｉｏｎ）であり、第２及び第３不純物領域２０４，２０
５は、第２導電型の高濃度不純物領域である。特に、第
３不純物領域２０５の一部は、ウェル領域２０２に形成
されており、第３不純物領域２０５の残りの一部はウェ
ル領域２０２に隣接した半導体基板２０１に形成されて
いる。即ち、第３不純物領域２０５は、ウェル領域２０
２と部分的に重畳されるように形成されている。
は、第１導電型（例えば、Ｐ型）の半導体基板２０１に
形成される第２導電型（例えば、Ｎ型）のウェル領域２
０２を含む。ウェル領域２０２には第１乃至第３不純物
領域２０３，２０４，２０５が形成されている。第１不
純物領域２０３は、第１導電型の高濃度不純物領域（ｈ
ｅａｖｉｌｙ ｄｏｐｅｄ ｉｍｐｕｒｉｔｙ ｒｅｇ
ｉｏｎ）であり、第２及び第３不純物領域２０４，２０
５は、第２導電型の高濃度不純物領域である。特に、第
３不純物領域２０５の一部は、ウェル領域２０２に形成
されており、第３不純物領域２０５の残りの一部はウェ
ル領域２０２に隣接した半導体基板２０１に形成されて
いる。即ち、第３不純物領域２０５は、ウェル領域２０
２と部分的に重畳されるように形成されている。
【００２６】第１不純物領域２０３は、第２及び第３不
純物領域２０４，２０５の間に位置するように形成され
ている。第１及び第２不純物領域２０３，２０４は、パ
ッド２０６に電気的に連結されている。第４不純物領域
２０７が、ウェル領域２０２との間に所定間隔を置いて
半導体基板２０１に形成されている。第４不純物領域２
０７は、第２導電型即ち、Ｎ型の高濃度不純物領域であ
る。第５不純物領域２０８が、第４不純物領域２０７の
左側の半導体基板２０１に形成されている。第５不純物
領域２０８は、第１導電型即ち、Ｐ型の高濃度不純物領
域である。第４及び第５不純物領域２０７，２０８は接
地電圧端子２０９に電気的に連結されている。第３不純
物領域２０６と接地電圧端子２０９との間にはスイッチ
回路２１０が連結されている。スイッチ回路２１０は、
ダイオード連結されたＮＭＯＳトランジスタ（Ｍ１−Ｍ
ｉ、ｉは２又はそれより大きい整数）から構成され、ダ
イオード連結されたＮＭＯＳトランジスタＭ１−Ｍｉ
は、第３不純物領域２０５と接地電圧端子２０９との間
に直列連結されている。
純物領域２０４，２０５の間に位置するように形成され
ている。第１及び第２不純物領域２０３，２０４は、パ
ッド２０６に電気的に連結されている。第４不純物領域
２０７が、ウェル領域２０２との間に所定間隔を置いて
半導体基板２０１に形成されている。第４不純物領域２
０７は、第２導電型即ち、Ｎ型の高濃度不純物領域であ
る。第５不純物領域２０８が、第４不純物領域２０７の
左側の半導体基板２０１に形成されている。第５不純物
領域２０８は、第１導電型即ち、Ｐ型の高濃度不純物領
域である。第４及び第５不純物領域２０７，２０８は接
地電圧端子２０９に電気的に連結されている。第３不純
物領域２０６と接地電圧端子２０９との間にはスイッチ
回路２１０が連結されている。スイッチ回路２１０は、
ダイオード連結されたＮＭＯＳトランジスタ（Ｍ１−Ｍ
ｉ、ｉは２又はそれより大きい整数）から構成され、ダ
イオード連結されたＮＭＯＳトランジスタＭ１−Ｍｉ
は、第３不純物領域２０５と接地電圧端子２０９との間
に直列連結されている。
【００２７】図１０は、図９に示されたＳＣＲの等価回
路図を示す回路図である。図１０に示された回路は、図
２に示された回路と実質的に同一であるので、その説明
については省略する。図９に示されたＳＣＲのトリガ電
圧は、図１に示された回路と同様に、スイッチ回路２１
０を構成するＮＭＯＳトランジスタＭ１−Ｍｉの各スレ
ッショルド電圧の和である。即ち、ＳＣＲのトリガ電圧
が精巧に制御されるスレッショルド電圧により決定され
る。したがって、本発明の第２実施形態によれば、ＥＳ
Ｄ保護回路のトリガ電圧をより精巧に制御することがで
きる。さらに、スイッチ回路２１０のターンオン電圧は
直列連結されたＮＭＯＳトランジスタの数を減らすこと
により充分に低くすることができる。これは、本発明に
よれば、ＳＣＲがより低い電圧でトリガされるように設
計することができることを意味する。即ち、低電圧トリ
ガ（ｌｏｗ−ｖｏｌｔａｇｅ ｔｒｉｇｇｅｒｉｎｇ）
ＳＣＲを具現しやすい。
路図を示す回路図である。図１０に示された回路は、図
２に示された回路と実質的に同一であるので、その説明
については省略する。図９に示されたＳＣＲのトリガ電
圧は、図１に示された回路と同様に、スイッチ回路２１
０を構成するＮＭＯＳトランジスタＭ１−Ｍｉの各スレ
ッショルド電圧の和である。即ち、ＳＣＲのトリガ電圧
が精巧に制御されるスレッショルド電圧により決定され
る。したがって、本発明の第２実施形態によれば、ＥＳ
Ｄ保護回路のトリガ電圧をより精巧に制御することがで
きる。さらに、スイッチ回路２１０のターンオン電圧は
直列連結されたＮＭＯＳトランジスタの数を減らすこと
により充分に低くすることができる。これは、本発明に
よれば、ＳＣＲがより低い電圧でトリガされるように設
計することができることを意味する。即ち、低電圧トリ
ガ（ｌｏｗ−ｖｏｌｔａｇｅ ｔｒｉｇｇｅｒｉｎｇ）
ＳＣＲを具現しやすい。
【００２８】本発明による第２実施形態の多様な変形例
が図１１乃至図１４に示されている。図１１乃至図１４
において、図９に示された回路と同一の構成要素は、同
一の参照番号で表記される。先ず、図１１を参照する
と、ウェル領域２０２とＮ＋領域２０７との間の半導体
基板２０１には、Ｐ型の高濃度不純物領域２１１が形成
されている。高濃度不純物領域２１１と接地電圧端子２
０９との間にＮＭＯＳトランジスタＭｃが連結されてい
る。ＮＭＯＳトランジスタＭｃのゲートは、電源電圧Ｖ
ＤＤに連結されている。図１１に示されたＳＣＲ構造の
ＥＳＤ保護回路は、高濃度不純物領域２１１とＮＭＯＳ
トランジスタＭｃを除いて、図９に示された回路と実質
的に同一であるので、それに対する説明については省略
する。Ｐ＋領域２１１は、図１２に示されたように、ウ
ェル領域２０２の右側に（又はＮ＋領域２０７の反対側
に）配置されるように半導体基板２０１に形成されるこ
とができる。
が図１１乃至図１４に示されている。図１１乃至図１４
において、図９に示された回路と同一の構成要素は、同
一の参照番号で表記される。先ず、図１１を参照する
と、ウェル領域２０２とＮ＋領域２０７との間の半導体
基板２０１には、Ｐ型の高濃度不純物領域２１１が形成
されている。高濃度不純物領域２１１と接地電圧端子２
０９との間にＮＭＯＳトランジスタＭｃが連結されてい
る。ＮＭＯＳトランジスタＭｃのゲートは、電源電圧Ｖ
ＤＤに連結されている。図１１に示されたＳＣＲ構造の
ＥＳＤ保護回路は、高濃度不純物領域２１１とＮＭＯＳ
トランジスタＭｃを除いて、図９に示された回路と実質
的に同一であるので、それに対する説明については省略
する。Ｐ＋領域２１１は、図１２に示されたように、ウ
ェル領域２０２の右側に（又はＮ＋領域２０７の反対側
に）配置されるように半導体基板２０１に形成されるこ
とができる。
【００２９】こうした回路構成によると、パッド２０６
に電源電圧ＶＤＤレベルの信号が印加される正常な動作
モードでより安定的な特性が保障される。即ち、接地電
圧端子２０９に連結されたＮ＋領域２０７と、ウェル領
域２０２の半導体基板２０１と、接地電圧端子２０９を
ＮＭＯＳトランジスタＭｃに連結し、ＮＭＯＳトランジ
スタＭｃのゲートに電源電圧ＶＤＤを印加することによ
り、正常な動作モードでＳＣＲを確実に安定的にターン
オフさせ得る。
に電源電圧ＶＤＤレベルの信号が印加される正常な動作
モードでより安定的な特性が保障される。即ち、接地電
圧端子２０９に連結されたＮ＋領域２０７と、ウェル領
域２０２の半導体基板２０１と、接地電圧端子２０９を
ＮＭＯＳトランジスタＭｃに連結し、ＮＭＯＳトランジ
スタＭｃのゲートに電源電圧ＶＤＤを印加することによ
り、正常な動作モードでＳＣＲを確実に安定的にターン
オフさせ得る。
【００３０】正常な動作モードでパッド２０６と接地電
圧端子２０９との間に生じ得るサーブスレッショルド電
流（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｃｕｒｒｅｎｔ）が
遮断できるＥＳＤ保護回路が図１３に示されている。図
１３を参照すると、ＥＳＤ保護回路のスイッチ回路２１
０は、ＰＭＯＳトランジスタＭｄを付加的に含み、ＰＭ
ＯＳトランジスタＭｄのゲートには電源電圧ＶＤＤが供
給される。図１３では、一連のスイッチ回路２１０の１
つの端部側（図面では右側）にＰＭＯＳトランジスタＭ
ｄが連結されているが、ＰＭＯＳトランジスタＭｄは、
一連のスイッチ回路２１０の中間部分又は他の端部側
（図面では左側）に配置されることができる。図１３に
示された保護回路は、図９に示された回路と実質的に同
一の動作を有するので、それに対する説明については省
略する。
圧端子２０９との間に生じ得るサーブスレッショルド電
流（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｃｕｒｒｅｎｔ）が
遮断できるＥＳＤ保護回路が図１３に示されている。図
１３を参照すると、ＥＳＤ保護回路のスイッチ回路２１
０は、ＰＭＯＳトランジスタＭｄを付加的に含み、ＰＭ
ＯＳトランジスタＭｄのゲートには電源電圧ＶＤＤが供
給される。図１３では、一連のスイッチ回路２１０の１
つの端部側（図面では右側）にＰＭＯＳトランジスタＭ
ｄが連結されているが、ＰＭＯＳトランジスタＭｄは、
一連のスイッチ回路２１０の中間部分又は他の端部側
（図面では左側）に配置されることができる。図１３に
示された保護回路は、図９に示された回路と実質的に同
一の動作を有するので、それに対する説明については省
略する。
【００３１】前述したＮＭＯＳトランジスタＭｃとＰＭ
ＯＳトランジスタＭｄが共に具現された例が図１４に示
されている。図１４に示された保護回路は、図９に示さ
れた回路と実質的に同一の動作を有するので、それに対
する説明については省略する。正常な動作モードではＰ
ＭＯＳトランジスタＭｄによりサーブスレッショルド電
流が遮断されるのと同時にＮＭＯＳトランジスタＭｃに
よりＳＣＲが確実に安定的にターンオフされることがで
きる。
ＯＳトランジスタＭｄが共に具現された例が図１４に示
されている。図１４に示された保護回路は、図９に示さ
れた回路と実質的に同一の動作を有するので、それに対
する説明については省略する。正常な動作モードではＰ
ＭＯＳトランジスタＭｄによりサーブスレッショルド電
流が遮断されるのと同時にＮＭＯＳトランジスタＭｃに
よりＳＣＲが確実に安定的にターンオフされることがで
きる。
【００３２】ＥＳＤモードでＮＰＮトランジスタの効率
を高めるためにはベース幅（接地電圧端子に連結された
Ｎ＋領域とパッドに連結されたＮ型領域との間に存在す
るＰ型領域の幅を意味する）が狭いことが非常に重要で
ある。ベース幅は、図１５に示されたように、Ｎ＋領域
２０５，２０７の間の半導体基板２０１上にゲートポリ
シリコンを形成し、ゲートポリシリコンを接地電圧端子
２０９に電気的に連結することにより狭くなり得る。
を高めるためにはベース幅（接地電圧端子に連結された
Ｎ＋領域とパッドに連結されたＮ型領域との間に存在す
るＰ型領域の幅を意味する）が狭いことが非常に重要で
ある。ベース幅は、図１５に示されたように、Ｎ＋領域
２０５，２０７の間の半導体基板２０１上にゲートポリ
シリコンを形成し、ゲートポリシリコンを接地電圧端子
２０９に電気的に連結することにより狭くなり得る。
【００３３】以上、本発明の回路の構成及び動作をそれ
の幾つかの実施形態を通して説明したが、これらの実施
形態は本発明を実施する際の具体例を提示するに過ぎ
ず、本発明の技術的思想及び範囲を外れない範囲内で、
これらの実施形態の多様な変形及び変更が可能なことは
勿論である。
の幾つかの実施形態を通して説明したが、これらの実施
形態は本発明を実施する際の具体例を提示するに過ぎ
ず、本発明の技術的思想及び範囲を外れない範囲内で、
これらの実施形態の多様な変形及び変更が可能なことは
勿論である。
【００３４】
【発明の効果】前述したように、ウェル領域と接地電圧
端子との間にダイオード連結されたＮＭＯＳトランジス
タを直列に連結することによりＳＣＲのトリガ電圧をそ
れらのＮＭＯＳトランジスタの各スレッショルド電圧の
和により決定することができる。即ち、本発明によれ
ば、ＥＳＤ保護回路のトリガ電圧をより精密に制御する
ことができる。さらに、ＳＣＲがより低い電圧でトリガ
されるように、スイッチ回路のターンオン電圧は、直列
連結されたＮＭＯＳトランジスタの数を減らすことによ
り充分に低くすることができる。
端子との間にダイオード連結されたＮＭＯＳトランジス
タを直列に連結することによりＳＣＲのトリガ電圧をそ
れらのＮＭＯＳトランジスタの各スレッショルド電圧の
和により決定することができる。即ち、本発明によれ
ば、ＥＳＤ保護回路のトリガ電圧をより精密に制御する
ことができる。さらに、ＳＣＲがより低い電圧でトリガ
されるように、スイッチ回路のターンオン電圧は、直列
連結されたＮＭＯＳトランジスタの数を減らすことによ
り充分に低くすることができる。
【図１】本発明の第１実施形態によるＥＳＤ保護回路用
ＳＣＲ構造を示す断面図である。
ＳＣＲ構造を示す断面図である。
【図２】図１に示されたＳＣＲの等価回路図である。
【図３】図１に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図４】図１に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図５】図１に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図６】図１に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図７】図１に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図８】図１に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図９】本発明の第２実施形態によるＥＳＤ保護回路用
ＳＣＲ構造を示す断面図である。
ＳＣＲ構造を示す断面図である。
【図１０】図９に示されたＳＣＲの等価回路図である。
【図１１】図９に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図１２】図９に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図１３】図９に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図１４】図９に示されたＥＳＤ保護回路の変形例であ
る。
る。
【図１５】図９に示されたＥＳＤ保護回路の変形例であ
る。
る。
１００，２００：ＳＣＲ
１０１，２０１：Ｐ型半導体基板
１０２，２０２：Ｎ型ウェル領域
１０３，１０８，１１２，２０３，２０８，２１２：Ｐ
＋領域 １０４，１０５，１０７，２０４，２０５，２０７：Ｎ
＋領域 １１０，２１０：スイッチ回路
＋領域 １０４，１０５，１０７，２０４，２０５，２０７：Ｎ
＋領域 １１０，２１０：スイッチ回路
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
29/74
Claims (55)
- 【請求項１】 第１ノードに連結された半導体集積回路
を保護するための保護回路において、 第１導電型の半導体基板に形成された第２導電型の低濃
度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第１導電型の第１高濃度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第２導電型の第２高濃度領域と、 前記低濃度領域と離隔されており、第２ノードに電気的
に連結され、前記半導体基板内に形成された前記第２導
電型の第３高濃度領域と、 前記第２ノードに連結され、前記半導体基板内に形成さ
れた前記第１導電型の第４高濃度領域と、 前記第１高濃度領域と前記第３高濃度領域との間に位置
し、前記低濃度領域内に形成された前記第２導電型の第
５高濃度領域と、 前記第１ノードに印加される電圧が所定のトリガ電圧に
到達する時に、前記第５高濃度領域から前記第２ノード
への電流経路を提供するスイッチ回路とを含むことを特
徴とする保護回路。 - 【請求項２】 前記低濃度領域と前記第１乃至第５高濃
度領域は半導体制御整流器を形成し、前記半導体制御整
流器は前記第１ノードに印加される電圧が前記トリガ電
圧に到達する時にターンオンされることを特徴とする請
求項１に記載の保護回路。 - 【請求項３】 前記第１導電型はｐ型であり、前記第２
導電型はｎ型であることを特徴とする請求項１に記載の
保護回路。 - 【請求項４】 前記スイッチ回路は、前記第２ノードと
前記第５高濃度領域との間に直結された複数個のダイオ
ード連結されたＮＭＯＳトランジスタを含んで構成され
ることを特徴とする請求項１に記載の保護回路。 - 【請求項５】 前記トリガ電圧は、前記複数個のＮＭＯ
Ｓトランジスタの各スレッショルド電圧の和と同じであ
ることを特徴とする請求項４に記載の保護回路。 - 【請求項６】 前記半導体基板内に形成された前記第１
導電型の第６高濃度領域と、 前記第２ノードと前記第６高濃度領域との間に形成され
る電流経路と、電源電圧に連結されるゲートとを有する
ＮＭＯＳトランジスタを更に含むことを特徴とする請求
項１に記載の保護回路。 - 【請求項７】 前記第６高濃度領域は、前記第３高濃度
領域と前記低濃度領域との間の前記半導体基板内に形成
されていることを特徴とする請求項６に記載の保護回
路。 - 【請求項８】 前記第６高濃度領域は、前記第３高濃度
領域の反対側の前記半導体基板内に配置されていること
を特徴とする請求項６に記載の保護回路。 - 【請求項９】 前記第５高濃度領域と前記スイッチ回路
との間に形成される電流経路と、電源電圧に連結される
ゲートとを有するＰＭＯＳトランジスタを更に含むこと
を特徴とする請求項１に記載の保護回路。 - 【請求項１０】 前記第２ノードと前記スイッチ回路と
の間に形成される電流経路と、電源電圧に連結されるゲ
ートとを有するＰＭＯＳトランジスタを更に含むことを
特徴とする請求項１に記載の保護回路。 - 【請求項１１】 前記ダイオード連結されるＮＭＯＳト
ランジスタにより形成される電流経路の中間に配置され
たＰＭＯＳトランジスタを更に含み、前記ＰＭＯＳトラ
ンジスタのゲートには電源電圧が印加されることを特徴
とする請求項４に記載の保護回路。 - 【請求項１２】 前記第１ノードはボンディングパッド
に連結され、前記第２ノードは接地電圧端子に連結され
ることを特徴とする請求項１に記載の保護回路。 - 【請求項１３】 第１ノードに連結される半導体集積回
路を保護するための保護回路において、 第１導電型の半導体基板に形成された第２導電型の低濃
度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第１導電型の第１高濃度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第２導電型の第２高濃度領域と、 前記低濃度領域と離隔されており、第２ノードに電気的
に連結され、前記半導体基板内に形成された前記第２導
電型の第３高濃度領域と、 前記第２ノードに連結され、前記半導体基板に形成され
た前記第１導電型の第４高濃度領域と、 前記第１高濃度領域と前記第３高濃度領域との間に位置
し、前記低濃度領域内に形成された前記第２導電型の第
５高濃度領域と、 前記半導体基板内に形成された第１導電型の第６高濃度
領域と、 前記第２ノードと前記第６高濃度領域との間に形成され
た電流経路と電源電圧に連結されるゲートとを有するＮ
ＭＯＳトランジスタと、 前記第１ノードに印加される電圧が所定のトリガ電圧に
到達する時に前記第５高濃度領域から前記第２ノードへ
の電流経路を提供するスイッチ回路とを含むことを特徴
とする保護回路。 - 【請求項１４】 前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項１３に記
載の保護回路。 - 【請求項１５】 前記スイッチ回路は、前記第２ノード
と前記第５高濃度領域との間に直列連結された複数個の
ダイオード連結されたＮＭＯＳトランジスタを含んで構
成されていることを特徴とする請求項１３に記載の保護
回路。 - 【請求項１６】 前記複数個のＮＭＯＳトランジスタの
各スレッショルド電圧の和は、前記トリガ電圧と同じで
あることを特徴とする請求項１５に記載の保護回路。 - 【請求項１７】 前記第６高濃度領域は、第３高濃度領
域と前記低濃度領域との間の前記半導体基板内に形成さ
れていることを特徴とする請求項１３に記載の保護回
路。 - 【請求項１８】 前記第６高濃度領域は、前記第３高濃
度領域の反対側の前記半導体基板内に配置されているこ
とを特徴とする請求項１３に記載の保護回路。 - 【請求項１９】 前記第１ノードはボンディングパッド
に連結され、前記第２ノードは接地電圧端子に連結され
ることを特徴とする請求項１３に記載の保護回路。 - 【請求項２０】 第１ノードに連結される半導体集積回
路を保護するための保護回路において、 第１導電型の半導体基板に形成された第２導電型の低濃
度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第１導電型の第１高濃度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第２導電型の第２高濃度領域と、 前記低濃度領域と離隔されており、第２ノードに電気的
に連結され、前記半導体基板内に形成された前記第２導
電型の第３高濃度領域と、 前記第２ノードに連結され、前記半導体基板内に形成さ
れた前記第１導電型の第４高濃度領域と、 前記第１高濃度領域と前記第３高濃度領域との間に位置
し、前記低濃度領域内に形成された前記第２導電型の第
５高濃度領域と、 前記第１ノードに印加される電圧が所定のトリガ電圧に
到達する時に前記第５高濃度領域から前記第２ノードへ
の電流経路を提供するスイッチ回路と、 前記第５高濃度領域と前記スイッチ回路との間に形成さ
れた電流経路と電源電圧に連結されたゲートとを有する
ＰＭＯＳトランジスタとを含むことを特徴とする保護回
路。 - 【請求項２１】 前記スイッチ回路は、前記第２ノード
と前記第５高濃度領域との間に直列連結された複数個の
ダイオード連結されたＮＭＯＳトランジスタを含んで構
成されていることを特徴とする請求項２０に記載の保護
回路。 - 【請求項２２】 前記複数個のＮＭＯＳトランジスタの
各スレッショルド電圧の和は、前記トリガ電圧と同じで
あることを特徴とする請求項２１に記載の保護回路。 - 【請求項２３】 第１ノードに連結される半導体集積回
路を保護するための保護回路において、 第１導電型の半導体基板に形成された第２導電型の低濃
度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第１導電型の第２高濃度領域と、 前記低濃度領域と離隔されており、第２ノードに電気的
に連結され、前記半導体基板内に形成された前記第２導
電型の第３高濃度領域と、 前記第２ノードに連結され、前記半導体基板内に形成さ
れた前記第１導電型の第４高濃度領域と、 前記第１高濃度領域と前記第３高濃度領域との間に位置
し、前記低濃度領域内に形成された前記第２導電型の第
５高濃度領域と、 前記半導体基板内に形成された前記第１導電型の第６高
濃度領域と、 前記第２ノードと前記第６高濃度領域との間に形成され
た電流経路と電源電圧に連結されたゲートとを有するＮ
ＭＯＳトランジスタと、 前記第１ノードに印加される電圧が所定のトリガ電圧に
到達する時に前記第５高濃度領域から前記第２ノードへ
の電流経路を提供するスイッチ回路と、 前記第５高濃度領域と前記スイッチ回路との間に形成さ
れた電流経路と電源電圧に連結されたゲートとを有する
ＰＭＯＳトランジスタとを含むことを特徴とする保護回
路。 - 【請求項２４】 前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項２３に記
載の保護回路。 - 【請求項２５】 前記スイッチ回路は、前記第２ノード
と前記第５高濃度領域との間に直列連結された複数個の
ダイオード連結されたＮＭＯＳトランジスタを含んで構
成されていることを特徴とする請求項２３に記載の保護
回路。 - 【請求項２６】 前記複数個のＮＭＯＳトランジスタの
各スレッショルド電圧の和は、前記トリガ電圧と同じで
あることを特徴とする請求項２５に記載の保護回路。 - 【請求項２７】 前記第６高濃度領域は、前記第３高濃
度領域と前記低濃度領域との間の前記半導体基板内に形
成されていることを特徴とする請求項２３に記載の保護
回路。 - 【請求項２８】 前記第６高濃度領域は、前記第３高濃
度領域の反対側の前記半導体基板内に配置されているこ
とを特徴とする請求項２３に記載の保護回路。 - 【請求項２９】 前記第１ノードはボンディングパッド
に連結され、前記第２ノードは接地電圧に連結されるこ
とを特徴とする請求項２３に記載の保護回路。 - 【請求項３０】 第１ノードに連結される半導体集積回
路を保護するための保護回路において、 第１導電型の半導体基板に形成された第２導電型の低濃
度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第２導電型の第２高濃度領域と、 前記低濃度領域と離隔されており、第２ノードに電気的
に連結され、前記半導体基板内に形成された前記第３高
濃度領域と、 前記第２ノードに連結され、前記半導体基板内に形成さ
れた前記第１導電型の第４高濃度領域と、 前記低濃度領域と前記半導体基板の接合領域に形成さ
れ、前記第１高濃度領域と前記第３高濃度領域との間に
配置された前記第２導電型の第５高濃度領域と、 前記第１ノードに印加される電圧が所定のトリガ電圧に
到達する時に、前記第５高濃度領域から前記第２ノード
への電流経路を提供するスイッチ回路とを含むことを特
徴とする保護回路。 - 【請求項３１】 前記低濃度領域と前記第１乃至第５高
濃度領域は半導体制御整流器を形成し、前記半導体制御
整流器は前記第１ノードに印加される電圧が前記トリガ
電圧に到達する時にターンオンされることを特徴とする
請求項３０に記載の保護回路。 - 【請求項３２】 前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項３０に記
載の保護回路。 - 【請求項３３】 前記スイッチ回路は前記第５高濃度領
域と前記第２ノードとの間に直列連結された複数個のダ
イオード連結されたＮＭＯＳトランジスタから構成され
ていることを特徴とする請求項３０に記載の保護回路。 - 【請求項３４】 前記トリガ電圧は、前記複数個のＮＭ
ＯＳトランジスタの各スレッショルド電圧の和と同じで
あることを特徴とする請求項３０又は請求項３３に記載
の保護回路。 - 【請求項３５】 第１ノードに連結される半導体集積回
路を保護するための保護回路において、 第１導電型の半導体基板に形成された第２導電型の低濃
度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第１導電型の第１高濃度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第２導電型の第２高濃度領域と、 前記低濃度領域と離隔されており、第２ノードに電気的
に連結され、前記半導体基板内に形成された前記第２導
電型の第３高濃度領域と、 前記第２ノードに連結され、前記半導体基板内に形成さ
れた前記第１導電型の第４高濃度領域と、 前記低濃度領域と前記半導体基板の接合領域に形成さ
れ、前記第１高濃度領域と前記第３高濃度領域との間に
配置された前記第２導電型の第５高濃度領域と、 前記半導体基板内に形成された前記第１導電型の第６高
濃度領域と、 前記第２ノードと前記第６高濃度領域との間に形成され
た電流経路と電源電圧に連結されたゲートとを有するＮ
ＭＯＳトランジスタと、 前記第１ノードに印加される電圧が所定のトリガ電圧に
到達する時に前記第５高濃度領域から前記第２ノードへ
の電流経路を提供するスイッチ回路とを含むことを特徴
とする保護回路。 - 【請求項３６】 前記第６高濃度領域は、前記第３高濃
度領域と前記低濃度領域との間の前記半導体基板内に形
成されていることを特徴とする請求項３５に記載の保護
回路。 - 【請求項３７】 前記第６高濃度領域は、前記第３高濃
度領域の反対側の前記半導体基板内に配置されているこ
とを特徴とする請求項３５に記載の保護回路。 - 【請求項３８】 前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項３５に記
載の保護回路。 - 【請求項３９】 前記スイッチ回路は、前記第２ノード
と前記第５高濃度領域との間に直列連結された複数個の
ダイオード連結されたＮＭＯＳトランジスタを含んで構
成されていることを特徴とする請求項３５に記載の保護
回路。 - 【請求項４０】 前記トリガ電圧は、前記複数のＮＭＯ
Ｓトランジスタの各スレッショルド電圧の和と同じであ
ることを特徴とする請求項３５又は請求項３９に記載の
保護回路。 - 【請求項４１】 第１ノードに連結される半導体集積回
路を保護するための保護回路において、 第１導電型の半導体基板に形成された第２導電型の低濃
度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第１導電型の第１高濃度領域と、 前記低濃度領域と離隔されており、第２ノードに電気的
に連結され、前記半導体基板内に形成された前記第２導
電型の第３高濃度領域と、 前記第２ノードに連結され、前記半導体基板内に形成さ
れた前記第１導電型の第４高濃度領域と、 前記低濃度領域と前記半導体基板の接合領域に形成さ
れ、前記第１高濃度領域と前記第３高濃度領域との間に
配置された前記第２導電型の第５高濃度領域と、 前記半導体基板内に形成された前記第１導電型の第６高
濃度領域と、 前記第２ノードと前記第６高濃度領域との間に形成され
た電流経路と電源電圧に連結されたゲートとを有するＮ
ＭＯＳトランジスタと、 前記第１ノードに印加される電圧が所定のトリガ電圧に
到達する時に前記第５高濃度領域から前記第２ノードへ
の電流経路を提供するスイッチ回路と、 前記第５高濃度領域と前記スイッチ回路との間に形成さ
れた電流経路と電源電圧に連結されたゲートとを有する
ＰＭＯＳトランジスタとを含むことを特徴とする保護回
路。 - 【請求項４２】 前記第１ノードはボンディングパッド
に連結され、前記第２ノードは接地電圧に連結されるこ
とを特徴とする請求項４１に記載の保護回路。 - 【請求項４３】 前記スイッチ回路は、前記第２ノード
と前記第５高濃度領域との間に直列連結された複数個の
ダイオード連結されたＮＭＯＳトランジスタを含んで構
成されていることを特徴とする請求項４１に記載の保護
回路。 - 【請求項４４】 前記複数個のＮＭＯＳトランジスタの
各スレッショルド電圧の和は、前記トリガ電圧と同じで
あることを特徴とする請求項４３に記載の保護回路。 - 【請求項４５】 前記第６高濃度領域は、前記第３高濃
度領域と前記低濃度領域との間の前記半導体基板内に形
成されていることを特徴とする請求項４１に記載の保護
回路。 - 【請求項４６】 前記第６高濃度領域は、前記第３高濃
度領域の反対側の前記半導体基板内に配置されているこ
とを特徴とする請求項４１に記載の保護回路。 - 【請求項４７】 第１ノードに連結された半導体集積回
路を保護するための保護回路において、 第１導電型の半導体基板に形成された第２導電型の低濃
度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第１導電型の第１高濃度領域と、 前記第１ノードに連結され、前記低濃度領域内に形成さ
れた前記第２導電型の第２高濃度領域と、 前記低濃度領域と離隔されており、第２ノードに電気的
に連結され、前記半導体基板内に形成された前記第２導
電型の第３高濃度領域と、 前記第２ノードに連結され、前記半導体基板内に形成さ
れた前記第１導電型の第４高濃度領域と、 前記低濃度領域と前記半導体基板の接合領域に形成さ
れ、前記第１高濃度領域と前記第３高濃度領域との間に
配置された前記第２導電型の第５高濃度領域と、 前記第３高濃度領域の反対側に配置されるように前記半
導体基板内に形成された前記第１導電型の第６高濃度領
域と、 前記第２ノードに電気的に連結され、前記第３高濃度領
域と前記第５高濃度領域との間の前記半導体基板上に形
成された導電膜と、 前記第１ノードに印加される電圧が所定のトリガ電圧に
到達する時に前記第５高濃度領域から前記第２ノードへ
の電流経路を提供するスイッチ回路とを含むことを特徴
とする保護回路。 - 【請求項４８】 前記スイッチ回路は、前記第２ノード
と前記第５高濃度領域との間に直列連結された複数個の
ダイオード連結されたＮＭＯＳトランジスタを含んで構
成されていることを特徴とする請求項４７に記載の保護
回路。 - 【請求項４９】 前記トリガ電圧は、前記複数個のＮＭ
ＯＳトランジスタの各スレッショルド電圧の和と同じで
あることを特徴とする請求項４８に記載の保護回路。 - 【請求項５０】 前記第５高濃度領域と前記スイッチ回
路との間に形成された電流経路と、電源電圧に連結され
たゲートとを有するＰＭＯＳトランジスタとを更に含む
ことを特徴とする請求項４７に記載の保護回路。 - 【請求項５１】 前記第２ノードと前記スイッチ回路と
の間に形成された電流経路と電源電圧に連結されたゲー
トとを有するＰＭＯＳトランジスタとを更に含むことを
特徴とする請求項４７に記載の保護回路。 - 【請求項５２】 所定のトリガ電圧を有し、静電放電か
ら半導体集積回路を保護するための保護回路において、 パッドと、 前記パッドに一端が連結された第１抵抗と、 前記パッドに連結されたエミッタ、前記第１抵抗の他端
に連結されたベース及びコレクタを有するＰＮＰトラン
ジスタと、 前記ＰＮＰトランジスタのベースに連結されたコレク
タ、前記ＰＮＰトランジスタのコレクタに連結されたベ
ース及び接地電圧端子に連結されたエミッタを有するＮ
ＰＮトランジスタと、 前記ＮＰＮトランジスタのゲートと前記接地電圧端子と
の間に連結された第２抵抗と、 前記ＰＮＰトランジスタのベースと前記接地電圧端子と
の間に直列連結された複数のダイオード連結されたＮＭ
ＯＳトランジスタとを含むことを特徴とする保護回路。 - 【請求項５３】 前記トリガ電圧は、前記複数のＮＭＯ
Ｓトランジスタの各スレッショルド電圧の和により決定
されることを特徴とする請求項５２に記載の保護回路。 - 【請求項５４】 前記ＮＰＮトランジスタのベースと前
記接地電圧端子との間に連結されたＮＭＯＳトランジス
タを更に含み、前記ＮＭＯＳトランジスタのゲートには
電源電圧が印加されることを特徴とする請求項５２に記
載の保護回路。 - 【請求項５５】 前記ＰＮＰトランジスタのベースと前
記ダイオード連結されたＮＭＯＳトランジスタのストリ
ングとの間に連結されたＰＭＯＳトランジスタを更に含
み、前記ＰＭＯＳトランジスタのゲートには電源電圧が
印加されることを特徴とする請求項５２に記載の保護回
路。
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| JP (1) | JP2003110031A (ja) |
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|---|---|---|---|---|
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