JP2010186954A - 静電破壊保護回路 - Google Patents

Abstract

【課題】ＭＯＳ型トランジスタの静電保護回路が必須であり、一般的には被保護端子に比較的大きなＭＯＳトランジスタのドレインを接続し、第一の電源にゲートとソースを接続していたが、しかし、プロセスの微細化に伴い、年々その閾値が低下しており、応用によっては高温時のリーク量が無視できない状況になってきた。
【解決手段】ＭＯＳ型トランジスタとＰＮ接合からなる静電破壊保護回路において、ＭＯＳ型トランジスタのドレインを被保護端子に接続し、ゲートを第一の電源端子に接続するとともに、ソースをＰＮ接合を順方向に介して第一の電源端子に接続する。
【選択図】図１

Description

本発明は半導体集積回路に関し、特にその静電破壊保護回路に関する。

ＭＯＳトランジスタを備えた静電破壊保護回路としては、例えば、特許文献１に従来例の静電破壊保護回路が記載されている。図５を参照しつつ、従来技術を説明する。被保護回路４が引き出される端子１と、第一の電源端子２（接地端子と呼ばれることも多い）の間に、大きなＮチャネルＭＯＳトランジスタ５のドレインＤとソースＳを接続している。そのゲートＧはソースＳと共通接続してある。またバックゲートＢは半導体の基板なので、当然ながら第一の電源端子２につながっている。

ＮチャネルＭＯＳトランジスタ５にとって、この状態はゼロバイアス状態であり、エンハンスメント型のＭＯＳトランジスタの場合はその閾値Ｖ_Ｔ（例えば＋数１００ｍＶ）より充分低いので、通常動作では遮断状態だった。

さて、端子１と第一の電源２間に外部から１００Ｖを超えるような静電気の放電による「静電パルス」が印加される場合の動作を考える。静電パルスの端子１側が正の場合、ＮチャネルＭＯＳトランジスタ５の耐圧（通常数Ｖ）を超えてブレークダウンし、アンペア単位の電流を流して静電パルスのエネルギーを消費させる。この結果、被保護回路には前記耐圧以上の電圧は掛からない。またＮチャネルＭＯＳトランジスタ５はこのエネルギーに耐えうる大きさにしてある。静電パルスの端子１側が負の場合は、第一の電源端子２からＮチャネルＭＯＳトランジスタ５のバックゲートＢ・同ドレインＤ間に構造的に存在するＰＮ接合が導通し、わずか１Ｖ程度の電圧でクランプしてしまう。

ところが、ゼロバイアスでもｎＡ（ナノアンペア）オーダーのリークが生じていることがわかった。特にリーク電流にセンシティブなアナログ回路の一部の保護用には使えない。

まず従来例の図５の回路では、大きなＮチャネルＭＯＳトランジスタ５のドレインＤからソースＳへ１０ｎＡのリーク電流が流れていたとする。このときのＮチャネルＭＯＳトランジスタ５の閾値電圧Ｖ_Ｔを＋３００ｍＶだとする。ＮチャネルＭＯＳトランジスタ５のゲートＧとソースＳ間の電圧Ｖ_ＧＳ＝０Ｖつまりゼロバイアス状態であった。Ｖ_ＧＳ−Ｖ_Ｔ＝−３００ｍＶ＜０でもリーク電流が生じている原因は、われわれの調査で、弱反転効果によるものだと判明した。

製造プロセスの微細化に伴って、ＭＯＳトランジスタの閾値電圧Ｖ_Ｔが年々低下して来ているため、センシティブなアナログ回路において、問題が出てきたものである。この傾向は今後のプロセスの微細化とともにさらに影響が大きくなり、デジタルを含む多くの回路がリークで使えなくなる可能性が高い。

特開２００８−２１７３５号公報

従来から、ＭＯＳ型トランジスタは静電気によって破壊されやすく、その入出力には静電保護回路が必須であり、一般的には被保護端子に比較的大きなＭＯＳトランジスタのドレインを接続し、第一の電源にゲートとソースを接続していた。しかし、プロセスの微細化に伴い、年々その閾値が低下しており、応用によっては高温時のリーク量が無視できない状況になってきた。

本発明の目的は、簡易で、リークが桁違いに小さな静電破壊保護回路を提供することにある。

本発明の静電破壊保護回路は、ＭＯＳ型トランジスタで構成する静電破壊保護回路において、ドレインを被保護端子に接続し、ゲートを第一の電源端子に接続するとともに、ソースを順方向の接合を介して前記第一の電源端子に接続することを特徴とする。

これにより、ＭＯＳ型トランジスタのリーク電流によって、接合に自己バイアスを深く掛けることで、リーク電流を抑えるものである。

本発明によれば、ＭＯＳ型トランジスタのリーク電流によって、接合に自己バイアスを深く掛けることで、リーク電流を抑える効果を奏する。

図１は本願発明の第一の実施例の静電破壊保護回路である。 図２は本願発明の第二の実施例の静電破壊保護回路である。 図３は本願発明の第三の実施例の静電破壊保護回路である。 図４は本願発明の第四の実施例の静電破壊保護回路である。 図５は従来例の静電破壊保護回路である。

以下、本発明の実施の形態について、図面を参照して説明する。

図１を用いて本願発明の第一の実施例を詳細に説明する。ただし従来技術として説明した図５と同じものには同じ番号／記号を付し、再度の説明を省略する。

図１の説明の前に、理解を容易にするために具体的数値例として、まず従来例の図５の回路では、大きなＮチャネルＭＯＳトランジスタ５のドレインＤからソースＳへ１０ｎＡのリーク電流が流れていたとする。このときのＮチャネルＭＯＳトランジスタ５の閾値電圧Ｖ_Ｔを＋３００ｍＶだとする。ＮチャネルＭＯＳトランジスタ５のゲートＧとソースＳ間の電圧Ｖ_ＧＳ＝０Ｖつまりゼロバイアス状態であった。

Ｖ_ＧＳ−Ｖ_Ｔ＝−３００ｍＶ＜０でもリーク電流が生じている原因は、われわれの調査で、弱反転効果によるものだと判明した。製造プロセスの微細化に伴って、ＭＯＳトランジスタの閾値電圧Ｖ_Ｔが年々低下して来ているため、センシティブなアナログ回路において、問題が出てきたものである。この傾向は今後のプロセスの微細化とともにさらに影響が大きくなり、デジタルを含む多くの回路がリークで使えなくなる可能性が高い。

図１は従来の大きなＮチャネルＭＯＳトランジスタ５のソースＳと、第一の電源端子２（通常接地端子）との間にリーク電流に対して順方向にＰＮ接合７を挿入したものである。一般的にＰＮ接合に電流を流すとほぼ７００ｍＶの電圧を生ずると言われているが、詳しく見ると電流が半分になると約１８ｍＶ低下することが理論的に公知である。ここでは仮に１０ｎＡの電流をＰＮ接合７に流した場合に、例えば５００ｍＶの電圧を生ずる。この場合には、ＮチャネルＭＯＳトランジスタ５のＶ_ＧＳ＝−５００ｍＶとなり、強い逆バイアス状態になるので、もはや１０ｎＡもの弱反転電流を流せる状態ではない。

ＮチャネルＭＯＳトランジスタ５の弱反転電流領域のデータシートもしくはシミュレーションモデルで、Ｖ_ＧＳ対ドレイン電流ＩＤを調べると、例えばＶ_ＧＳ＝−３８０ｍＶで１００ｐＡになっているとする。一方でＰＮ接合７に１００ｐＡの電流を流す場合、上記の理論的な割合を適用すると、両端の電圧は３８０ｍＶとなる。この電圧がＮチャネルＭＯＳトランジスタ５のＶ_ＧＳとして印加されるので、ちょうどこの電流１００ｐＡでバランスする。

言い換えると、リーク電流が１０ｎＡから１００ｐＡに、１／１００に減少する。これが本願発明の顕著な効果である。本願発明は上記の例示した数値に限定されることはない。リーク電流（弱反転電流）によってＰＮ接合７に生ずる電圧は、リーク電流の対数に比例するため、広範囲で１００〜５００ｍＶ程度を示す。この電圧が−Ｖ_ＧＳとなるので、常にＮチャネルＭＯＳトランジスタ５はより強く負にバイアスされ、リーク電流（弱反転電流）は従来の図５より小さくなり、必ず本願発明の効果がある。なお、バランスする電流値は、素子サイズや閾値Ｖ_Ｔ、温度などに依存し、無理関数になるものの、回路計算プログラムを使って計算機を用いれば容易に算出できる。

一方で、端子１と第一の電源２間に外部から１００Ｖを超えるような静電気の放電による「静電パルス」が印加される場合の動作を考える。静電パルスの端子１側が正の場合、ＮチャネルＭＯＳトランジスタ５の耐圧（通常数Ｖ）を超えてブレークダウンし、アンペア単位の電流をＰＮ接合７を介して第一の電源端子２へ流して静電パルスのエネルギーを消費させる。この結果、被保護回路には前記耐圧プラスＰＮ接合の順方向電圧（Ａオーダでもせいぜい１Ｖ以下）以上の電圧は掛からない。

また、ＮチャネルＭＯＳトランジスタ５とＰＮ接合７はこのエネルギーに耐えうる大きさにする。静電パルスの端子１側が負の場合は、第一の電源端子２からＮチャネルＭＯＳトランジスタ５のバックゲートＢ・同ドレインＤ間に構造的に存在するＰＮ接合が導通し、わずか１Ｖ以下の電圧でクランプしてしまう点は図５と同様である。

図２は本発明の第二の実施例であり、図１のＰＮ接合７の代わりに、ＰＮＰトランジスタ７’が接続されている。このエミッタＥとベースＢ間のＰＮ接合に電流を流すと、そのｈ_ＦＥ倍の電流がエミッタＥとコレクタＣ間に流れ、いわゆるＣＢショート型ダイオードとして、等価的にＰＮ接合の動作をする。この構造は近年のＬＳＩ構造において、Ｐ型サブストレートをコレクタＣ、Ｎ型ウェルをベースＢ、ＰチャネルＭＯＳトランジスタのドレインやソースと同一の拡散層で構成するエミッタＥで作ることが出来るため、親和性が良いという利点がある。

図３は本発明の第三の実施例である。図１の回路のＰＮ接合７へバイアス電流を印加する電流源９が付加されている。これにより動作時のＰＮ接合７の両端の電圧は７００ｍＶ近い値に設定されるので、ＮチャネルＭＯＳトランジスタ５はさらに強い逆バイアスがかかり、リークはほとんど無くなる。図２の回路に本実施例を組み合わせても良い。

図４は本発明の第四の実施例であり、第二の電源端子３と被保護端子１との間にも、本願の静電破壊保護回路を相補的に挿入したものであり、６はＰチャネルＭＯＳトランジスタ、８は第二のＰＮ接合である。端子１，３間に関して、電圧／電流の方向を相補的に変更することで、図１の説明がそのまま成り立つ。

第一の電源端子１が負で、非保護端子３に正の静電パルスが印加された場合に、図１で説明した経路に加え、ＰチャネルＭＯＳトランジスタ６のドレインＤから、バックゲートＢを経由して、第二の電源端子３へＰＮ接合１つ分で抜ける経路が追加されるため、より静電破壊に強くなる利点がある。

図２および３に示した回路を相補的に、もしくはいずれか一方に適用することも出来る。

１ 被保護端子
２ 第一の電源端子（接地）
３ 第二の電源端子
４ 被保護回路
５ ＮチャネルＭＯＳトランジスタ型保護素子
６ ＰチャネルＭＯＳトランジスタ型保護素子
７ 第一の接合
７’ ＰＮＰトランジスタ
８ 第二の接合
９ 電流源

Claims (3)

1. ＭＯＳ型トランジスタとＰＮ接合からなる静電破壊保護回路で、前記ＭＯＳ型トランジスタのドレインを被保護端子に接続し、ゲートを第一の電源端子に接続するとともに、ソースは前記ＰＮ接合を順方向に介して前記第一の電源端子に接続することを特徴とする静電破壊保護回路。
2. 請求項１に記載の静電破壊保護回路において、前記ＰＮ接合が、バイポーラトランジスタのコレクタとベースを共通接続し、エミッタとの間で構成する等価ダイオードであることを特徴とする静電破壊保護回路。
3. 請求項１または請求項２に記載の静電破壊保護回路において、前記ＰＮ接合にバイアス電流を印加することを特徴とする静電破壊保護回路。

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