JP2015046507A - Esd保護回路 - Google Patents
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Abstract
【課題】消費電流を低減することが可能なESD保護回路を提供する。【解決手段】ESD保護回路は、電源線と接地線との間に接続され、電源線に流れる電流を検出し、この検出結果に応じた制御信号を出力する検知制御回路を備える。ESD保護回路は、ドレインが電源線に接続され、ゲートに制御信号が供給される保護用nMOSトランジスタを備える。ESD保護回路は、アノードが保護用nMOSトランジスタのソースに接続され、カソードが接地線に接続された1個のPN接合ダイオードを備える。【選択図】図1
Description
本発明の実施形態は、ESD(Electrostatic Discharge)保護回路に関する。
従来、電源線と接地線との間に接続された内部回路を、ESDサージ電流から保護するESD保護回路がある。このESD保護回路は、電源線に流れるESDサージ電流を検知して、電源線と接地線との間に接続された放電用MOSFETをオンする。オンした放電用MOSFETは、ESDサージ電流を接地線に放電する。
この放電用MOSFETは、大電流を短時間で放電する性能が必要とされる。このため、大面積のMOSFETが使用される。このような放電用MOSFETは、通常動作時にはオフしているが、ソースードレイン間に常にオフリーク電流が流れる。
消費電流を低減することが可能なESD保護回路を提供する。
本発明の一態様に係るESD保護回路は、電源に接続された電源線と接地に接続された接地線との間に接続された内部回路を、前記電源線に流れるサージ電流から保護するESD保護回路である。ESD保護回路は、前記電源線と前記接地線との間に接続され、前記電源線に流れる電流を検出し、この検出結果に応じた制御信号を出力する検知制御回路を備える。ESD保護回路は、ドレインが前記電源線に接続され、ゲートに前記制御信号が供給される保護用nMOSトランジスタを備える。ESD保護回路は、アノードが前記保護用nMOSトランジスタのソースに接続され、カソードが前記接地線に接続された1個のPN接合ダイオードを備える。
前記検知制御回路は、前記電源線に流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合には、第1の制御電位の前記制御信号を前記保護用nMOSトランジスタのゲートに出力して、前記保護用nMOSトランジスタをオンさせる。
前記検知制御回路は、前記傾きが前記規定値未満の場合には、前記第1の制御電位よりも低い第2の制御電位の前記制御信号を前記保護用nMOSトランジスタのゲートに出力して、前記保護用nMOSトランジスタをオフさせる。
以下、実施例について図面に基づいて説明する。
図1は、実施例1に係るESD保護回路100を含む半導体集積回路1000の構成の一例を示す回路図である。
図1に示すように、半導体集積回路1000は、ESD保護回路100と、内部回路101と、を含む。
電源端子TVDDは、電源電圧VDDを出力する電源に接続されている。
接地端子TVSSは、接地電圧VSS(0V)を出力する接地に接続されている。
内部回路101は、電源に電源端子TVDDを介して接続された電源線LVDDと接地VSSに接地端子TVSSを介して接続された接地線LVSSとの間に接続されている。この内部回路101は、例えば、論理回路等で構成される。
ESD保護回路100は、内部回路101を、電源線LVDDに流れるサージ電流から保護する。
このESD保護回路100は、例えば、図1に示すように、検知制御回路DCと、保護用nMOSトランジスタMnと、1個のPN接合ダイオードDと、を備える。
保護用nMOSトランジスタMnは、ドレインが電源線LVDDに接続され、バッグゲート(基板電極)が接地線LVSSに接続され、ゲートに制御信号SCが供給される。
PN接合ダイオードDは、アノードが保護用nMOSトランジスタMnのソースに接続され、カソードが接地線LVSSに接続されている。このPN接合ダイオードDは、1つのPN接合を有する。
特に、PN接合ダイオードDのアノードは、図1に示すように、保護用nMOSトランジスタMnのソースのみに電気的に接続されている。これにより、保護用nMOSトランジスタMnのソースに流れる電流の大きさは、PN接合ダイオードDに流れる電流の大きさと等しくなる。
検知制御回路DCは、電源線LVDDと接地線LVSSとの間に接続され、電源線LVDDに流れる電流変化に伴い生じる電圧変化を検出し、この検出結果に応じた制御信号SCを出力する。
例えば、検知制御回路DCは、電源線LVDDに流れる電流の増加に伴い発生する電圧変化の時間に対する傾きが予め設定された規定値以上の場合には、第1の制御電位(“High”レベル)の制御信号SCを保護用nMOSトランジスタMnのゲートに出力して、保護用nMOSトランジスタMnをオンさせる。
一方、検知制御回路DCは、電源線LVDDに流れる電流の増加に伴い発生する電圧変化の時間に対する傾きが既述の規定値未満の場合には、第1の制御電位よりも低い第2の制御電位(“Low”レベル)の制御信号SCを保護用nMOSトランジスタMnのゲートに出力して、保護用nMOSトランジスタMnをオフさせる。
なお、第2の制御電位は、例えば、接地線LVSSの接地電位(0V)である。これにより、第2の制御電位(“Low”レベル)の制御信号SCが保護用nMOSトランジスタMnのゲートに印加されるとき、保護用nMOSトランジスタMnのゲートーソース間電圧は、PN接合ダイオードDの順電圧だけマイナスになる。すなわち、保護用nMOSトランジスタMnが確実にオフして、オフリーク電流が抑制される。
ここで、図2は、図1に示す検知制御回路DCの回路構成の一例を示す回路図である。
検知制御回路DCは、例えば、図2に示すように、抵抗素子Rと、容量素子Cと、インバータ回路INXと、を備える。
抵抗素子Rは、一端が電源線LVDDに接続されている。
容量素子Cは、一端が抵抗素子Rの他端に接続され、他端が接地線LVSSに接続されている。
インバータ回路INXは、入力側が抵抗素子Rの他端と容量素子Cの一端との接点Xに接続され、出力側から制御信号SCを出力する。このインバータ回路INXは、接点Xの信号を波形整形し、その論理を反転した信号を、制御信号SCとして出力する。
このインバータ回路INXは、奇数段(図2の例では、3段)のインバータIN1、IN2、IN3を含む。
インバータIN1は、制御用pMOSトランジスタTp1と、制御用nMOSトランジスタTn1と、を有する。
制御用pMOSトランジスタTp1は、ソースが電源線LVDDに接続され、ドレインがインバータIN1の出力(インバータIN2の入力)に接続され、ゲートがインバータIN1の入力(接点X)に接続されている。
制御用nMOSトランジスタTn1は、ソースが接地線LVSSに接続され、ドレインがインバータIN1の出力(インバータIN2の入力)に接続され、ゲートがインバータIN1の入力(接点X)に接続されている。
また、インバータIN2は、制御用pMOSトランジスタTp2と、制御用nMOSトランジスタTn2と、を有する。
制御用pMOSトランジスタTp2は、ソースが電源線LVDDに接続され、ドレインがインバータIN2の出力(インバータIN3の入力)に接続され、ゲートがインバータIN2の入力(インバータIN1の出力)に接続されている。
制御用nMOSトランジスタTn2は、ソースが接地線LVSSに接続され、ドレインがインバータIN2の出力(インバータIN3の入力)に接続され、ゲートがインバータIN2の入力(インバータIN1の出力)に接続されている。
また、インバータIN3は、制御用pMOSトランジスタTp3と、制御用nMOSトランジスタTn3と、を有する。
制御用pMOSトランジスタTp3は、ソースが電源線LVDDに接続され、ドレインがインバータIN3の出力(保護用nMOSトランジスタMnのゲート)に接続され、ゲートがインバータIN3の入力(インバータIN2の出力)に接続されている。
制御用nMOSトランジスタTn3は、ソースが接地線LVSSに接続され、ドレインがインバータIN3の出力(保護用nMOSトランジスタMnのゲート)に接続され、ゲートがインバータIN3の入力(インバータIN2の出力)に接続されている。
ここで、各制御用nMOSトランジスタTn1〜Tn3、および制御用pMOSトランジスタTp1〜Tp3は、制御信号SCを出力する駆動能力があればよい。
したがって、既述の保護用nMOSトランジスタMnの電流を流す駆動能力は、これらの各制御用nMOSトランジスタTn1〜Tn3、および制御用pMOSトランジスタTp1〜Tp3の電流を流す駆動能力よりも、大きくなるように設定されている。
そこで、例えば、保護用nMOSトランジスタMnのサイズ(ゲート幅)は、制御用nMOSトランジスタのサイズ(ゲート幅)よりも、大きくなるように設定されている。
このような構成を有する検知制御回路DCは、通常動作時は、第2の制御電位の制御信号SCを保護用nMOSトランジスタMnのゲートに出力する。これにより、保護用nMOSトランジスタMnがオフする。
そして、検知制御回路DCは、電源線LVDDに規定値以上の傾きの時間に対する電圧変化をもたらす電流の増加が発生する(サージ電流が流れる)と、接点Xの電位が変化し、第1の制御電位の制御信号SCを保護用nMOSトランジスタMnのゲートに出力する。これにより、保護用nMOSトランジスタMnがオンする。
ここで、図3は、図1に示すESD保護回路100のダイオードDをPNP型バイポーラトランジスタで構成した場合における、半導体集積回路1000の回路図である。
図3に示すように、PN接合ダイオードDは、例えば、エミッタが保護用nMOSトランジスタMnのソースに接続され、コレクタ、および、ベースが接地線LVSSに接続され、ダイオード接続されたPNP型バイポーラトランジスタBnである。
なお、PN接合ダイオードDは、例えば、ドレインが保護用nMOSトランジスタMnのソースに接続され、ソース、基板電極、および、ゲートが接地線LVSSに接続され、ダイオード接続されたnMOSトランジスタであってもよい。
次に、以上のような構成を有するESD保護回路100の動作特性について説明する。
既述のように、検知制御回路DCは、例えば、電源線LVDDに流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが既述の規定値未満の場合(通常動作時)には、第1の制御電位よりも低い第2の制御電位(“Low”レベル)の制御信号SCを保護用nMOSトランジスタMnのゲートに出力して、保護用nMOSトランジスタMnをオフさせる。
この通常動作時は、保護用nMOSトランジスタMnのゲート電圧は第2の制御電位(接地電圧VSS(0V))である。したがって、保護用nMOSトランジスタMnのゲートを基準とした場合、ゲート−ソース間の電位差は、−電圧VS1となる。ここで、電圧VS1は、オフしているnMOSトランジスタに流れるリーク電流と、ダイオードDに流れる電流を一致させるように決まるダイオードDのPN接合間の電位差である。通常電圧VS1はダイオードDの閾値電圧以下となる。
これにより、保護用nMOSトランジスタMnのゲートとソース間の電位差が負となる。このため、保護用nMOSトランジスタMnを流れるリーク電流が大幅に減少し、ESD保護回路100の消費電力を大幅に低減することができる。
一方、検知制御回路DCは、電源線LVDDに流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合(ESD動作時)には、第1の制御電位(“High”レベル)の制御信号SCを保護用nMOSトランジスタMnのゲートに出力して、保護用nMOSトランジスタMnをオンさせる。
このESD動作時、その目的からESD動作時には、保護用nMOSトランジスタMnのドレイン端子に接続されている電源線LVDDの電位を所定値以下に保持する動作が求められる。
ここで、PN接合ダイオードDを挿入したために、保護用nMOSトランジスタMnのソース電位が電圧VS2だけ上昇してしまう。
このとき、ESD動作時に電源線LVDDから接地線LVSSに流れる電流は、通常動作時のリーク電流と比較して、非常に大きいため、電圧VS2>電圧VS1(電圧VS2は正)である。そして、保護用nMOSトランジスタMnのドレインの電位はこの電位上昇VS2だけ上昇する。
また、ESD動作時は、保護用nMOSトランジスタMnはオンしており、ゲートの電位はほぼドレインの電位と同電位である。
したがって、保護用nMOSトランジスタMnのゲートーソース間の電位差は、ドレイン電圧−電圧VS2となり、保護用nMOSトランジスタMnの電流駆動力が小さくなる。この結果、ESD動作時の電源線LVDDの電位は、VS2+α(αは、電流駆動力が小さくなることによるクランプ電圧上昇分)上昇する。
そこで、保護用nMOSトランジスタMnの駆動力を大きくする変更が有効である。一般的に、nMOSトランジスタの駆動力を大きくすると、通常動作時のリークを増加させる。
しかし、PN接合ダイオードDを備えるESD保護回路100では、通常動作時のリーク増加を殆ど伴わないで、保護用nMOSトランジスタMnの駆動力を大きくすることができる。
ここで、図4は、実施例1に係るESD保護回路100の保護用nMOSトランジスタMnのゲート長を変えた場合における、通常動作時のリーク電流、ESD動作時のクランプ電圧、および回路面積の関係の一例を示す図である。また、図5は、基板・ソース間電圧を変更した場合における、保護用nMOSトランジスタMnの電流電圧特性の一例を示す特性図である。また、図6は、ゲート長を変更した場合における、保護用nMOSトランジスタMnの電流電圧特性の一例を示す特性図である。
図6の破線丸で示すように、比較例(PN接合ダイオードが無い構成)のESD保護回路では、保護用nMOSトランジスタMnのゲート長を短くすることは困難である。これは、ゲート長を短くすると、通常動作時のリーク電流が大幅に増加してしまうためである(図6)。
しかし、本実施例に係るESD保護回路は、保護用nMOSトランジスタMnのソースと接地線LVSSとの間にPN接合ダイオードDが順方向接続される効果によって、前述したとおり通常動作時のリーク電流が大幅に低減されている(図5、図6)。
そして、図4に示すように、保護用nMOSトランジスタMnのゲート長を短くすることにより、保護用nMOSトランジスタMnの電流駆動力が増加し、ESD動作時における電源線LVDDの電位をより低くして、比較例と同等まで、ESD動作時クランプ電圧を、変化させることができる。
また、本実施例に係るESD保護回路100では、ゲート長を短くした時のリーク電流の増加も極めて小さいことが確認できている(図6)。
すなわち、保護用nMOSトランジスタMnのソースと接地線LVSSとの間に順方向のPN接合ダイオードDを接続して、尚且つ、保護用nMOSトランジスタMnのゲート長を短くすることにより、ESD動作時の電源線LVDDの電位(クランプ電圧)を変えずに、通常動作時のリーク電流を大幅に低減することができる。
このとき、PN接合ダイオードDの追加接続による面積増加分は、大面積保護用nMOSトランジスタMnのゲート長を短くすることによる面積減少分と相殺できる(図4)。
特に、図5に示すように、ゲート・ソース間電圧が接地電圧(0V)から−電圧VS1に設定されることより、リーク電流が減少するが、さらに、基板・ソース間電圧が接地電圧(0V)から−電圧VS1に設定されることにより、リーク電流が減少することとなる。
以上のように、本実施例1に係るESD保護回路によれば、消費電流を低減することができる。
図7は、実施例2に係るESD保護回路200を含む半導体集積回路2000の構成の一例を示す回路図である。なお、この図7において、図1と同じ符号は、実施例1と同様の構成を示し、説明を省略する。
図7に示すように、半導体集積回路2000は、ESD保護回路200と、内部回路101と、を含む。
ESD保護回路200は、内部回路101を、電源線LVDDに流れるサージ電流から保護する。
このESD保護回路200は、例えば、図7に示すように、検知制御回路DCと、保護用pMOSトランジスタMpと、1段のPN接合ダイオードDと、を備える。
保護用pMOSトランジスタMpは、ドレインが接地線LVSSに接続され、バッグゲート(基板電極)が電源線LVDDに接続され、ゲートに制御信号SCが供給される。
PN接合ダイオードDは、アノードが電源線LVDDに接続され、カソードが保護用pMOSトランジスタMpのソースに接続されている。このPN接合ダイオードDは、実施例1と同様に、1つのPN接合を有する。
特に、PN接合ダイオードDのカソードは、図7に示すように、保護用pMOSトランジスタMpのソースのみに電気的に接続されている。これにより、保護用pMOSトランジスタMpのソースに流れる電流の大きさは、PN接合ダイオードDに流れる電流の大きさと等しくなる。
検知制御回路DCは、電源線LVDDと接地線LVSSとの間に接続され、電源線LVDDに流れる電流を検出し、この検出結果に応じた制御信号SCを出力する。
例えば、検知制御回路DCは、電源線LVDDに流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合には、第1の制御電位(“Low”レベル)の制御信号SCを保護用pMOSトランジスタMpのゲートに出力して、保護用pMOSトランジスタMpをオンさせる。
一方、検知制御回路DCは、電源線LVDDに流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが既述の規定値未満の場合には、第1の制御電位よりも高い第2の制御電位(“High”レベル)の制御信号SCを保護用pMOSトランジスタMpのゲートに出力して、保護用pMOSトランジスタMpをオフさせる。
なお、第2の制御電位は、例えば、電源線LVDDの電源電位である。これにより、第2の制御電位(“High”レベル)の制御信号SCが保護用pMOSトランジスタMpのゲートに印加されるとき、保護用pMOSトランジスタMpのゲートーソース間電圧は、PN接合ダイオードDの順電圧だけプラスになる。すなわち、保護用pMOSトランジスタMpが確実にオフして、オフリーク電流が抑制される。
ここで、図8は、図7に示すESD保護回路200のダイオードDをNPN型バイポーラトランジスタで構成した場合における、半導体集積回路2000の回路図である。
図8に示すように、PN接合ダイオードDは、例えば、エミッタが保護用pMOSトランジスタMpのソースに接続され、コレクタが電源線LVDDに接続され、ダイオード接続されたNPN型バイポーラトランジスタBpである。
なお、PN接合ダイオードDは、例えば、ドレインが保護用pMOSトランジスタMpのソースに接続され、ソース、基板電極、および、ゲートが電源線LVDDに接続され、ダイオード接続されたpMOSトランジスタであってもよい。
なお、ESD保護回路200のその他の構成は、実施例1のESD保護回路100と同様である。そして、ESD保護回路200の動作は、実施例1のESD保護回路100と同様である。
すなわち、本実施例2に係るESD保護回路によれば、消費電流を低減することができる。
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
1000、2000 半導体集積回路
100、200 ESD保護回路
101 内部回路
DC 検知制御回路
Mn 保護用nMOSトランジスタ
Mp 保護用pMOSトランジスタ
D PN接合ダイオード
100、200 ESD保護回路
101 内部回路
DC 検知制御回路
Mn 保護用nMOSトランジスタ
Mp 保護用pMOSトランジスタ
D PN接合ダイオード
Claims (7)
- 電源に接続された電源線と接地に接続された接地線との間に接続された内部回路を、前記電源線に流れるサージ電流から保護するESD保護回路であって、
前記電源線と前記接地線との間に接続され、前記電源線に流れる電流を検出し、この検出結果に応じた制御信号SCを出力する検知制御回路と、
ドレインが前記電源線に接続され、ゲートに前記制御信号が供給される保護用nMOSトランジスタと、
アノードが前記保護用nMOSトランジスタのソースに接続され、カソードが前記接地線に接続された1段のPN接合ダイオードと、を備え、
前記検知制御回路は、
前記電源線に流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合には、第1の制御電位の前記制御信号を前記保護用nMOSトランジスタのゲートに出力して、前記保護用nMOSトランジスタをオンさせ、
前記傾きが前記規定値未満の場合には、前記第1の制御電位よりも低い第2の制御電位の前記制御信号を前記保護用nMOSトランジスタのゲートに出力して、前記保護用nMOSトランジスタをオフさせる
ことを特徴とするESD保護回路。 - 前記保護用nMOSトランジスタに流れる電流の大きさは、前記PN接合ダイオードに流れる電流の大きさと等しい
ことを特徴とする請求項1に記載のESD保護回路。 - 前記PN接合ダイオードのアノードは、前記保護用nMOSトランジスタのソースのみに電気的に接続されている
ことを特徴とする請求項1に記載のESD保護回路。 - 前記第2の制御電位は、前記接地線の接地電位であることを特徴とする請求項1に記載のESD保護回路。
- 前記第1の制御電位と前記接地電位との電位差は、前記PN接合ダイオードの順電圧の絶対値よりも大きい
ことを特徴とする請求項1に記載のESD保護回路。 - 前記PN接合ダイオードは、
ドレインが前記保護用nMOSトランジスタのソースに接続され、ソース、基板電極、および、ゲートが前記接地線に接続され、ダイオード接続されたnMOSトランジスタ、または、
エミッタが前記保護用nMOSトランジスタのソースに接続され、コレクタが前記接地線に接続され、前記ダイオード接続されたPNP型バイポーラトランジスタである
ことを特徴とする請求項1に記載のESD保護回路。 - 電源に接続された電源線と接地に接続された接地線との間に接続された内部回路を、前記電源線に流れるサージ電流から保護するESD保護回路であって、
前記電源線と前記接地線との間に接続され、前記電源線に流れる電流を検出し、この検出結果に応じた制御信号を出力する検知制御回路と、
ドレインが前記接地線に接続され、ゲートに前記制御信号が供給される保護用pMOSトランジスタと、
アノードが前記電源線に接続され、カソードが前記保護用pMOSトランジスタのソースに接続された1段のPN接合ダイオードと、を備え、
前記検知制御回路は、
前記電源線に流れる電流の増加に伴い発生する時間に対する電圧変化の傾きが予め設定された規定値以上の場合には、第1の制御電位の前記制御信号を前記保護用pMOSトランジスタのゲートに出力して、前記保護用pMOSトランジスタをオンさせ、
前記傾きが前記規定値未満の場合には、前記第1の制御電位よりも高い第2の制御電位の前記制御信号を前記保護用pMOSトランジスタのゲートに出力して、前記保護用pMOSトランジスタをオフさせる
ことを特徴とするESD保護回路。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10236684B2 (en) | 2016-10-24 | 2019-03-19 | Kabushiki Kaisha Toshiba | ESD protection circuit |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106532671A (zh) * | 2016-12-26 | 2017-03-22 | 杭州迦美信芯通讯技术有限公司 | 一种esd电路的rc型静电钳位电路 |
US11557895B2 (en) * | 2021-04-30 | 2023-01-17 | Taiwan Semiconductor Manufacturing Company, Ltd | Power clamp |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05327442A (ja) * | 1992-05-15 | 1993-12-10 | Nissan Motor Co Ltd | 負荷短絡保護機能付きmos形パワー素子 |
JP2001230425A (ja) * | 2000-02-17 | 2001-08-24 | Seiko Epson Corp | Mosダイオード回路 |
JP2010073834A (ja) * | 2008-09-17 | 2010-04-02 | Toyota Motor Corp | 静電気保護回路 |
JP2010186954A (ja) * | 2009-02-13 | 2010-08-26 | Syswave Corp | 静電破壊保護回路 |
WO2012137651A1 (ja) * | 2011-04-04 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 電力用半導体装置 |
JP2012253266A (ja) * | 2011-06-06 | 2012-12-20 | Sony Corp | 半導体集積回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6671153B1 (en) * | 2000-09-11 | 2003-12-30 | Taiwan Semiconductor Manufacturing Company | Low-leakage diode string for use in the power-rail ESD clamp circuits |
US6573566B2 (en) * | 2001-07-09 | 2003-06-03 | United Microelectronics Corp. | Low-voltage-triggered SOI-SCR device and associated ESD protection circuit |
TWI278094B (en) * | 2005-12-06 | 2007-04-01 | Novatek Microelectronics Corp | Electrostatic discharge protection apparatus for high-voltage products |
US7839612B1 (en) * | 2006-10-09 | 2010-11-23 | Marvell International Ltd. | Circuits, architectures, apparatuses, systems, and methods for ESD protection of integrated circuits having multiple power rails |
JP5656658B2 (ja) * | 2011-01-14 | 2015-01-21 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
JP2012253241A (ja) * | 2011-06-03 | 2012-12-20 | Sony Corp | 半導体集積回路およびその製造方法 |
US9058886B2 (en) * | 2013-03-22 | 2015-06-16 | Kabushiki Kaisha Toshiba | Power supply circuit and protection circuit |
-
2013
- 2013-08-28 JP JP2013177168A patent/JP2015046507A/ja active Pending
-
2014
- 2014-02-27 TW TW103106780A patent/TWI500230B/zh not_active IP Right Cessation
- 2014-03-04 US US14/196,395 patent/US20150062764A1/en not_active Abandoned
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05327442A (ja) * | 1992-05-15 | 1993-12-10 | Nissan Motor Co Ltd | 負荷短絡保護機能付きmos形パワー素子 |
JP2001230425A (ja) * | 2000-02-17 | 2001-08-24 | Seiko Epson Corp | Mosダイオード回路 |
JP2010073834A (ja) * | 2008-09-17 | 2010-04-02 | Toyota Motor Corp | 静電気保護回路 |
JP2010186954A (ja) * | 2009-02-13 | 2010-08-26 | Syswave Corp | 静電破壊保護回路 |
WO2012137651A1 (ja) * | 2011-04-04 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 電力用半導体装置 |
JP2012253266A (ja) * | 2011-06-06 | 2012-12-20 | Sony Corp | 半導体集積回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10236684B2 (en) | 2016-10-24 | 2019-03-19 | Kabushiki Kaisha Toshiba | ESD protection circuit |
Also Published As
Publication number | Publication date |
---|---|
US20150062764A1 (en) | 2015-03-05 |
TWI500230B (zh) | 2015-09-11 |
TW201513514A (zh) | 2015-04-01 |
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