JP2007173823A - 入力電圧感知回路 - Google Patents

Abstract

【課題】高速で正確な感知を可能にするとともに、ＥＳＤ保護を行う、新規な入力電圧感知回路を提供する。
【解決手段】この入力電圧感知回路は、回路入力端子と、第１および第２の入力端子を有し、かつ、前記入力端子のうち第１の入力端子が、基準電圧に結合されている比較器と、回路入力端子と比較器の入力端子のうち、第２の入力端子との間に設けられたスイッチ回路であって、所定電圧を超える電圧から、比較器を保護するために設けられ、その所定電圧でスイッチがオフになるスイッチ回路と、所定の値を超える静電誘導電圧を放電するために、回路入力端子に結合された、静電放電回路とを備えている。
【選択図】図３

Description

本発明は、しきい値交差を正確かつ迅速に検出することができる、負の電圧から正の高電圧までの広い動的電圧範囲を有する電圧を感知するための入力電圧感知回路に関する。

本願は、２００５年１２月２０日出願の、ＩＮＰＵＴ ＶＯＬＴＡＧＥ ＳＥＮＳＩＮＧ ＣＩＲＣＵＩＴという名称の特許文献１の利益および優先権を主張するものである。その開示の全体を本明細書に、参照用として組み込むものである。

このようなタイプの回路の要件は、入力信号範囲が広く、かつ回路に損傷を与えることなく、広い入力信号範囲を受け取ることができなければならないことである。例えば、−１０Ｖ〜２００Ｖの信号範囲が、本発明の適用範囲である。更に、入力段の遅延は、非常に小さくなければならず、しきい値検出は、非常に正確でなければならず、入力は静電放電（ＥＳＤ）保護されなければならない。

図１は、入力電圧を感知するための従来技術の回路の例を示す。抵抗器Ｒ１およびＲ２を備える分圧器が、ＩＣ内にある高速比較器への集積回路入力ピンに設けられたツェナーダイオードＤ１によってクランプされている。この回路の欠点は、抵抗器Ｒ１および寄生容量によってもたらされる外部ＲＣ時定数のため、回路が遅いことである。更に、この回路は、入力が高電圧であるとき、分圧器内で電力を消費する。更に、この回路は高価であり、ＩＣの外側の外部構成要素用のスペースを必要とする。

図２は、抵抗器Ｒ１およびツェナーダイオードＤ１を使用した、別の従来技術の回路を示す。この回路の利点は、回路をＩＣ内に完全に集積できることである。欠点は、抵抗器Ｒ１内で消費される電力とＲＣ時定数との間のトレードオフのために、ＲＣ遅延が依然として大きいことである。というのも、低電力消費を実現するには、高いＲ１の値が必要とされるからである。更に、この回路は、往々にして容易に入手することができない、高電圧抵抗器Ｒ１を必要とする。
米国仮出願第６０／７５１，９１２号

本発明は、高速で正確な感知を可能とし、かつＥＳＤ保護を提供する、新規の高電圧入力構造体を提供するものである。この構造体は、例えば−１０Ｖ〜２００Ｖ（それに限定されるものではない）の非常に広い範囲の入力電圧に耐えることもできる。別の利点は、この構造体をＩＣ内に完全に集積して、直接感知による安価な解決策を提供することができることである。更に、この構造体は、高電圧ＩＣ製造プロセスにおいて利用できる標準構成要素を使用して製作することができる。

本発明によれば、回路入力端子と、第１および第２の入力端子を有し、前記入力端子のうち、第１の入力端子が基準電圧に結合されている比較器と、回路入力端子と比較器の入力端子のうち、第２の入力端子との間に設けられ、所定電圧を超える電圧から比較器を保護するようになっており、その所定電圧で、スイッチがオフになるスイッチ回路と、所定の値を超える静電誘導電圧を放電するために、回路入力端子に結合された、静電放電回路とを備える入力電圧感知回路が提供される。

本発明の他の目的、特徴、および利点は、次に続く詳細な説明から明らかとなると思う。

以下本発明を、図面を参照して、詳細に説明する。

図３は、本発明による入力電圧感知回路を示す。トランジスタＭ１は、高電圧ＭＯＳＦＥＴ、例えばＮＭＯＳである。トランジスタＭ１は、入力電圧が、ＶＣＣより高くドレイン破壊電圧までのとき、例えば２００Ｖよりも大きいとき、それ自体をオフにすることによって、高速比較器ＣＯＭＰの低電圧入力を保護する。

逆向きに結合されたダイオードＤ２およびＤ１が、高電圧ＥＳＤ保護回路を形成している。Ｄ２は、高電圧終端ダイオードを備えることがある。そのようにすることにより、高電圧ＥＳＤデバイス（例えば２００Ｖ）を形成すること、および抵抗器Ｒ１に高電圧基板をもたらすことの２つの目的が満たされる。このようにして、抵抗器Ｒ１のみが、高電圧抵抗器ではなく、通常の低電圧ポリシリコン抵抗器になる。そのことにより、感知の精度に影響が及ぼされることはない。

ダイオードＤ１は、入力が−１０Ｖまでの負の電圧に設定されたとき、ＥＳＤ回路を通じての伝導をブロックするのに使用される低電圧ダイオードを備えることがある。

抵抗器Ｒ１も、トランジスタＭ１を静電放電から保護し、入力電圧が負になるとき電流を制限し、負の電圧感知の実現性を提供する働きをする。電流Ｉを、電流源からＭ１のソースに注入し、ＶＦＯＲＷＡＲＤＭＡＸをＭ１のボディダイオード（図示せず）の両端間の最大許容順方向バイアス、例えば５０ｍＶと考えると、感知できる最小の負の電圧は、ＶＦＯＲＷＡＲＤＭＡＸ×Ｒ１／ＲＤＳＯＮＭ１となる。

高電圧ＥＳＤ回路は、入力電圧が負になるとき、ラッチアップを回避するように設計するべきである。

図４では、図中のゾーン２とゾーン３の間に、通常の高電圧ダイオードＤ２を示す。ゾーン３は、ゾーン２（高電圧Ｎエピタキシアル領域）を取り囲む円形のＰ分離領域である。ゾーン４は、低電圧構成要素用の低電圧（最大２０Ｖまで）Ｎエピタキシアルである。

図４に示す構造体は、ゾーン２、３および４内に、寄生ＮＰＮトランジスタを、またゾーン１、２および３内に、寄生ＰＮＰトランジスタを含んでいる。これらの２つの寄生デバイスは、入力電圧が負になるときオンになるサイリスタを形成している。本発明による高電圧回路では、ベータＮＰＮ×ベータＰＮＰが１未満になって、サイリスタが常にオフになるように、ＮＰＮ構造のベータ利得を激減させることによって、サイリスタがオンになるのを回避する。

本発明による高電圧ＥＳＤ構造の一実施形態の断面を、図５に示してある。ゾーン４および５は、やはり円形である。ゾーン４は、そこを通って電流が流れないように、フローティングのままにする。寄生ＮＰＮトランジスタのコレクタが、ゾーン６である。ゾーン２によって注入された電流は、トランジスタ効果によって、ゾーン４に伝達されず、ゾーン６に伝達される電流はずっと小さくなる。したがって、寄生ＮＰＮトランジスタの電流利得は大きく低減される。ＮＰＮトランジスタ利得を更に低減するために、別のフローティングＮエピタキシアルリング、およびＰ分離リングを追加することができる。

ＶＩＮＰＵＴ（図３のＶＤノード）とゾーン２の間の抵抗器を使用して、ゾーン１、２、および３によって形成されるＰＮＰトランジスタの破壊電圧ＶＣＥ０を調整する。破壊電圧が低すぎると（抵抗器がないときが最も低い）、通常動作の際に入力上の最大電圧は制限され、破壊電圧が高すぎると、ＥＳＤ能力は弱められる。

図６は、入力電圧感知回路の一適用例を示す。回路を、コントローラ６０内（ＩＮ−およびＩＮ＋の入力端）に組み込んで、同期整流器７０の両端間の電圧を感知することによって、電流がある方向に流れ始めたとき、同期整流器デバイスがコントローラ６０によっていつオンにされるべきかを決定することができる。

以上、本発明を、その特定の実施形態に関して説明してきたが、他の多くの変形形態および修正形態、ならびに他の使用法が、当業者には明らかであると思う。したがって、本発明の範囲は、本明細書における特定の開示によってではなく、添付の特許請求の範囲によってのみ限定されるべきである。

従来技術の回路を示す図である。 別の従来技術の回路を示す図である。 本発明による回路を示す図である。 ＥＳＤ回路を示す図である。 ＥＳＤ構造を組み込んだ、本発明による構造体を示す図である。 図３の回路の一適用例を示す図である。

符号の説明

Ｒ１ 抵抗器
Ｒ２ 抵抗器
Ｄ１ ツェナーダイオード、ダイオード
ＶＤ ノード
Ｄ２ 高電圧ダイオード
Ｍ１ トランジスタ
Ｉ 電流
ＣＯＭＰ 高速比較器
１ ゾーン
２ ゾーン、高電圧Ｎエピタキシアル領域
３ ゾーン、円形Ｐ分離領域
４ ゾーン、低電圧Ｎエピタキシアル
５ ゾーン
６ ゾーン、寄生ＮＰＮトランジスタのコレクタ
６０ コントローラ
７０ 同期整流器

Claims (15)

1. 入力電圧感知回路であって、
   回路入力端子と、
   第１および第２の入力端子を有し、前記入力端子のうち、前記第１の入力端子が基準電圧に結合されている比較器と、
   前記回路入力端子と比較器の入力端子のうち、第２の入力端子との間に設けられ、所定電圧を超える電圧から、前記比較器を保護するようになっており、その所定電圧で、スイッチがオフになるスイッチ回路と、
   所定の値を超える静電誘導電圧を放電するために、前記回路入力端子に結合された、静電放電回路とを備える入力電圧感知回路。
2. 前記スイッチ回路は、トランジスタを備える、請求項１に記載の入力電圧感知回路。
3. 前記トランジスタは、前記回路入力端子と第２の比較器入力端子との間で直列に接続されたドレイン端子およびソース端子を有し、かつほぼ前記トランジスタがオフになる電圧レベルに接続されているゲートを有するＭＯＳＦＥＴを備える、請求項２に記載の入力電圧感知回路。
4. 前記静電放電回路は、第１および第２の逆向きに直列接続されたダイオードを備え、前記第１のダイオードは、入力電圧が所定の負の電圧を超えたとき、伝導をブロックするための低電圧ダイオードを備え、かつ前記第２のダイオードは、高電圧終端ダイオードを備えている、請求項１に記載の入力電圧感知回路。
5. 更に、前記スイッチと直列をなす抵抗器を備えている、請求項１に記載の入力電圧感知回路。
6. 更に、前記スイッチと直列をなす抵抗器を備えている、請求項４に記載の入力電圧感知回路。
7. 前記第２のダイオードは、前記抵抗器のための高電圧基板を提供している、請求項６に記載の入力電圧感知回路。
8. 前記抵抗器は、低電圧ポリシリコン抵抗器を備えている、請求項５に記載の入力電圧感知回路。
9. 前記比較器の第２の入力に結合され、負の入力電圧の感知を可能にするために、前記ＭＯＳＦＥＴのボディダイオードに、順方向バイアスをかける電流をもたらす電流源を更に備える、請求項３に記載の入力電圧感知回路。
10. 前記静電放電回路は、前記第２のダイオードがＰＮ接合を有し、前記ダイオードを形成するＰ領域は、前記ダイオードの前記Ｎ領域を形成するプレサム（ｐｒｅｓｕｍ）高電圧Ｎエピタキシアル領域を取り囲む円形の分離であり、低電圧Ｎエピタキシアル領域は、前記Ｐ領域の前記高電圧Ｎエピタキシアル領域とは反対側に設けられた構造体を備え、前記構造体は、前記Ｎエピタキシアル高電圧領域と、前記Ｐ領域と、前記低電圧Ｎエピタキシアル領域とを備える寄生ＮＰＮトランジスタを有し、更に前記回路入力端子に接続された更なるＰ領域と、前記Ｎエピタキシアル高電圧領域と、前記分離プレサムとによる寄生ＰＮＰトランジスタを備え、前記寄生ＮＰＮトランジスタおよび寄生ＰＮＰトランジスタがサイリスタを形成し、前記寄生ＮＰＮトランジスタの利得は、前記寄生ＮＰＮトランジスタの前記利得×前記寄生ＰＮＰトランジスタの利得が１未満になるように低減され、それによって、前記入力電圧が負になるとき、前記サイリスタがオンになるのが防止されるようになっている、請求項４に記載の入力電圧感知回路。
11. 前記低電圧Ｎエピタキシアル領域を取り囲む第２のＰ分離領域が設けられ、前記低電圧Ｎエピタキシアル領域はフローティングのままにされ、かつ前記第２のＰ領域の反対側に、更なるＮエピタキシアル領域が設けられている、請求項１０に記載の入力電圧感知回路。
12. 前記回路入力端子と前記高電圧Ｎエピタキシアル領域との間に、前記寄生ＰＮＰトランジスタのコレクタ−エミッタ破壊電圧を調整するための抵抗器が配設されている、請求項１１に記載の入力電圧感知回路。
13. 前記第２のＰ分離領域はグランドに結合され、前記第２のＮエピタキシアル領域は電源に結合されている、請求項１１に記載の入力電圧感知回路。
14. 前記寄生ＮＰＮトランジスタの利得を更に低減するためにの、少なくとも１つの追加のフローティングＮエピタキシアル領域、およびＰ分離領域を更に備える、請求項１１に記載の入力電圧感知回路。
15. 回路は、同期整流器として使用されるＭＯＳＦＥＴのソース端子−ドレイン端子両端間の電圧を感知して、前記ＭＯＳＦＥＴをいつオンにするかを決定するために設けられている、請求項１に記載の入力電圧感知回路。

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