JP2012034079A - 絶縁ゲート型デバイスの駆動回路 - Google Patents
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Abstract
【解決手段】パワーMOSFET8のゲート−ソース間にパワーMOSFET8のゲート電圧を下げるためのゲート電圧制御用MOSFET14を設け、ゲート電圧制御用MOSFET14のゲート−ドレイン間にプルアップ素子としてN型デプレッションMOSFET25を設ける。そして、N型デプレッションMOSFET25を、パワーMOSFET8のドレイン電圧Vdが急激に持ち上げられたときに発生する、パワーMOSFET8のゲート−ドレイン間の寄生容量Cgdの充電電流Irによって駆動されるように構成する。
【選択図】 図1
Description
この図11に示すように、抵抗負荷や誘導負荷等である負荷102の一端を電源101に接続し、負荷102の他端を負荷駆動制御素子(高機能MOSFET)103に接続している。負荷駆動制御素子103は、ドレイン端子104、ゲート端子105、ソース端子106の3端子で構成する。ドレイン端子104は負荷102の他端に接続し、ソース端子106はグランドに接続している。また、ゲート端子105には、外部からゲート信号が入力される。負荷駆動制御素子103は、駆動回路部117と、パワー部118とで構成されており、駆動回路部117とパワー部118とは1つの半導体チップ内に形成する。
負荷駆動制御素子103のゲート端子105およびパワーMOSFET108のゲート電位123とグランド電位(ソース電位)124との間には、温度を検出する温度検出センサ111と、温度検出センサ111の信号処理及び負荷駆動制御素子3の閾値電圧を決定する論理回路112と、論理回路112の信号を受けてゲート電位123のシャットダウンを制御するゲート電圧制御用MOSFET114とをそれぞれ設ける。
その他にゲート電位123とグランド電位(ソース電位)124との間には、パワーMOSFET108のゲートの保護素子としてダイオード109及び抵抗113があり、ダイオード109と抵抗113の接続点はゲート端子105に接続されている。さらに、ゲート端子105にノイズが来てもパワーMOSFET108がオンしないようにゲート電位123をプルダウンするための定電流源116がある。
また、論理回路112及びゲート電圧制御用MOSFET114は、ゲート端子105に負荷駆動制御素子103の閾値電圧が印加されるまでは、パワーMOSFET108のゲート電位123をパワーMOSFET108の閾値電圧より低くして、パワーMOSFET108をオンしないようにする、閾値決定機能も有している。
そのため、パワーMOSFET108をオン状態からオフ状態へ切り替える際に、寄生容量Cgdの充電電流によりゲート電圧Vgが持上げられる。このとき、オフ時のゲート端子105の電圧Vinがゲート電圧制御用MOSFET114の閾値より低い状態では、ゲート電圧制御用MOSFET114による上記充電電流の引き抜きが行われないため、ターンオフ時間が長くなるといった問題がある。
また、パワーMOSFETがターンオフする際に発生するサージ電圧とターンオフ損失とを効果的に低減するものとして、特許文献1に記載の技術がある。この技術は、パワーMOSFETの主端子に流れる電流をターンオフする際にゲート容量を放電させる電流源回路と、この電流源回路を介してゲート容量を放電する電流値を調整する電流調整回路とを備えるものである。
そこで、本発明は、通常動作への影響(消費電流やRon)を低減しつつ、デバイスの誤オンの防止と高速ターンオフとを実現することができる絶縁ゲート型デバイスの駆動回路を提供することを課題としている。
このように、絶縁ゲート半導体素子のゲート・ドレイン間に形成された寄生容量の充電電流を電源としてゲート電圧制御用半導体素子を駆動するので、ゲート信号を印加する外部入力回路の出力インピーダンスや、ゲート信号の電圧レベルに依存せずに、絶縁ゲート半導体素子の誤オンの防止と高速ターンオフとを実現することができる。
これにより、プルアップ素子を定電流源素子とすることができる。
さらに、請求項3に係る絶縁ゲート型デバイスの駆動回路は、請求項1又は2に係る発明において、前記ゲート電圧制御用半導体素子は、前記ゲート信号の電圧値が前記ゲート電圧制御用半導体素子の閾値電圧よりも高い所定の基準電圧以上であるときにオフ状態となり、前記ゲート信号の電圧値が前記基準電圧を下回っているときだけ、オン状態に駆動制御可能とすることを特徴としている。
このように、閾値制御回路を設けることで、ゲート信号の電圧値が所定の基準電圧に達するまで、ゲート電圧制御用半導体素子によって絶縁ゲート半導体素子のゲート電圧を絶縁ゲート半導体素子の閾値電圧より低くして絶縁ゲート半導体素子をオフしておくことができるので、絶縁ゲート半導体素子がターンオンする電圧を制御することが可能である。そして、プルアップ素子から閾値制御回路の高電位側電源へ電流が流れるのを防止するダイオードを備えることで、プルアップ素子から流れてくる電流の影響を受けずに閾値制御回路を動作させることができる。
(第1の実施形態)
(構成)
図1は、本発明に係る絶縁ゲート型デバイスの駆動回路を適用した半導体集積回路装置の構成を示す回路図である。
この図1に示すように、抵抗負荷や誘導負荷等の負荷2の一端を電源1に接続し、負荷2の他端を半導体集積回路装置である負荷駆動制御素子3に接続している。
負荷駆動制御素子3は、ドレイン端子4、ゲート端子5、ソース端子6の3端子で構成する。ドレイン端子4は負荷2の他端に接続し、ソース端子6はグランドに接続する。また、ゲート端子5には、外部からゲート信号が入力される。負荷駆動制御素子3は、駆動回路部17とパワー部18とで構成されており、これらは1つの半導体チップ内に形成されている。パワー部18は、駆動回路部17によってオンオフ制御されるパワーMOSFET(絶縁ゲート半導体素子)8からなる。
また、ドレイン電位22とグランド電位24との間には、電流検出センサ10を接続する。電流検出センサ10としては、例えば、図2(a)に示すように、抵抗10a及び10bの抵抗分圧を用いたものや、図2(b),(c)に示すように、電流検出MOSFET10c,10dを用いたものがある。
また、ゲート端子5とグランド電位24との間には、論理回路(閾値制御回路)12を接続する。論理回路12としては、例えば、図4に示すように、N型デプレッションMOSFET12aと、ダイオード12bと、N型エンハンスメントMOSFET12cとから構成される回路を用いることができる。ここで、ダイオード12bは、後述するN型デプレッションMOSFET25を流れる電流が、N型デプレッションMOSFET12aを介して論理回路(閾値制御回路)12の高電位側電源であるゲート端子5に流れないようにするために設けている。
さらに、パワーMOSFET(絶縁ゲート半導体素子)8のゲート電位23とグランド電位24との間には、ゲート電圧制御用MOSFET(ゲート電圧制御用半導体素子)14が接続されており、このゲート電圧制御用MOSFET14のドレイン−ゲート間には、プルアップ素子としてN型デプレッションMOSFET25が接続されている。
さらに、ゲート電位23とグランド電位24との間には、定電流源16が接続されている。この定電流源16は、ゲート端子5にノイズが来てもパワーMOSFET8がオンしないようにゲート電位23をプルダウンするためのものである。なお、定電流源16の出力電流値は、図11に示す従来の定電流源116に要求される電流値より小さく設定されたものを用いることができる。
ドレイン端子4とグランド端子6との間に過電流が流れると、電流検出センサ10の出力、すなわちゲート電圧制御回路15の入力20の電圧は大きくなる。ゲート電圧制御回路15の入力20の電圧が所定電圧以上となると、図5に示すゲート電圧制御回路15のN型エンハンスメントMOSFET15aがオンする。これにより、ゲート電位23を小さくし、ドレイン端子4とグランド端子6との間に流れる電流を制限する。
温度上昇に伴い、温度検出センサ11の出力、すなわち論理回路12の入力21の電圧は小さくなる。論理回路12の入力21の電圧が所定電圧以下となると、論理回路12からゲート電圧制御用MOSFET14のゲート19に電圧Vinを印加する。これにより、ゲート電圧制御用MOSFET14がオンし、ゲート電位23がパワーMOSFET8の閾値電圧より低くなる。このようにして負荷駆動制御素子3をオフする。
そして、時刻t3で、ゲート端子5の電圧Vinが負荷駆動制御素子3の閾値VIN(th)に達すると、論理回路12がオフ信号(Va=Vin)を出力することによりゲート電圧制御用MOSFET14がオフする。これにより、パワーMOSFET8のゲートにゲート端子5の電圧Vinが印加される。このように、ゲート電圧制御用MOSFET14は、ゲート端子5の電圧Vinが閾値VIN(th)を下回っているときだけオン状態に制御可能とする。
このように、Va(th)<Vg(th)とすることにより、パワーMOSFET8のゲート電位23を制御することができ、負荷駆動制御素子3の閾値VIN(th)を決定することが可能である。
本実施形態では、通常動作時において、N型デプレッションMOSFET25の電流が論理回路12のN型エンハンスメントMOSFET12cを流れる。そのため、この電流を考慮し、所望の特性が得られるよう論理回路12のN型デプレッションMOSFET12aとN型エンハンスメントMOSFET12cのサイズを設定する。
次に、本実施形態の動作について説明する。
今、負荷駆動制御素子3をオン状態とするべく、外部から負荷駆動制御素子3のゲート端子5にゲート信号を入力したものとする。このとき、図12に示すように、ゲート信号として三角波を入力したものとすると、上述した閾値決定機能により、時刻t3でゲート端子5の電圧が負荷駆動制御素子3の閾値VIN(th)に達するまで、ゲート電位23(Vg)はパワーMOSFET8の閾値電圧より低くなる。そのため、パワーMOSFET8は、時刻t3までオフ状態を維持する。その後、時刻t3で、ゲート端子5の電圧Vinが閾値VIN(th)に達すると、ゲート電圧制御用MOSFET14がオフし、パワーMOSFET8のゲートにその時点でのゲート端子5の電圧Vinが印加される。これにより、パワーMOSFET8がオンし、負荷駆動制御素子3がオン状態となる。
図6は、パワーMOSFET8の素子構造を示す図である。ドレイン端子,ソース端子,ゲート端子をそれぞれD,S,Gで示している。
この図6に示すように、パワーMOSFET8は、n+基板の上に形成されたn-エピタキシャル層表面側に低濃度のp型層(pウェル)と高濃度のn型層とを二重拡散で形成した構造となっている。パワーMOSFET8のゲート−ドレイン間には、比較的大きな寄生容量Cgdが形成されている。
パワーMOSFET8のゲート−ドレイン間には寄生容量Cgd、ドレイン−ソース間には寄生容量Cds、ゲート−ソース間には寄生容量Cgsが形成されている。
パワーMOSFET8に負荷2(インダクタL)を介して電源1から電源電圧VBを印加すると、容量Cdsを充電する電流Idsと、容量Cgdを充電する電流Igdとが流れる。電流Igdの一部は電流Igsとなって容量Cgsを充電し、残りの電流Irはゲート抵抗13(放電抵抗R)を介して放電される。このとき、パワーMOSFET8のゲート電圧Vgは、電流Igsによる容量Cgsの充電電圧に等しく、また放電抵抗Rによる電圧降下Ir・Rに等しい。
したがって、パワーMOSFET8がオフ状態であるときに電源電圧VBが急激に上昇すると、容量Cgdを充電する電流Igdが流れ、この電流Igdの一部が電流Irとして放電抵抗Rを流れることにより、パワーMOSFET8のゲート電圧Vgが急激に持ち上げられる。
電源電圧VBが急激に上昇し、時刻t11でパワーMOSFET8のゲート電圧VgがパワーMOSFET8の閾値Vg(th)以上に持ち上げられたものとする。すると、この時刻t11で、パワーMOSFET8がオフ状態からオン状態へ切り替わる。
このとき、容量Cgdには一定電流が流れるため、容量Cgdの両端電圧は直線的に上昇する。また、ゲート電圧VgはパワーMOSFET8の閾値電圧Vg(th)でほぼ一定となるため、容量Cgdの両端電圧の上昇に伴い、パワーMOSFET8のドレイン電圧Vdも直線的に上昇する(ドレイン電圧Vd=ゲート電圧Vg+容量Cgdの両端電圧)。
なお、ここでは、ゲート端子5の電圧がゲート電圧制御用MOSFET14の閾値より低い状態である場合について説明したが、ゲート端子5がハイインピーダンス素子にてグランド7に接続された状態や、ゲート端子5が図9に示すような入力回路に接続された状態でも同様の現象が生じる。
また、ターンオフ動作においても、ターンオフ時の寄生容量Cgdによる電流Irを上記同様素早く引き抜くことができる。そのため、高速にターンオフ動作を行うことができる。
上記実施形態では、パワーMOSFETのゲート−ソース間にゲート電圧制御用MOSFETを設け、ゲート電圧制御用MOSFETのゲート−ドレイン間にプルアップ素子としてN型デプレッションMOSFETを設ける。そして、ゲート電圧制御用MOSFETを、パワーMOSFETのゲート−ドレイン間の寄生容量を充電する電流Irにより駆動する構成とする。
このように、ゲート端子に印加されるゲート信号の電圧レベルや、ゲート端子に電圧を印加する外部入力回路の出力インピーダンス等に依存せず、電源電圧が急激に上昇した際のパワーMOSFETの誤オンを防止することができると共に、高速でパワーMOSFETをターンオフさせることができる。
さらに、ゲート電圧制御用MOSFETをオンさせることで電流Irを引き抜くため、チップサイズが小さくてすむと共に、消費電流の増加やパワーMOSFETの通電能力の低下(Ronの増大)などの通常動作への影響を抑えることができる。
なお、上記実施形態においては、絶縁ゲート半導体素子としてパワーMOSFET8を用いる場合について説明したが、IGBT(絶縁ゲート型バイポーラトランジスタ)を用いることもできる。
また、上記実施形態においては、プルアップ素子としてN型デプレッションMOSFET12a及び25を用いる場合について説明したが、これに代えて抵抗を用いることもできる。図1に示すように、プルアップ素子としてデプレッションMOSFETを用いると、定電流源素子とすることができ、抵抗を用いる場合と比較して電源電圧が高くなっても電流値の増加を僅かにすることができるが、製造工程は増加する。プルアップ素子として抵抗を用いることで、製造工程を簡易化することができる。
さらに、上記実施形態においては、定電流源16を省略することも可能である。
Claims (4)
- 外部から入力されるゲート信号に基づいて絶縁ゲート半導体素子を駆動する絶縁ゲート型デバイスの駆動回路であって、
前記絶縁ゲート半導体素子のゲート・ソース間に接続されたゲート電圧制御用半導体素子と、
前記ゲート電圧制御用半導体素子のゲート・ドレイン間に接続されたプルアップ素子と、を備え、
前記ゲート電圧制御用半導体素子は、前記絶縁ゲート半導体素子のゲート・ドレイン間に形成された寄生容量の充電電流によって駆動されることを特徴とする絶縁ゲート型デバイスの駆動回路。 - 前記プルアップ素子は、デプレッション型のMOSFETであることを特徴とする請求項1に記載の絶縁ゲート型デバイスの駆動回路。
- 前記ゲート電圧制御用半導体素子は、前記ゲート信号の電圧値が前記ゲート電圧制御用半導体素子の閾値電圧よりも高い所定の基準電圧以上であるときにオフ状態となり、前記ゲート信号の電圧値が前記基準電圧を下回っているときだけ、オン状態に駆動制御可能とすることを特徴とする請求項1又は2に記載の絶縁ゲート型デバイスの駆動回路。
- 前記ゲート信号に基づいて前記ゲート電圧制御用半導体素子を駆動制御する閾値制御回路を備え、
前記プルアップ素子から前記閾値制御回路の高電位側電源へ電流が流れることを防止するダイオードを備えることを特徴とする請求項1〜3の何れか1項に記載の絶縁ゲート型デバイスの駆動回路。
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