JP7196614B2 - ゲート駆動装置 - Google Patents

ゲート駆動装置 Download PDF

Info

Publication number
JP7196614B2
JP7196614B2 JP2019002597A JP2019002597A JP7196614B2 JP 7196614 B2 JP7196614 B2 JP 7196614B2 JP 2019002597 A JP2019002597 A JP 2019002597A JP 2019002597 A JP2019002597 A JP 2019002597A JP 7196614 B2 JP7196614 B2 JP 7196614B2
Authority
JP
Japan
Prior art keywords
voltage
switching element
gate
value
saturation current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019002597A
Other languages
English (en)
Other versions
JP2020113867A (ja
Inventor
博則 秋山
章雅 丹羽
昌弘 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2019002597A priority Critical patent/JP7196614B2/ja
Publication of JP2020113867A publication Critical patent/JP2020113867A/ja
Application granted granted Critical
Publication of JP7196614B2 publication Critical patent/JP7196614B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)

Description

本発明は、スイッチング素子のゲートを駆動するゲート駆動装置に関する。
特許文献1には、駆動対象のスイッチング素子であるIGBTのコレクタ・エミッタ間電圧と主電流をモニタしながら、それらに応じてゲート電流を調整することにより、サージ電圧を抑制しつつ素子損失の増大を抑制するゲート駆動装置が開示されている。このように、従来、スイッチング素子の保護と、スイッチング素子における損失の低減と、の両立を図るための技術が考えられている。スイッチング素子の保護としては、上述したサージ電圧からの保護だけではなく、次のような短絡電流からの保護も必要となる。
すなわち、IGBT、MOSトランジスタなどのスイッチング素子が直列接続された構成のハーフブリッジ回路において、一方のスイッチング素子が短絡故障している状態で他方のスイッチング素子がオンされた場合、これらスイッチング素子に短絡電流が流れる。上記短絡電流は、ハーフブリッジ回路に供給される電源電圧、つまりスイッチング素子のオフ時に主端子に印加される電圧およびスイッチング素子のゲート電圧などに応じて定まる飽和電流に到達するまで上昇する。なお、上記ゲート電圧とは、スイッチング素子がMOSトランジスタである場合にはゲート・ソース間電圧に相当し、スイッチング素子がIGBTである場合にはゲート・エミッタ間電圧に相当する。
上記したように短絡電流が流れることにより、その短絡電流とスイッチング素子の主端子間電圧との積を積分した値に相当する短絡エネルギーが発生し、その短絡エネルギーにより発生する熱でスイッチング素子が故障に至る可能性がある。なお、上記主端子間電圧とは、スイッチング素子がMOSトランジスタである場合にはドレイン・ソース間電圧に相当し、スイッチング素子がIGBTである場合にはコレクタ・エミッタ間電圧に相当する。従来、スイッチング素子のゲートを駆動するゲート駆動装置として、このような短絡電流が流れる状態である短絡異常を検知すると、スイッチング素子を強制的にオフする短絡保護機能が搭載されたモジュールが存在する。
特開2007-221863号公報
しかし、上記したような機能が搭載されたモジュールにおいて、短絡異常の検知後、実際にスイッチング素子がオフされるまでの応答性には限界があり、飽和電流の大きさによっては、短絡エネルギーが過大な値となり、このような短絡保護が成立しなくなるおそれがある。上記飽和電流は、スイッチング素子のゲート電圧が高いほど大きくなる。短絡保護を成立させるという観点でみると、飽和電流が小さいほうがよいことから、オン時におけるスイッチング素子のゲート電圧は低い値に設定されることが望ましい。例えば、最も飽和電流が大きくなると考えられるワースト条件、つまり高電圧の領域を考慮してオン時におけるゲート電圧の値を決定し、その決定したゲート電圧の値でもって全ての動作条件における駆動を行うようにすることが考えられる。このようにすれば、全ての動作条件において短絡保護を成立させることができる。
ただし、ゲート電圧が高くなるほど、スイッチング素子がオン駆動された際、つまりスイッチング素子に電流が流れる際におけるオン抵抗が小さくなる。スイッチング素子の導通損失を低減するという観点でみると、オン抵抗が小さいほうがよいことから、オン時におけるスイッチング素子のゲート電圧は高い値に設定されることが望ましい。そのため、上記したようにワースト条件を考慮してオン時におけるゲート電圧の値を決定すると、飽和電流が小さくなる動作条件である低電圧の領域では、ゲート電圧の値が低く抑えられたことによる導通損失の増加が問題となる。このように、短絡保護と導通損失の低減とはトレードオフの関係にあり、従来の技術では、短絡保護と導通損失の低減との双方を十分に達成することが難しいという課題があった。
本発明は上記事情に鑑みてなされたものであり、その目的は、短絡保護および導通損失の低減を両立することができるゲート駆動装置を提供することにある。
請求項1に記載のゲート駆動装置は、スイッチング素子のゲートを駆動する駆動部(4、48、92、113)と、スイッチング素子のオフ時に主端子に印加される電圧を検出し、その検出値に基づいて電源電圧を間接的に検出する電圧検出部(5、40、62)と、ゲート電圧制御部(8、82)と、を備える。ゲート電圧制御部は、電圧検出部の検出値に応じて、オン時におけるスイッチング素子のゲート電圧の値を選択するとともに、その選択結果に基づいてオン時におけるスイッチング素子のゲート電圧を変更する。上記構成によれば、オン時におけるスイッチング素子のゲート電圧の値が最適化され、その結果、短絡保護および導通損失の低減を両立することができるという優れた効果が得られる。
この場合、電圧検出部は、スイッチング素子のオフ時に主端子に印加される電圧を検出し、その検出値に基づいて電源電圧を間接的に検出する構成となっている。
請求項に記載のゲート駆動装置は、さらに、飽和電流推定部(6、73)および許容値算出部(7、74)を備える。飽和電流推定部は、電圧検出部の検出値と、予め取得されたスイッチング素子のゲート電圧および主端子の電圧と飽和電流との関係を表すマップと、に基づいてスイッチング素子の飽和電流を推定する。前述したように、飽和電流は、スイッチング素子のオフ時に主端子に印加される電圧およびスッチング素子のゲート電圧に応じて定まる。したがって、駆動対象とするスイッチング素子が用いられるシステムの仕様に応じて、上記マップを予め作成しておくことが可能であり、そうすることにより、飽和電流推定部は、上記したようにして飽和電流を推定することができる。
前述したように、短絡エネルギーは、短絡電流とスイッチング素子の主端子間電圧との積を積分した値に相当する。許容値算出部は、このような関係を考慮し、電圧検出部の検出値と、予め取得されたスイッチング素子の短絡時の許容エネルギーと、に基づいて飽和電流の許容値を算出する。なお、短絡時の許容エネルギーとは、短絡エネルギーの許容値に相当するものであり、その値の短絡エネルギーが発生したとしても短絡保護が成立しなくなる可能性はないものの、その値を超える短絡エネルギーが発生すると短絡保護が成立しなくなる可能性があるような値に設定される。また、飽和電流の許容値は、スイッチング素子のオンの開始時点から短絡保護が実施される時点までの期間中、その値の短絡電流が流れたとしても上記許容エネルギー以上の短絡エネルギーが発生することがないものの、その値を超える短絡電流が流れると上記許容エネルギー以上の短絡エネルギーが発生する可能性があるような値に設定される。
ゲート電圧制御部は、飽和電流推定部により推定される飽和電流が許容値算出部により算出される許容値を超えることが無い範囲で、オン時におけるスイッチング素子のゲート電圧の値を演算して選択するとともに、その選択結果に基づいてオン時におけるスイッチング素子のゲート電圧を変更する。このようにすれば、オン時におけるスイッチング素子のゲート電圧の値は、飽和電流および許容値に基づいて最適化される。このようにゲート電圧の値の最適化が行われることにより、どのような動作条件であっても、飽和電流が許容値を超えること、つまり許容エネルギー以上の短絡エネルギーが発生することが防止される。また、上記最適化が行われることにより、どのような動作条件であっても、飽和電流が許容値に近いぎりぎりの値となるまでゲート電圧の値を高めることが可能となり、その結果、スイッチング素子の導通損失が低減される。したがって、上記構成によれば、短絡保護および導通損失の低減を両立することができるという優れた効果が得られる。
第1実施形態に係るゲート駆動装置の概略構成を模式的に示す図 第1実施形態に係るスイッチング素子の電圧Vgsおよび電圧Vdsと飽和電流との関係を表すマップの具体的な一例を示す図 第1実施形態に係るゲート電圧の演算および変更に関する処理の概要を示す図 第1実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図 第1実施形態に係る駆動部のオン側の具体的な構成例を模式的に示す図 第1実施形態に係るゲート駆動装置による各制御のタイミングを説明するためのタイミングチャート 第2実施形態に係る第1制御手法による各制御のタイミングを説明するためのタイミングチャート 第2実施形態に係る第2制御手法による各制御のタイミングを説明するためのタイミングチャート 第3実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図 第4実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図 第5実施形態に係るゲート駆動装置の概略構成を模式的に示す図 第6実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図 第7実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図 第8実施形態に係るゲート駆動装置の概略構成を模式的に示す図 第9実施形態に係るゲート駆動装置の具体的な構成例を模式的に示す図
以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
(第1実施形態)
以下、第1実施形態について図1~図6を参照して説明する。
<ゲート駆動装置の概略構成>
図1に示す本実施形態のゲート駆動装置1は、半導体集積回路、つまりICとして構成されており、一対の直流電源線間に接続されたハーフブリッジ回路の下アームを構成するスイッチング素子2のゲートを駆動する。スイッチング素子2は、例えばモータを駆動するためのインバータに用いられるものである。なお、図1などでは、ハーフブリッジ回路の上アームを構成するスイッチング素子、および、それに関連する構成の図示は省略されている。
スイッチング素子2は、パワー素子であり、この場合、Nチャネル型のMOSトランジスタと、そのMOSトランジスタのドレイン・ソース間にソース側をアノードとして接続された、つまりMOSトランジスタに対して逆並列に接続された還流用のダイオードと、を含む構成となっている。なお、この場合、MOSトランジスタとは別の素子として還流用のダイオードが設けられているが、MOSトランジスタのボディダイオードを還流用のダイオードとして利用してもよい。
図示しない高電位側の直流電源線および低電位側の直流電源線3には、例えば数百Vといった比較的高い電圧の電源電圧が供給されている。この場合、電源電圧は、例えば電池などの直流電源から出力される電圧を昇圧電源により昇圧して得られる昇圧電圧であり、その電圧値は一定ではなく変動する可能性がある。スイッチング素子2のドレインは、ノードN1に接続され、そのソースは直流電源線3に接続されている。ノードN1は、図示しないハイサイド側のスイッチング素子とスイッチング素子2との相互接続ノードに相当する。図示は省略するが、ノードN1には、例えばインダクタ、モータの巻線などの負荷が接続される。
ゲート駆動装置1は、外部から与えられる駆動信号Saに基づいて、スイッチング素子2の駆動をPWM制御するものであり、駆動部4、電圧検出部5、飽和電流推定部6、許容値算出部7およびゲート電圧制御部8を備えている。駆動信号Saは、2値の信号であり、例えばハイレベルのときにスイッチング素子2のオンを指令するとともにロウレベルのときにスイッチング素子2のオフを指令する指令信号となっている。
駆動部4は、スイッチング素子2のゲートを駆動するものであり、オンを指令する駆動信号Saが与えられると、スイッチング素子2をオンする。また、駆動部4は、オフを指令する駆動信号Saが与えられると、スイッチング素子2をオフする。詳細は後述するが、駆動部4は、スイッチング素子2のオン時におけるゲート駆動電圧、つまりスイッチング素子2をオンしている期間におけるゲート電圧を変更することができる構成となっている。この場合、ゲート電圧とは、スイッチング素子2のゲート・ソース間電圧Vgsに相当する。以下、ゲート電圧のことを電圧Vgsとも呼ぶこととする。電圧Vgsは、ゲート電圧制御部8から出力される電圧指令信号Sbに応じた値に設定される。
電圧検出部5は、スイッチング素子2のオフ時に主端子に印加される印加電圧を検出する。この検出される電圧は、直流電源線3の電位を基準とした場合におけるスイッチング素子2のドレイン電圧、つまりスイッチング素子2のドレイン・ソース間電圧Vdsに相当する。以下、本電圧のことを電圧Vdsとも呼ぶこととする。電圧Vdsは、前述した電源電圧に応じた電圧となる。したがって、電圧検出部5は、電圧Vdsの検出値に基づいて上記電源電圧を間接的に検出するようになっている。また、電圧Vdsは、電源電圧と同様に、その電圧値は一定ではなく変動する可能性がある。電圧検出部5は、電圧Vdsの検出値Vaを飽和電流推定部6および許容値算出部7へと出力する。
飽和電流推定部6は、スイッチング素子2の飽和電流を推定する。飽和電流は、スイッチング素子2のゲート電圧である電圧Vgsと、スイッチング素子2の主端子の電圧である電圧Vdsと、に基づいて定まる。そこで、本実施形態では、駆動対象となるスイッチング素子2に係る電圧Vgsおよび電圧Vdsと飽和電流との関係が、例えば実験やシミュレーションなどによって事前に取得されている。そして、飽和電流推定部6には、上記関係を表すマップが記憶されている。上記マップとしては、具体的には、例えば図2に示すようなものを採用することができる。
また、飽和電流推定部6には、ゲート電圧制御部8から出力される電圧指令信号Sbが与えられている。飽和電流推定部6は、この電圧指令信号Sbに基づいて、設定されている電圧Vgsの値を取得することができる。なお、スイッチング素子2のゲートの電圧を直接モニタする構成を設ければ、飽和電流推定部6は、その構成によりモニタした電圧に基づいて電圧Vgsの値を取得することも可能である。ただし、この場合、モニタした電圧は、スイッチング素子2の駆動状態、つまりスイッチング素子2がオン状態であるかオフ状態であるかにより変化する。したがって、上記構成では、スイッチング素子2のオン時におけるゲートの電圧を保持するためのサンプルホールド回路が別途必要となる。
飽和電流推定部6は、電圧検出部5から出力される検出値Va、つまり電圧Vdsの値、電圧Vgsの値および予め取得されたマップに基づいてスイッチング素子2の飽和電流を推定する。例えば、電圧Vdsの値が200[V]であるとともに、電圧Vgsの値が15[V]である場合、それらの値をマップに照らし合わせることにより、飽和電流は500[A]であると推定することができる。
このようにして飽和電流推定部6により推定される飽和電流の推定値である飽和電流推定値Iseは、下記(1)式に示すように、電圧Vgsおよび電圧Vdsを変数とする関数として表すことができる。
Ise=f(Vgs,Vds) …(1)
飽和電流推定部6は、上述したようにして推定した飽和電流推定値Iseを、ゲート電圧制御部8へと出力する。
許容値算出部7は、電圧検出部5の検出値Vaと、予め取得されたスイッチング素子2の短絡時の許容エネルギーEtと、に基づいて飽和電流指令値Iscを算出する。許容エネルギーEtは、短絡エネルギーEsの許容値に相当する。短絡エネルギーEsは、下記(2)式に示すように、上アームを構成するスイッチング素子が短絡故障している状態でスイッチング素子2がオンされた場合に各スイッチング素子に流れる短絡電流Idと電圧Vdsとの積を積分した値に相当する。ただし、積分期間は、スイッチング素子2のオンの開始時点から、短絡保護が実施される時点までの時間tdとする。なお、時間tdは、ゲート駆動装置1が適用されるシステムの仕様に応じて定まっている。
Figure 0007196614000001
許容エネルギーEtは、その値の短絡エネルギーEsが発生したとしても短絡保護が成立しなくなる可能性はないものの、その値を超える短絡エネルギーEsが発生すると短絡保護が成立しなくなる可能性があるような値に設定される。なお、許容エネルギーEtは、スイッチング素子2の仕様に応じて定まるものであり、その値は予め取得することができる。
飽和電流指令値Iscは、飽和電流の許容値よりも所定のマージン分だけ低い値に設定される。飽和電流の許容値は、スイッチング素子2のオンの開始時点から短絡保護が実施される時点までの期間中、その値の短絡電流Idが流れたとしても許容エネルギーEt以上の短絡エネルギーEsが発生することがないものの、その値を超える短絡電流Idが流れると許容エネルギーEt以上の短絡エネルギーEsが発生する可能性があるような値に設定されている。許容値算出部7は、下記(3)式を満たすように、飽和電流指令値Iscを算出する。
Es<Et …(3)
具体的には、許容値算出部7は、飽和電流指令値Iscを次のようにして算出する。すなわち、検出値Vaに基づいて取得することができるスイッチング素子2のオフ時の電圧Vdsに基づいて、積分期間中の電圧Vdsを求めることができる。上記したように上アーム側のスイッチング素子が短絡故障している状態でスイッチング素子2がオンされた場合、そのオン期間のほぼ全域にわたって、短絡電流Idが飽和電流に等しい値となる。そこで、許容値算出部7は、下記(4)式に基づいて、飽和電流指令値Iscを算出する。ただし、電圧Vdsの平均値をVds_aveとする。
Isc<Es÷td÷Vds_ave …(4)
許容値算出部7は、上述したようにして算出した飽和電流指令値Iscを、ゲート電圧制御部8へと出力する。
ゲート電圧制御部8は、電圧検出部5の検出値に応じて、オン時におけるスイッチング素子2の電圧Vgsの値を選択するとともに、その選択結果に基づいてオン時におけるスイッチング素子2の電圧Vgsを変更する。具体的には、ゲート電圧制御部8は、飽和電流推定値Iseが飽和電流指令値Iscを超えることが無い範囲で電圧Vgsの値を演算して選択する。また、ゲート電圧制御部8は、その演算結果、ひいては選択結果に基づいて電圧Vgsを変更するための電圧指令信号Sbを生成し、その電圧指令信号Sbを駆動部4へと出力する。ゲート電圧制御部8は、飽和電流推定値Iseが飽和電流指令値Iscに一致するように上記電圧Vgsの演算および変更を実行するようになっている。
ゲート電圧制御部8は、スイッチング素子2の駆動周期毎に上記電圧Vgsの値の演算を行うようになっている。そのため、電圧検出部5は、スイッチング素子2の駆動周期毎にオフ時における電圧Vdsを検出するようになっている。なお、本実施形態では、スイッチング素子2の駆動周期は、PWM制御の1周期となる。また、ゲート電圧制御部8は、電圧Vgsの値の演算後の次の駆動周期におけるスイッチング素子2のオン開始時点までに電圧Vgsの変更を行うようになっている。
<駆動能力の演算および変更に関する処理の概要>
続いて、上記構成のゲート電圧制御部8による電圧Vgsの演算および変更に関する処理の概要について図3を参照して説明する。処理開始後、最初に実行されるステップS100では、駆動部4のオン時における電圧Vgsが初期値に設定される。この場合、初期値は、発生する可能性がある短絡エネルギーEsが許容エネルギーEtよりも十分に低いものとなるような比較的低い値に設定されている。
ステップS200では、電圧Vdsなどに基づいて飽和電流推定値Iseが推定されるとともに、電圧Vdsなどに基づいて飽和電流指令値Iscが算出される。ステップS300では、飽和電流推定値Iseが飽和電流指令値Isc未満であるか否かが判断される。ここで、飽和電流推定値Iseが飽和電流指令値Isc未満である場合、ステップS200で「YES」となり、ステップS400に進む。ステップS400では、電圧Vgsが現状よりも高い値に変更される。
一方、飽和電流推定値Iseが飽和電流指令値Isc以上である場合、ステップS300で「NO」となり、ステップS500に進む。ステップS500では、電圧Vgsが現状よりも低い値に変更される。ステップS400またはステップS500の実行後は、ステップS600に進む。ステップS600では、終了指令が与えられたか否かが判断される。
上記した終了指令は、装置の電源オフ時、何らかの異常が検出されたことに伴うシステム停止時などにゲート駆動装置1の上位の制御装置から与えられるものである。ここで、終了指令が与えられた場合、ステップS600で「YES」となり、本処理が終了となる。一方、終了指令が与えられていない場合、ステップS600で「NO」となり、ステップS200に戻ってステップS200以降の処理が繰り返される。
<ゲート駆動装置の具体的構成>
ゲート駆動装置1の具体的な構成としては、例えば図4に示すような構成を採用することができる。駆動部4は、スイッチング素子2のゲートを定電圧駆動する構成となっている。すなわち、駆動部4は、スイッチ11、12、オン駆動電圧電源13およびゲート駆動ロジック14を備えている。スイッチ11は、例えばPチャネル型MOSトランジスタなどの半導体スイッチング素子により構成されており、電源線15とスイッチング素子2のゲートとの間を開閉する。スイッチ12は、例えばNチャネル型MOSトランジスタなどの半導体スイッチング素子により構成されており、スイッチング素子2のゲートと、直流電源線3に接続される電源線16との間を開閉する。
電源線15は、オン駆動電圧電源13を介して、電源電圧Vbが与えられる電源端子17に接続されている。電源電圧Vbは、電源線16の電位を基準とした電圧であり、スイッチング素子2のゲート閾値電圧よりも十分に高い電圧となっている。オン駆動電圧電源13は、電源端子17から与えられる電源電圧Vbを降圧し、その降圧した電圧を、電源線15を通じて出力する。オン駆動電圧電源13の出力電圧は、電圧指令信号Sbに応じた電圧値に設定される。
ゲート駆動ロジック14は、駆動信号Saに基づいてスイッチ11、12を相補的にオンオフする。ただし、この場合、スイッチ11、12の双方がオフする期間、いわゆるデッドタイムが設けられる。上記構成によれば、スイッチ11がオンされることによりスイッチング素子2がオンされるとともに、スイッチ12がオンされることによりスイッチング素子2がオフされる。また、上記構成では、電圧指令信号Sbに応じてオン駆動電圧電源13の出力電圧の値、つまりスイッチング素子2のオン時においてゲートに与えられる電圧Vgsが変更される。
電圧検出部5は、分圧回路18およびOPアンプ19を備えている。分圧回路18は、2つのキャパシタC1、C2を備えている。キャパシタC1、C2は、スイッチング素子2の主端子間に発生する比較的高い電圧が印加されても故障することがないような高い耐圧を有する構成となっている。キャパシタC1、C2の容量値は、スイッチング素子2のドレイン・ソース間の容量成分、具体的にはスイッチング素子2のドレイン・ソース間の寄生容量よりも小さい値となっている。例えば、キャパシタC1、C2の容量値は、スイッチング素子2のドレイン・ソース間の容量の値の1/10未満の値となっている。
キャパシタC1、C2は、例えばMIM構造のキャパシタとして同一の半導体チップ上に形成されている。キャパシタC1の一方の端子は、ノードN1に接続され、その他方の端子はキャパシタC2を介して電源線16に接続されている。つまり、分圧回路18は、スイッチング素子2の主端子間の容量成分より小さい容量が直列接続された容量分圧の構成となっている。上記構成により、分圧回路18は、直流電源線3の電位を基準とした場合におけるスイッチング素子2のドレイン電圧、つまりスイッチング素子2のドレイン・ソース間電圧VdsをキャパシタC1、C2の容量比で分圧し、キャパシタC1、C2の相互接続ノードから出力する。
OPアンプ19は、反転入力端子と出力端子とが接続されており、ボルテージフォロワとして機能する。OPアンプ19の非反転入力端子には、分圧回路30による分圧電圧Vdが入力されている。このような構成のOPアンプ19から出力される信号は、前述した電圧Vdsの検出値Vaに相当する。OPアンプ19の出力信号である検出値Vaは、飽和電流推定部6および許容値算出部7へと出力される。
ゲート電圧制御部8は、減算器20およびコントローラ21を備えている。減算器20は、飽和電流指令値Iscから飽和電流推定値Iseを減算することにより偏差ΔIsを求め、コントローラ21に出力する。コントローラ21は、偏差ΔIsに対するPI演算などを実行して電圧指令信号Sbを生成する。電圧指令信号Sbは、駆動部4へと出力されるようになっており、これにより、オン時にスイッチング素子2のゲートに与えられる電圧Vgsが設定される。このような構成により、ゲート電圧制御部8は、飽和電流指令値Iscと飽和電流推定値Iseとの差に相当する偏差ΔIsを求め、その偏差ΔIsが次第に小さくなるようにオン時にスイッチング素子2のゲートに与えられる電圧Vgsを変更するようになっている。
<駆動部のオン側の具体的構成>
駆動部4のオン側の具体的な構成としては、例えば図5に示すような構成を採用することができる。図5に示すように、この場合、オン駆動電圧電源13は、シリーズレギュレータとして構成されており、トランジスタ22、スイッチ23、24、OPアンプ25などを備えている。トランジスタ22は、Pチャネル型のMOSトランジスタであり、そのソースは、電源端子17に接続される。トランジスタ22のドレインは、スイッチング素子2のゲートに接続される。つまり、トランジスタ22は、電源端子17からスイッチング素子2のゲートへと至る経路に直列に介在するものであり、シリーズレギュレータにおける出力トランジスタに相当する。
トランジスタ22のソース・ゲート間には、スイッチ23が接続されている。スイッチ23は、スイッチ11と同様の機能を果たすものであるが、そのオンオフの関係がスイッチ11とは逆になっている。OPアンプ25の非反転入力端子には、電圧指令信号Sbが与えられている。OPアンプ25の反転入力端子は、トランジスタ22のドレインに接続されている。OPアンプ25の出力信号は、スイッチ24を介してトランジスタ22のゲートに与えられる。
この場合、ゲート駆動ロジック14は、スイッチ23、24を相補的にオンオフするようになっている。上記構成において、スイッチ23がオンされると、トランジスタ22がオフ固定となり、スイッチング素子2をオンすることができなくなる。したがって、スイッチング素子2のオフ時、ゲート駆動ロジック14からスイッチ23をオンするための信号が与えられる。
また、上記構成において、スイッチ23がオフされるとともにスイッチ24がオンされると、トランジスタ22のゲートにOPアンプ25の出力信号が与えられてトランジスタ22がオン駆動される。したがって、スイッチング素子2のオン時、ゲート駆動ロジック14からスイッチ24をオンするための信号が与えられる。これにより、トランジスタ22のゲート電圧が電圧指令信号Sbに応じた電圧に制御され、スイッチング素子2のオン時にゲートに与えられる電圧Vgsが所望する電圧値に制御される。このように、上記構成のゲート電圧制御部8は、トランジスタ22のオン状態におけるオン抵抗を制御することにより電圧Vgsの変更を行うようになっている。
次に、上記構成による各制御のタイミングについて図6に示すタイミングチャートを参照して説明する。なお、図6における時刻t1~t5までの期間は、スイッチング素子2の駆動周期に相当する。この場合、駆動信号Saがオンを指令するレベルからオフを指令するレベルに転じる時点、つまりスイッチング素子2のオフの開始時点である時刻t1以前では、電圧指令信号Sbが表す電圧Vgsの電圧値は、第1電圧値Vgs(1)となっており、それにより実際の電圧Vgsの電圧値も第1電圧値Vgs(1)となっている。時刻t1においてスイッチング素子2がオフされると、電圧Vdsが0V付近から第1電圧値Vds(1)に転じる。
この場合、飽和電流推定部6は、時刻t1から時間td1だけ経過した時刻t2における電圧Vdsの検出値Vaおよび電圧指令信号Sbに基づいて飽和電流推定値Iseを推定する。時間td1は、時刻t2における検出値Vaが、スイッチング素子2のターンオフ時に生じるリンギングなどによる電圧Vdsの変動の影響を受けることがないような値となるようにするために予め設定された遅延時間である。これにより、飽和電流推定値Iseは、第1電圧値Vgs(1)および第1電圧値Vds(1)を変数とする関数f(Vgs(1),Vds(1))により表される値となる。
ゲート電圧制御部8は、このように推定された飽和電流推定値Iseなどに基づいて電圧Vgsの演算を行い、その演算結果に基づいて電圧指令信号Sbが表す電圧Vgsの電圧値を変更する。この場合、時刻t2から時間td2だけ経過した時点t3において、電圧指令信号Sbが表す電圧Vgsの電圧が、第2電圧値Vgs(2)へと変更される。時間td2は、各回路の応答性などに依存する遅延時間である。その後、駆動信号Saがオフを指令するレベルからオンを指令するレベルに転じる時点t4において、スイッチング素子2がターンオンされる。この場合、スイッチング素子2のゲートに与えられる電圧Vgsの電圧値は、第2電圧値Vgs(2)となる。
その後、駆動信号Saが再びオフを指令するレベルからオンを指令するレベルに転じる時刻t5以降には、時刻t1~t4と同様の動作が繰り返される。すなわち、時刻t5においてスイッチング素子2がオフされると、電圧Vdsが0V付近から第2電圧値Vds(2)に転じる。飽和電流推定部6は、時刻t5から時間td1が経過した時刻t6における検出値Vaおよび電圧指令信号Sbに基づいて飽和電流推定値Iseを推定する。これにより、飽和電流推定値Iseは、第2電圧値Vgs(2)および第2電圧値Vds(2)を変数とする関数f(Vgs(2),Vds(2))により表される値となる。
この場合、時刻t6から時間td2だけ経過した時点t7において、電圧指令信号Sbが表す電圧Vgsの電圧が、第3電圧値Vgs(3)へと変更される。その後、駆動信号Saがオフを指令するレベルからオンを指令するレベルに転じる時点t8において、スイッチング素子2がターンオンされる。この場合、スイッチング素子2のゲートに与えられる電圧Vgsの電圧値は、第3電圧値Vgs(3)となる。
以上説明した本実施形態のゲート駆動装置1によれば、オン時におけるスイッチング素子2のゲートに与えられる電圧Vgsの値は、飽和電流推定値Iseおよび飽和電流指令値Iscに基づいて最適化される。このように電圧Vgsの値の最適化が行われることにより、どのような動作条件であっても、飽和電流がその許容値を超えること、つまり許容エネルギー以上の短絡エネルギーが発生することが防止される。また、上記最適化が行われることにより、どのような動作条件であっても、飽和電流がその許容値に近いぎりぎりの値となるまで電圧Vgsの値を高めることが可能となり、その結果、スイッチング素子2の導通損失が低減される。したがって、本実施形態によれば、短絡保護および導通損失の低減を両立することができるという優れた効果が得られる。
本実施形態では、スイッチング素子2の駆動周期毎に電圧Vgsの値が演算され、その演算後の次の駆動周期におけるスイッチング素子2のオン開始時点までに、その演算された電圧Vgsの値が実際の電圧Vgsに反映される制御となっている。このような制御によれば、電圧Vgsの最適化がより確実に且つより素早く実現される、つまり上述した効果を最大限得ることができる。また、このような制御によれば、スイッチング素子2の駆動周期が一定ではなく変化するようなシステムであっても適用することができる。ただし、このような制御を確実に実現するためには、時間td1と時間td2とを足し合わせた時間が、スイッチング素子2の駆動周期の1/2未満となるように、時間td1の設定および時間td2に影響を及ぼす各回路の設計を行う必要がある。
ゲート駆動装置1により駆動されるスイッチング素子2が構成するハーフブリッジ回路に供給される電源電圧は、電池電圧などを昇圧して得られる昇圧電圧であり、その電圧値は変動する可能性がある。そのため、スイッチング素子2のオフ時における電圧Vdsの電圧値も変動する可能性がある。スイッチング素子2の飽和電流は、電圧Vgsおよび電圧Vdsに基づいて定まるため、上記構成では、一定の値ではなく変動する可能性がある。しかし、本実施形態によれば、前述したように電圧Vgsの最適化がスイッチング素子2の駆動周期毎に行われるようになっているため、このような飽和電流の変動があった場合でも、その変動に追従するように電圧Vgsの最適化を実現することができる。
電圧検出部5は、スイッチング素子2の電圧Vdsを分圧する分圧回路18を備え、その分圧回路18による分圧電圧Vdに基づいてオフ時にスイッチング素子2の主端子に印加される電圧を検出する構成となっている。このような構成によれば、検出対象となる電圧Vdsをより直接的に検出する構成となっていることから、その検出精度を高めることができる。また、分圧回路18は、スイッチング素子2の主端子間の容量成分より小さい容量値を有するキャパシタC1、C2が直列接続された容量分圧の構成となっている。
上記構成の分圧回路18によれば、分圧回路18を構成するキャパシタC1、C2がスイッチング素子2のスイッチング特性に及ぼす影響を極力小さく抑えることができる。また、上記構成の分圧回路18によれば、例えば抵抗分圧の構成に比べ、その応答性を向上させることができる。また、2つのキャパシタC1、C2は、同一の半導体チップ上に形成されている。このようにすれば、キャパシタC1、C2の容量の比精度、ひいては分圧回路18における分圧比の精度を高めることができる。
駆動部4は、電源電圧Vbが与えられる電源端子17からスイッチング素子2のゲートへと至る経路に直列に介在するトランジスタ22などからなるシリーズレギュレータとした構成されたオン駆動電圧電源13を備える。ゲート電圧制御部8は、オン駆動電圧電源13のトランジスタ22のオン状態におけるオン抵抗を制御することにより電圧Vgsの変更を行うようになっている。このような構成によれば、スイッチング素子2のオン時にゲートに与えられる電圧Vgsの変更を精度良く実現することが可能となり、ひいては、上述した短絡保護および導通損失の低減を実現するための制御の高精度化を図ることができる。
(第2実施形態)
以下、第2実施形態について図7および図8を参照して説明する。
第2実施形態では、各制御のタイミングが第1実施形態と異なっている。なお、構成については第1実施形態と共通するので、図1なども参照しながら説明する。本実施形態では、ゲート電圧制御部8は、スイッチング素子2の駆動周期よりも長い周期毎に電圧Vgsの演算および変更を行うようになっている。この場合、具体的な制御として、次のような2つの制御手法のいずれかを採用することができる。
[1]第1制御手法
第1制御手法における各制御のタイミングについて図7に示すタイミングチャートを参照して説明する。なお、図7および後述する図8では、スイッチング素子2の駆動周期の7倍の期間が図示されており、図示されている各駆動周期をそれぞれ周期T1~T7としている。また、図7および後述する図8では、周期T1における電圧Vgsの電圧値をVgs(1)とし、周期T2における電圧Vgsおよび電圧Vdsの電圧値をそれぞれVgs(2)およびVds(1)とし、周期T3における電圧Vgsおよび電圧Vdsの電圧値をそれぞれVgs(3)およびVds(2)とし、周期T4における電圧Vgsおよび電圧Vdsの電圧値をそれぞれVgs(4)およびVds(3)とし、周期T5における電圧Vgsおよび電圧Vdsの電圧値をそれぞれVgs(5)およびVds(4)とし、周期T6における電圧Vgsおよび電圧Vdsの電圧値をそれぞれVgs(6)およびVds(5)とし、周期T7における電圧Vgsおよび電圧Vdsの電圧値をそれぞれVgs(7)およびVds(6)としている。
この場合、周期T2におけるオフの開始時点から時間td1だけ経過した時点における検出値Vaおよび電圧指令信号Sbに基づいて飽和電流推定値Iseが推定される。これにより、飽和電流推定値Iseは、電圧値Vgs(1)および電圧値Vds(1)を変数とする関数f(Vgs(1),Vds(1))により表される値となる。
この場合も、上記推定が行われた時点から時間td2だけ経過した時点において、電圧指令信号Sbが表す電圧Vgsの電圧が変更されるが、時間td2は、スイッチング素子2の駆動周期よりも長い時間であり、第1実施形態に比べて大幅に長くなっている。そのため、電圧Vgsの電圧が変更される時点は、周期T2より2つ後の周期T4における時刻となっている。つまり、第1制御手法では、駆動周期の3周期毎に、電圧Vgsの演算および変更が実施される。
したがって、この場合、上記時点において、電圧指令信号Sbが表す電圧Vgsの電圧が、電圧値Vgs(4)へと変更される。また、この場合、周期T4の次の周期T5の開始時点から時間td1だけ経過した時点における検出値Vaおよび電圧指令信号Sbに基づいて飽和電流推定値Iseが推定される。これにより、飽和電流推定値Iseは、電圧値Vgs(4)および電圧値Vds(4)を変数とする関数f(Vgs(4),Vds(4))により表される値となる。また、この場合、上記推定が行われた時点から時間td2だけ経過した時点において、電圧指令信号Sbが表す電圧Vgsの電圧が、電圧値Vgs(7)へと変更される。
なお、ここでは、駆動周期の3周期毎に電圧Vgsの演算および変更が実施される例を示したが、電圧Vgsの演算および変更を、2周期毎、4周期以上毎に実施するようにしてもよい。
[2]第2制御手法
第2制御手法における各制御のタイミングについて図8に示すタイミングチャートを参照して説明する。第2制御手法は、第1制御手法に対し、飽和電流推定値Iseの演算、ひいては電圧Vgsの演算および変更を3並列で且つ1周期ずつずらして、行うようになっている点が異なる。なお、この場合も、図8に示すように、上記した3並列の演算のそれぞれは、第1制御手法と同様、3周期毎に実施されるようになっている。しかし、このような第2制御手法によれば、図8に示すように、駆動周期毎に、電圧Vgsの変更が実施されることになる。
なお、ここでは、電圧Vgsの演算および変更を3並列で且つ1周期ずつずらして行う例を示したが、電圧Vgsの演算および変更を、2並列で且つ1周期ずつずらして行うようにしてもよいし、4並列以上且つ1周期ずつずらして行うようにしてもよい。ただし、この場合、並列数と同数の演算器を用意する必要がある。
以上説明したように、本実施形態では、スイッチング素子2の駆動周期よりも長い周期毎に電圧Vgsの値が演算されるとともに、その演算された電圧Vgsの値が実際の電圧Vgsに反映される制御となっている。このような制御が行われる本実施形態によっても、第1実施形態と同様の効果、つまり短絡保護および導通損失の低減を両立することができるという優れた効果が得られる。また、このような制御は、第1実施形態の制御に比べ、時間td2の長さを長くすることが可能である。したがって、本実施形態によれば、時間td2に影響を及ぼす各回路の応答性が良くない装置にも適用することができることから、汎用性が高くなるというメリットがある。
(第3実施形態)
以下、第3実施形態について図9を参照して説明する。
<ゲート駆動装置の具体的構成>
本実施形態では、ゲート駆動装置の具体的な構成が第1実施形態と異なっている。すなわち、図9に示すように、本実施形態のゲート駆動装置31は、第1実施形態のゲート駆動装置1に対し、その具体的な構成の一部が変更されている。この場合、ゲート駆動装置31の駆動対象となるスイッチング素子32は、一対の直流電源線33、34間に接続されたハーフブリッジ回路35の上アームを構成する。なお、ハーフブリッジ回路35の下アームを構成するスイッチング素子36は、ゲート駆動装置31と同様の構成を有するゲート駆動装置37により駆動される。
スイッチング素子32、36は、スイッチング素子2と同様、Nチャネル型のMOSトランジスタと、そのMOSトランジスタに対して逆並列に接続された還流用のダイオードと、を含む構成となっている。直流電源線33、34間には、直流電源38により生成される電源電圧Vcが供給されている。電源電圧Vcは、第1実施形態で説明した電源電圧と同様の電圧であり、例えば数百V程度の比較的高い電圧である。また、直流電源線33、34間には、電源電圧Vcを平滑するためのキャパシタ39が接続されている。
電圧検出部40は、電源電圧Vcと同等の電圧が常時印加される箇所の電圧を検出し、その検出値に基づいて電源電圧Vcを推定する構成となっている。上記構成において、電圧検出部40は、キャパシタ39の各端子間の直近の電圧を検出し、その検出値に基づいて電源電圧Vcを推定する。
電圧検出部40は、分圧回路41、変換部42、伝達部43、変換部44およびOPアンプ45を備えている。分圧回路41は、2つのキャパシタ46、47を備えている。キャパシタ46、47は、電源電圧Vcが印加されても故障することがないような高い耐圧を有する構成となっている。この場合、キャパシタ46、47の直列回路がキャパシタ39の端子間に接続されている。上記構成により、分圧回路41は、キャパシタ39の端子間電圧、つまり電源電圧Vcを、キャパシタ46、47の容量比で分圧し、キャパシタ46、47の相互接続ノードから出力する。
この場合、ゲート駆動装置31において、分圧回路41および変換部42を除く各構成はICとして構成されている。言い換えると、分圧回路41および変換部42は、ICの外部に設けられている。変換部42は、アナログ信号である分圧回路41による分圧電圧を入力し、その信号値に対応したパルス幅、つまりデューティ比のパルス信号を出力するアナログ/DUTY変換器として構成されている。この場合、変換部42は、分圧回路41による分圧電圧の電圧値に対応したデューティのパルス信号を伝達部43へと出力する。
上記構成では、検出対象となる電源電圧Vcが高電圧のため、ICの内部回路との間での絶縁が必要となる。そこで、伝達部43は、磁気カプラを含む構成であり、変換部42から出力されるパルス信号を変換部44へと絶縁伝送する。なお、伝達部43は、分圧回路41および変換部42と同様、ICの外部に設けてもよい。変換部44は、パルス信号を入力し、そのパルス幅、つまりデューティ比に対応した信号値のアナログ信号を出力するDUTY/アナログ変換器として構成されている。
この場合、変換部44は、変換部42から伝達部43を介して与えられるパルス信号を入力し、そのパルス信号のデューティ比に対応した電圧値の電圧を出力する。変換部44から出力される電圧は、分圧回路41から出力される分圧電圧と同様の電圧となる。OPアンプ45は、OPアンプ19と同様、ボルテージフォロワとして機能する。OPアンプ45の非反転入力端子には、変換部44から出力される電圧が入力されている。このような構成のOPアンプ45から出力される信号は、前述した電圧Vdsの検出値Vaに相当する。
駆動部48は、駆動部4と同様、スイッチング素子32のゲートを定電圧駆動する構成となっている。すなわち、駆動部48は、スイッチング素子32のオン時、そのゲートに一定の電圧を与える構成となっている。駆動部48は、スイッチ49、50、トランジスタ51、OPアンプ52およびゲート駆動ロジック53を備えている。スイッチ49、50は、スイッチ11、12と同様、半導体スイッチング素子により構成されている。
スイッチ49は、電源電圧Veが与えられる電源線54とスイッチング素子32のゲートとの間を開閉する。電源電圧Veは、電源線55の電位を基準とした電圧であり、スイッチング素子32のゲート閾値電圧よりも十分に高い電圧となっている。スイッチ50は、スイッチング素子32のゲートと電源線55との間を開閉する。電源線55は、スイッチング素子32のソース、つまりスイッチング素子32、36の相互接続ノードであるノードN31に接続されている。
トランジスタ51は、Nチャネル型のMOSトランジスタであり、そのドレインはスイッチング素子32のゲートに接続されている。トランジスタ51のソースは、電源線55に接続されている。OPアンプ52の非反転入力端子には、電圧指令信号Sbが与えられている。OPアンプ52の反転入力端子は、トランジスタ51のドレインに接続されている。OPアンプ52の出力信号は、トランジスタ51のゲートに与えられる。
ゲート駆動ロジック53は、ゲート駆動ロジック14と同様、駆動信号Saに基づいてスイッチ49、50を相補的にオンオフするようになっている。上記構成によれば、スイッチ49がオンされることによりスイッチング素子32がオンされるとともに、スイッチ50がオンされることによりスイッチング素子32がオフされる。上記構成において、スイッチング素子32のオン時、トランジスタ51がオンされると、そのオン状態に応じた電流がスイッチング素子32のゲートから引き抜かれ、それに伴い、電圧Vgsが低下する。
そこで、上記構成では、スイッチング素子32のオン時、ゲート電圧制御部8から出力される電圧指令信号Sbに応じてトランジスタ51のオン状態におけるオン抵抗が制御され、電圧Vgsが所望する電圧値に制御されるようになっている。このように、上記構成では、ゲート電圧制御部8は、スイッチング素子32のゲートから電流を引き抜くことにより電圧Vgsの変更を行うようになっている。
以上説明した本実施形態の構成によっても、第1実施形態と同様に、オン時におけるスイッチング素子32に与えられる電圧Vgsの値を最適化することができるため、短絡保護および導通損失の低減を両立することができる。また、本実施形態の電圧検出部40は、キャパシタ39の各端子間の直近の電圧を検出する構成となっている。電圧Vdsは、ターンオフ時に生じるリンギングに起因して変動する可能性があり、電圧Vdsを検出する構成では、このような変動を考慮して遅延時間を設けるなど、検出タイミングなどに工夫が必要であった。一方、キャパシタ39の各端子間の直近の電圧は、電圧Vdsに比べて変動が少なく安定している。したがって、本実施形態のように、電源電圧Vcと同等の電圧が常時印加される箇所の電圧を検出する構成によれば、その検出タイミングに工夫を加える必要がないため、電源電圧Vcを容易に推定することができる。
また、本実施形態の駆動部48は、スイッチング素子32のオン時、そのゲートに一定の電圧を与える構成であり、ゲート電圧制御部8は、スイッチング素子32のゲートから電流を引き抜くことにより電圧Vgsの変更を行うようになっている。このような構成によれば、例えば第1実施形態におけるオン駆動電圧電源13のような電圧可変の機能を有する高性能な電源を必要とすることなく、電圧Vgsの最適化を実現することができる。
(第4実施形態)
以下、第4実施形態について図10を参照して説明する。
図10に示すように、本実施形態のゲート駆動装置61は、第3実施形態のゲート駆動装置31に対し、電圧検出部40に代えて電圧検出部62を備えている点などが異なっている。電圧検出部62は、電圧検出部40と同様の構成を備えている。
ただし、電圧検出部62は、ハーフブリッジ回路35の両端間の直近の電圧を検出し、その検出値に基づいて電源電圧Vcを推定する。具体的には、この場合、分圧回路41を構成するキャパシタ46、47の直列回路は、スイッチング素子32のドレインとスイッチング素子36のソースとの間に接続されている。このような構成によっても、第3実施形態と同様に電源電圧Vcを推定することができるため、第3実施形態と同様の効果が得られる。
(第5実施形態)
以下、第5実施形態について図11を参照して説明する。
一般に、スイッチング素子の飽和電流は、そのスイッチング素子の温度である素子温度に依存する。具体的には、素子温度が高くなるほど飽和電流は小さくなり、素子温度が低くなるほど飽和電流は大きくなる。また、スイッチング素子の許容エネルギーについても同様に温度依存性がある。具体的には、素子温度が高くなるほど許容エネルギーは低くなり、素子温度が低くなるほど許容エネルギーは高くなる。
そのため、所定の素子温度のときに電圧Vgsが最適化された状態において素子温度が上昇する方向に変化すると、短絡保護が成立しなくなるおそれがある。また、所定の素子温度のときに電圧Vgsが最適化された状態において素子温度が低下する方向に変化すると、電圧Vgsの最適化により本来低減できていた導通損失を低減することができなくなるおそれがある。
本実施形態では、上述したような素子温度の変動に起因する問題への対策が施されている。図11に示すように、本実施形態のゲート駆動装置71は、第1実施形態のゲート駆動装置1に対し、温度検出部72が追加されている点、飽和電流推定部6に代えて飽和電流推定部73を備えている点、許容値算出部7に代えて許容値算出部74を備えている点などが異なる。
温度検出部72は、ゲート駆動回路71の内部に設けられており、例えばスイッチング素子2の近傍に設けられたダイオードなどからなる感温素子75の端子電圧の変化に基づいて、スイッチング素子2の素子温度を検出する。温度検出部72は、その検出した温度である検出温度を表す検出信号Scを飽和電流推定部73および許容値算出部74へと出力する。飽和電流推定部73は、飽和電流推定部6と同様にして飽和電流推定値Iseを推定する。また、飽和電流推定部73は、検出信号Scに基づいて検出温度を取得し、その検出温度に基づいて飽和電流推定値Iseを補正して出力する。なお、この補正は、上述した飽和電流の温度依存性を考慮して行えばよい。
許容値算出部74は、許容値算出部7と同様にして飽和電流指令値Iscを算出する。また、許容値算出部74は、検出信号Scに基づいて検出温度を取得し、その検出温度に基づいて飽和電流指令値Iscを補正して出力する。なお、この補正は、上述した許容エネルギーの温度依存性を考慮して行えばよい。ゲート電圧制御部8は、飽和電流推定部73から与えられる飽和電流推定値Iseと、許容値算出部74から与えられる飽和電流指令値Iscとに基づいて、電圧Vgsの値を演算するとともに、その演算結果に基づいて電圧指令信号Sbを生成して出力する。
つまり、この場合、ゲート電圧制御部8は、電圧Vgsの演算結果または選択結果を、温度検出部72により検出された検出温度に基づいて間接的に補正していると言える。なお、飽和電流推定部73および許容値算出部74において上記補正を行うことなく、ゲート電圧制御部8が、温度検出部72により検出された検出温度に基づいて直接的に電圧Vgsの演算結果を補正するようにしてもよい。
以上説明したように、本実施形態のゲート駆動装置71が備えるゲート電圧制御部8は、スイッチング素子2の検出温度に基づいて電圧Vgsの値の演算結果、ひいては選択結果を補正するようになっている。そのため、上記構成では、スイッチング素子2の温度が変動した場合でも、その変動をも考慮したうえで電圧Vgsの最適化が図られる。したがって、本実施形態によれば、スイッチング素子2の素子温度の変動にかかわらず、短絡保護および導通損失の低減を両立することができる。
さらに、本実施形態によれば、飽和電流の推定精度を向上させることが可能となるため、スイッチング素子2の特性を最大限に生かすように電圧Vgsの最適化を図ることが可能となり、導通損失の低減効果を高めることができる。また、本実施形態によれば、例えば高温時以外は、飽和電流指令値Iscの値を高くすることができ、その結果、導通損失の低減効果をさらに高めることができる。
(第6実施形態)
以下、第6実施形態について図12を参照して説明する。
図12に示すように、本実施形態のゲート駆動回路81は、第5実施形態のゲート駆動回路71に対し、ゲート電圧制御部8に代えてゲート電圧制御部82を備えている点などが異なっている。
ゲート電圧制御部82は、減算器83、コントローラ84およびコンパレータ85を備えている。減算器83およびコントローラ84は、ゲート電圧制御部8が備える減算器20およびコントローラ21と同様の機能を有する。コンパレータ85の反転入力端子には、検出信号Scが入力されており、その非反転入力端子には閾値信号Sdが入力されている。
閾値信号Sdは、スイッチング素子2の温度が高温であるか否かを判定するための閾値温度Tjthに対応したレベルを有する信号である。一般に、スイッチング素子は、そのゲートに印加される電圧が常時高い値に維持されると、そのゲート酸化膜の寿命が短くなることが知られている。そして、このようなゲート酸化膜の寿命の問題は、特に高温時に顕著になる。上述した高温とは、ゲート酸化膜の寿命の問題が顕著になる温度のことを意味している。
コンパレータ85は、検出温度が閾値温度Tjth未満である場合にはハイレベルの信号を出力し、検出温度が閾値温度Tjth以上である場合にはロウレベルの信号を出力する。コンパレータ85から出力される信号Seは、コントローラ84に与えられている。コントローラ84は、信号Seに基づいて、次のような制御を行う。すなわち、コントローラ84は、ハイレベルの信号Seが与えられる場合、前述した電圧Vgsの演算、選択および変更を実施する。また、コントローラ84は、ロウレベルの信号Seが与えられる場合、前述した電圧Vgsの演算、選択および変更を実施しない。
以上説明したように、本実施形態のゲート駆動装置81が備えるゲート電圧制御部82は、スイッチング素子2の検出温度が閾値温度Tjth未満である場合には電圧Vgsの演算、選択および変更を実施し、スイッチング素子2の検出温度が閾値温度Tjth以上である場合には電圧Vgsの演算、選択および変更を実施しないようになっている。このようにすれば、高温時に電圧Vgsが高くなることが抑制され、その結果、ゲート酸化膜へのダメージも抑制される。したがって、本実施形態によれば、ゲート酸化膜の寿命が短くなることを抑制しつつ、短絡保護および導通損失の低減を両立することができる。
(第7実施形態)
以下、第7実施形態について図13を参照して説明する。
図13に示すように、本実施形態のゲート駆動装置91は、第1実施形態のゲート駆動装置1に対し、駆動部4に代えて駆動部92を備えている点などが異なっている。駆動部92は、駆動部4に対し、オン側の構成に変更が加えられている。
この場合、駆動部92は、スイッチ11に代えて一定の電流を出力する電流源93を備えている。すなわち、駆動部92は、オン時、スイッチング素子2のゲートを定電流駆動する構成となっている。電流源93の動作は、ゲート駆動ロジック14により制御される。具体的には、ゲート駆動ロジック14は、駆動部4におけるスイッチ11がオンされる期間と同様の期間に電流の出力動作を実行するとともに、駆動部4におけるスイッチ11がオフされる期間と同様の期間に電流の出力動作を停止する。
このようにオン時にスイッチング素子2のゲートを定電流駆動する構成であっても、第1実施形態のようにオン時にスイッチング素子2のゲートを定電圧駆動する構成と同様、スイッチング素子2のオン時にゲートに与えられる電圧Vgsを変更することができる。したがって、本実施形態によっても、第1実施形態と同様の効果を得ることができる。
(第8実施形態)
以下、第8実施形態について図14を参照して説明する。
図14に示すように、本実施形態のゲート駆動装置101は、同じ種類の2つの素子が並列接続された構成のスイッチング素子102を駆動する。なお、スイッチング素子102は、同じ種類の複数の素子が並列接続された構成であればよく、例えば同じ種類の3つ以上の素子が並列接続された構成であってもよい。
具体的には、スイッチング素子102は、2つのパワー素子102a、102bが並列接続された構成となっている。パワー素子102a、102bは、いずれも図1などに示した構成におけるスイッチング素子2と同様の構成、つまりMOSトランジスタを含む構成となっている。ゲート駆動装置101は、ゲート駆動装置1と同様の構成を有している。この場合、駆動部4の出力端子は、パワー素子102a、102bの各ゲートに共通接続されている。つまり、この場合、駆動部4から出力される同じゲート信号が、パワー素子102a、102bの各ゲートに与えられる構成となっている。
この場合、電圧検出部5には、パワー素子102a、102bのドレインの合流点であるノードN2よりも上流側、つまり高電位側のノードであるノードN1の電圧が入力されている。つまり、電圧検出部5は、ノードN2よりも上流側のノードN1の電圧に基づいて、オフ時にパワー素子102a、102bの各主端子に印加される電圧を検出する構成となっている。なお、電圧検出部5は、ノードN2よりも下流側、つまり低電位側の任意のノードの電圧に基づいて上記電圧を検出する構成としてもよい。例えば、電圧検出部5は、パワー素子102a直近のドレイン電位、パワー素子102b直近のドレイン電位などに基づいて上記電圧を検出する構成としてもよい。
以上説明した本実施形態の構成によれば、スイッチング素子102のオン時に2つのパワー素子102a、102bのゲートに与えられる電圧Vgsの最適化を行うことができる。そのため、本実施形態のゲート駆動装置101のように、同じ種類の複数の素子が並列接続された構成であるスイッチング素子102を駆動する構成であっても、第1実施形態と同様の効果、つまり短絡保護および導通損失の低減を両立することができるという優れた効果が得られる。
(第9実施形態)
以下、第9実施形態について図15を参照して説明する。
図15に示すように、本実施形態のゲート駆動装置111は、互いに異なる種類の2つの素子が並列接続された構成のスイッチング素子112を駆動する。なお、スイッチング素子112は、互いに異なる種類の複数の素子が並列接続された構成であればよく、例えば互いに異なる種類の3つ以上の素子が並列接続された構成であってもよい。
具体的には、スイッチング素子112は、2つのパワー素子112a、112bが並列接続された構成となっている。パワー素子112aは、図1などに示した構成におけるスイッチング素子2と同様の構成、つまりMOSトランジスタを含む構成となっている。パワー素子112bは、IGBTと、そのIGBTのコレクタ・エミッタ間にエミッタ側をアノードとして接続された、つまりIGBTに対して逆並列に接続された還流用のダイオードと、を含む構成となっている。
ゲート駆動装置111は、第8実施形態のゲート駆動装置101に対し、駆動部4に代えて駆動部113を備えている点などが異なっている。駆動部113は、図4に示した駆動部4と同様、スイッチング素子112のゲートを定電圧駆動する構成となっている。ただし、この場合、スイッチング素子112の各パワー素子112a、112bのゲートを別々に駆動する構成となっている。
すなわち、駆動部113は、図4に示した駆動部4が備えるスイッチ11、12およびオン駆動電圧電源13を、パワー素子112aおよび112bのそれぞれに対応して2系統分備えている。図15および以下の説明では、スイッチ11、12およびオン駆動電圧電源13について、パワー素子112aに対応する構成の符号の末尾には「a」を付すとともに、パワー素子112bに対応する構成の符号の末尾には「b」を付すこととする。
オン駆動電圧電源13a、13bの出力電圧は、いずれも電圧指令信号Sbに応じた電圧値に設定される。また、オン駆動電圧電源13a、13bの電圧値は、同じタイミングで変更されるようになっている。ただし、パワー素子112aとパワー素子112bでは最適なゲート電圧が異なることから、オン駆動電圧電源13a、13bは、それらの出力電圧の値が互いに別の値となるように設定することができるようになっている。
以上説明した本実施形態の構成によれば、スイッチング素子112のオン時に2つのパワー素子112a、112bのゲートに与えられる電圧Vgs、Vgeの最適化を行うことができる。そのため、本実施形態のゲート駆動装置111のように、互いに種類の異なる複数の素子が並列接続された構成であるスイッチング素子112を駆動する構成であっても、第1実施形態と同様の効果、つまり短絡保護および導通損失の低減を両立することができるという優れた効果が得られる。
(その他の実施形態)
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
飽和電流推定部6、73および許容値算出部7、74は、省くことも可能である。その場合、ゲート電圧制御部8、82は、電圧検出部5、40、62の検出値に応じて、予め設計された複数の電圧Vgsの値のうちのいずれかを選択し、その選択結果に基づいてオン時におけるスイッチング素子2の電圧Vgsを変更する構成とすればよい。
第3実施形態では、分圧回路41による分圧電圧をデューティに変換してIC側へと送信する構成であったが、これに代えて、他のデジタル送信を採用してもよい。また、アナログ値である分圧電圧を、そのままIC側へと送信する構成としてもよい。また、この場合、例えばトランスなどによるアナログ絶縁の構成を採用すればよい。
分圧回路18を構成するキャパシタC1、C2は、所望する比精度が得られるようであれば、同一の半導体チップ上に形成されていなくともよい。
上記各実施形態において説明したゲート駆動装置は、図1に示したNチャネル型のMOSトランジスタに限らず、種々のパワー素子を駆動対象とすることができる。例えば、ゲート駆動装置は、IGBTと、そのIGBTのコレクタ・エミッタ間にエミッタ側をアノードとして接続された、つまりIGBTに対して逆並列に接続された還流用のダイオードと、を含む構成のスイッチング素子を駆動対象とすることができる。なお、この場合、IGBTとは別の素子として還流用のダイオードを設けてもよいし、スイッチング素子としてRC-IGBTを用いて上記ダイオードを省いてもよい。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
1、31、37、61、71、81、91、101、111…ゲート駆動装置、2、32、36、102、112…スイッチング素子、4、48、92、113…駆動部、5、40、62…電圧検出部、6、73…飽和電流推定部、7、74…許容値算出部、8、82…ゲート電圧制御部、18…分圧回路、22…トランジスタ、72…温度検出部、C1、C2…キャパシタ。

Claims (8)

  1. スイッチング素子のゲートを駆動する駆動部(4、48、92、113)と、
    前記スイッチング素子のオフ時に主端子に印加される電圧を検出し、その検出値に基づいて電源電圧を間接的に検出する電圧検出部(5、40、62)と、
    前記電圧検出部の検出値と、予め取得された前記スイッチング素子のゲート電圧および主端子の電圧と飽和電流との関係を表すマップと、に基づいて前記スイッチング素子の飽和電流を推定する飽和電流推定部(6、73)と、
    前記電圧検出部の検出値と、予め取得された前記スイッチング素子の短絡時の許容エネルギーと、に基づいて前記飽和電流の許容値を算出する許容値算出部(7、74)と、
    前記飽和電流推定部により推定される飽和電流が前記許容値算出部により算出される許容値を超えることが無い範囲で、オン時における前記スイッチング素子のゲート電圧の値を演算して選択するとともに、その選択結果に基づいてオン時における前記スイッチング素子のゲート電圧を変更するゲート電圧制御部(8、82)と、
    を備えるゲート駆動装置。
  2. 前記ゲート電圧制御部は、前記スイッチング素子の駆動周期毎に前記ゲート電圧の値の演算を行い、その演算後の次の前記駆動周期における前記スイッチング素子のオン開始時点までに前記ゲート電圧の変更を行う請求項に記載のゲート駆動装置。
  3. 前記ゲート電圧制御部は、前記スイッチング素子の駆動周期よりも長い周期毎に前記ゲート電圧の値の演算および前記ゲート電圧の変更を行う請求項に記載のゲート駆動装置。
  4. 前記電圧検出部は、前記スイッチング素子の主端子の電圧を分圧する分圧回路(18)を備え、
    前記分圧回路は、前記スイッチング素子の主端子間の容量成分より小さい容量(C1、C2)が直列接続された容量分圧の構成となっている請求項からのいずれか一項に記載のゲート駆動装置。
  5. 前記駆動部(4、92、113)は、電源電圧が与えられる電源端子から前記スイッチング素子のゲートへと至る経路に直列に介在する出力トランジスタ(22)を備え、
    前記ゲート電圧制御部は、前記出力トランジスタのオン状態におけるオン抵抗を制御することにより前記ゲート電圧の変更を行う請求項1からのいずれか一項に記載のゲート駆動装置。
  6. 前記駆動部(4)は、前記スイッチング素子のオン時、半導体スイッチング素子(49)を介して、そのゲートに一定の電圧を与える構成であり、
    前記ゲート電圧制御部は、トランジスタ(51)を介して前記スイッチング素子のゲートから電流を引き抜くことにより前記ゲート電圧の変更を行う請求項1からのいずれか一項に記載のゲート駆動装置。
  7. さらに、
    前記スイッチング素子の温度を検出する温度検出部(72)を備え、
    前記ゲート電圧制御部は、前記温度検出部により検出された温度である検出温度に基づいて前記ゲート電圧の値の選択結果を補正する請求項1からのいずれか一項に記載のゲート駆動装置。
  8. さらに、
    前記スイッチング素子の温度を検出する温度検出部(72)を備え、
    前記ゲート電圧制御部(82)は、前記温度検出部により検出された温度である検出温度が所定の閾値温度未満である場合には前記ゲート電圧の値の選択および前記ゲート電圧の変更を実施し、前記検出温度が前記閾値温度以上である場合には前記ゲート電圧の値の選択および前記ゲート電圧の変更を実施しない請求項1からのいずれか一項に記載のゲート駆動装置。
JP2019002597A 2019-01-10 2019-01-10 ゲート駆動装置 Active JP7196614B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019002597A JP7196614B2 (ja) 2019-01-10 2019-01-10 ゲート駆動装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019002597A JP7196614B2 (ja) 2019-01-10 2019-01-10 ゲート駆動装置

Publications (2)

Publication Number Publication Date
JP2020113867A JP2020113867A (ja) 2020-07-27
JP7196614B2 true JP7196614B2 (ja) 2022-12-27

Family

ID=71667325

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019002597A Active JP7196614B2 (ja) 2019-01-10 2019-01-10 ゲート駆動装置

Country Status (1)

Country Link
JP (1) JP7196614B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022085366A (ja) * 2020-11-27 2022-06-08 株式会社デンソー ゲート駆動装置
KR102460421B1 (ko) * 2020-12-04 2022-10-31 현대모비스 주식회사 전력 반도체 소자의 전류 모니터링 장치 및 전류 모니터링 방법
JP7488226B2 (ja) 2021-07-16 2024-05-21 株式会社デンソー ゲート駆動装置
JP2023057791A (ja) 2021-10-12 2023-04-24 株式会社デンソー ゲート駆動装置
WO2023162538A1 (ja) * 2022-02-28 2023-08-31 ローム株式会社 駆動回路、駆動システム、および電力変換装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007089325A (ja) 2005-09-22 2007-04-05 Hitachi Ltd 電圧駆動型半導体スイッチング素子の駆動方法及び装置
JP2008178200A (ja) 2007-01-17 2008-07-31 Denso Corp 電力用半導体スイッチング回路
JP2008199821A (ja) 2007-02-14 2008-08-28 Toyota Motor Corp 半導体電力変換装置
JP2009225631A (ja) 2008-03-18 2009-10-01 Toyota Motor Corp インバータの駆動装置
JP2012034079A (ja) 2010-07-29 2012-02-16 Fuji Electric Co Ltd 絶縁ゲート型デバイスの駆動回路
JP2013219910A (ja) 2012-04-09 2013-10-24 Denso Corp 駆動対象スイッチング素子の駆動装置
JP2016171515A (ja) 2015-03-13 2016-09-23 株式会社デンソー 負荷駆動装置
JP2017092871A (ja) 2015-11-16 2017-05-25 キヤノン株式会社 電子機器およびその制御方法
JP2017112823A (ja) 2015-12-01 2017-06-22 ゼネラル・エレクトリック・カンパニイ フィールド制御スイッチの過電流保護のためのシステムおよび方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007089325A (ja) 2005-09-22 2007-04-05 Hitachi Ltd 電圧駆動型半導体スイッチング素子の駆動方法及び装置
JP2008178200A (ja) 2007-01-17 2008-07-31 Denso Corp 電力用半導体スイッチング回路
JP2008199821A (ja) 2007-02-14 2008-08-28 Toyota Motor Corp 半導体電力変換装置
JP2009225631A (ja) 2008-03-18 2009-10-01 Toyota Motor Corp インバータの駆動装置
JP2012034079A (ja) 2010-07-29 2012-02-16 Fuji Electric Co Ltd 絶縁ゲート型デバイスの駆動回路
JP2013219910A (ja) 2012-04-09 2013-10-24 Denso Corp 駆動対象スイッチング素子の駆動装置
JP2016171515A (ja) 2015-03-13 2016-09-23 株式会社デンソー 負荷駆動装置
JP2017092871A (ja) 2015-11-16 2017-05-25 キヤノン株式会社 電子機器およびその制御方法
JP2017112823A (ja) 2015-12-01 2017-06-22 ゼネラル・エレクトリック・カンパニイ フィールド制御スイッチの過電流保護のためのシステムおよび方法

Also Published As

Publication number Publication date
JP2020113867A (ja) 2020-07-27

Similar Documents

Publication Publication Date Title
JP7196614B2 (ja) ゲート駆動装置
JP7200522B2 (ja) ゲート駆動回路
US7948277B2 (en) Drive circuit for semiconductor element
CN112823469B (zh) 栅极驱动装置
JP6086101B2 (ja) 半導体装置
JP6221930B2 (ja) スイッチング素子の駆動回路
JP7488226B2 (ja) ゲート駆動装置
WO2020084808A1 (ja) スイッチング素子の駆動回路及びスイッチング回路
CN102931835A (zh) 开关电路和dc-dc转换器
JP6520102B2 (ja) 半導体装置および電流制限方法
US20210036697A1 (en) Gate drive circuit
JP2023057791A (ja) ゲート駆動装置
US11462993B2 (en) Controller for determining dead times for power electronics half-bridges
US11196413B2 (en) Driving circuit for switching element, and switching circuit
WO2021177099A1 (ja) ゲート駆動装置
JP2018074676A (ja) ゲート駆動回路
US9791881B2 (en) Self-driven synchronous rectification for a power converter
JP6459917B2 (ja) 通電素子駆動装置
CN112787489A (zh) 半导体装置的驱动装置及驱动方法和电力变换装置
US10673428B2 (en) Driver circuit
WO2019142585A1 (ja) 電力変換装置
JP7444307B2 (ja) スイッチング回路とゲート駆動回路
JP2023016641A (ja) 電子制御装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210625

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220707

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221128

R151 Written notification of patent or utility model registration

Ref document number: 7196614

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151