JP6459917B2 - 通電素子駆動装置 - Google Patents

Description

本発明は、ハイサイド通電素子及びローサイド通電素子を駆動して誘導性負荷に通電を行う通電素子駆動装置に関する。

例えば特許文献１には、車両用エンジンの燃料噴射制御弁に使用される電磁弁の動作を制御する構成が開示されている。特許文献１のように電磁弁の駆動回路を構成する場合、電磁弁のハイサイドに配置されるＮチャネルＭＯＳＦＥＴのゲート電圧Ｖgsは、ブートストラップコンデンサからの電流リークが原因で徐々に低下することが避けられない。

特開２０１１−２１７２４５号公報

その結果、ＦＥＴのオン抵抗が増加するため、負荷電流の変化；ｄｉ／ｄｔが予測し難くなるという問題がある。すると、例えば負荷電流をコンパレータによりモニタしている場合は、ｄｉ／ｄｔの変化に加え、回路の動作遅延によって負荷電流の制御値に誤差が発生する。また、上記の現状は、ｄｉ／ｄｔがある程度線形であることを前提とする学習制御を導入している場合にも誤差要因となる。

本発明は上記事情に鑑みてなされたものであり、その目的は、通電素子のオン抵抗の変化を抑制できる通電素子駆動装置を提供することにある。

請求項１記載の通電素子駆動装置によれば、第１駆動電圧生成部は、電源と誘導性負荷との間に接続されるハイサイド通電素子の駆動電圧を、ブートストラップ用のコンデンサを用いて昇圧し生成する。そして、第２駆動電圧生成部は、第１駆動電圧生成部におけるリーク電流の発生に伴う前記駆動電圧の低下に応じたハイサイド通電素子のオン抵抗の増加分に応じて、誘導性負荷とグランドの間に接続されるローサイド通電素子の駆動電圧を調整し、当該通電素子のオン抵抗を減少させる。

このように構成すれば、第１駆動電圧生成部におけるリーク電流の発生によりハイサイド通電素子のオン抵抗が増加しても、その増加分を、第２駆動電圧生成部がローサイド通電素子の駆動電圧を調整し、ローサイド通電素子のオン抵抗を減少させることで吸収でき。したがって、ハイサイド通電素子及びローサイド通電素子の合成直列抵抗値が一定となるように調整できる。

第１実施形態であり、通電素子駆動装置の構成を示す図 動作タイミングチャート 第２実施形態であり、通電素子駆動装置の構成を示す図 動作タイミングチャート 第３実施形態であり、通電素子駆動装置の構成を示す図 動作タイミングチャート 第４実施形態であり、通電素子駆動装置の構成を示す図 第５実施形態であり、通電素子駆動装置の構成を示す図 ＡＬＵの制御内容を示すフローチャート 第６実施形態であり、通電素子駆動装置の構成を示す図 ＡＬＵの制御内容を示すフローチャート 動作タイミングチャート（その１） 動作タイミングチャート（その２） 動作タイミングチャート（その３）

（第１実施形態）
以下、第１実施形態について説明する。図１に示すように、電源VDD1とグランドとの間には、ＮチャネルＭＯＳＦＥＴ１，負荷２及びＮチャネルＭＯＳＦＥＴ３の直列回路が接続されている。ＦＥＴ１，３は、それぞれハイサイド通電素子，ローサイド通電素子に相当する。負荷２は、例えばコイル等の誘導性負荷である。ＦＥＴ１は第１駆動電圧生成部４により駆動され、ＦＥＴ３は第２駆動電圧生成部５により駆動される。

第１駆動電圧生成部４には、電源VDD2がダイオード６を介して供給されている。ダイオード６のカソードとＦＥＴ１のソースとの間には、ＰチャネルＭＯＳＦＥＴ７及びＮチャネルＭＯＳＦＥＴ８の直列回路が接続されている。ＦＥＴ７及び８の共通接続点であるドレインは、ＦＥＴ１の導通制御端子であるゲートに接続されている。前記直列回路には、ブートストラップ用のコンデンサＣ１が並列に接続されている。

ＦＥＴ７のソース，ゲート間には抵抗素子９が接続されており、ＦＥＴ８のゲート，ソース間には抵抗素子１０が接続されている。電源VDD2とＦＥＴ８のゲートとの間には電流源１１が接続されており、ＦＥＴ７のゲートとグランドとの間には電流源１２が接続されている。電流源１１は制御信号ＨＳ＿ＯＦＦにより制御され、電流源１２は制御信号ＨＳ＿ＯＮにより制御される。

一方、第２駆動電圧生成部５は、電源VDD3とグランドとの間に接続されているＰチャネルＭＯＳＦＥＴ１３及びＮチャネルＭＯＳＦＥＴ１４の直列回路を備えている。尚、電源VDD3は電源VDD2と同じ電圧であっても良い。ＦＥＴ１３及び１４の共通接続点は、ＦＥＴ３のゲートに接続されている。また、前記共通接続点とグランドとの間にはコンデンサＣ２が接続されている。ＦＥＴ１３のソース，ゲート間には抵抗素子１５が接続されている。

電源VDD3とＦＥＴ３のゲートとの間には電流源１６が接続されており、ＦＥＴ１３のゲートとグランドとの間には電流源１７が接続されている。ＦＥＴ１４のゲートには、ドライバ１８の出力端子が接続されている。電流源１６は制御信号ＬＳ＿ＩＣにより制御され、電流源１７は制御信号ＬＳ＿ＯＮにより制御される。ＦＥＴ１４のゲートには、制御信号ＬＳ＿ＯＦＦがドライバ１８を介して与えられる。これらの各制御信号は、例えばロジック回路によるハードウェアや、又はマイクロコンピュータのソフトウェア等で構成される、図示しない電圧調整部によって与えられる。

次に、本実施形態の作用について説明する。図２に示すように、負荷２への通電を停止している状態では、第１駆動電圧生成部４側の制御信号ＨＳ＿ＯＦＦ，ＨＳ＿ＯＮをそれぞれハイ，ローレベルにしておく。これにより、ＦＥＴ８のゲートを抵抗素子１０を介して充電し、ＦＥＴ８をＯＮさせる。すると、ＦＥＴ１のゲートがＦＥＴ８を介して放電されるので、ＦＥＴ１はＯＦＦ状態になる。また、第２駆動電圧生成部５側の制御信号ＬＳ＿ＯＦＦ，ＬＳ＿ＯＮ，ＬＳ＿ＩＣは、それぞれハイ，ロー，ローレベルにしておく。これにより、ＦＥＴ１４をＯＮさせ、ＦＥＴ３のゲートを放電させてＦＥＴ３をＯＦＦ状態にする。

そして、負荷２への通電を開始する際には上記各制御信号のレベルを反転させるが、先ず制御信号ＬＳ＿ＯＦＦをローレベルに変化させると同時に制御信号ＬＳ＿ＯＮをハイレベルに変化させ、コンデンサＣ２を電源VDD3により充電する。これにより、図２中ではＮＭＯＳ２で示すＦＥＴ３のゲート，ソース間電圧ＶＧＳが上昇を開始し、ＦＥＴ３が先にターンＯＮする。続いて、制御信号ＬＳ＿ＯＮを再度ローレベルに変化させると共に、制御信号ＬＳ＿ＩＣをハイレベルに変化させる。これにより、コンデンサＣ２が電流源１６により充電されるので、ＦＥＴ３のゲート，ソース間電圧ＶＧＳは、電源VDD3の電圧まで次第に上昇する。

制御信号ＬＳ＿ＩＣをハイレベルに変化させた後に、制御信号ＨＳ＿ＯＦＦ，ＨＳ＿ＯＮのレベルを反転させる。これにより、ＦＥＴ１もターンＯＮして負荷２に通電が開始される。この時、ハイサイドでは、充電されたコンデンサＣ１の端子電圧が、図２中ではＮＭＯＳ１で示すＦＥＴ１のゲート，ソース間電圧ＶＧＳとなるが、この電圧ＶＧＳは、コンデンサＣ１からのリーク電流によって次第に下降する。尚、先に制御信号ＨＳ＿ＯＦＦ，ＨＳ＿ＯＮのレベルを反転させてから、制御信号ＬＳ＿ＩＣをハイレベルに変化させても良い。

すると、ＦＥＴ１のオン抵抗は駆動電圧の低下に応じて増加するが、ＦＥＴ３のオン抵抗は駆動電圧の上昇に応じて減少する。そこで、コンデンサＣ２の容量や電流源１６の電流値によりＦＥＴ３のゲート電圧の上昇率を調整する。これにより、ＦＥＴ１側のオン抵抗の増加をＦＥＴ３側のオン抵抗の低下により吸収すれば、ＦＥＴ１及び３の合成直列抵抗値を一定に維持することが可能になる。

以上のように本実施形態によれば、第１駆動電圧生成部４は、電源VDD1と負荷との間に接続されるＦＥＴ１の駆動電圧を、コンデンサＣ１を用いて昇圧し生成する。第２駆動電圧生成部５は、第１駆動電圧生成部４におけるリーク電流の発生に伴う前記駆動電圧の低下に応じたＦＥＴ１のオン抵抗の増加分に応じて、負荷２とグランドの間に接続されるＦＥＴ３の駆動電圧を調整し、ＦＥＴ３のオン抵抗を減少させる。

このように構成すれば、第１駆動電圧生成部４におけるリーク電流の発生によりＦＥＴ１のオン抵抗が増加しても、その増加分を、第２駆動電圧生成部５がＦＥＴ３の駆動電圧を調整し、ＦＥＴ３のオン抵抗を減少させることで吸収できる。したがって、ＦＥＴ１及び３の合成直列抵抗値が一定となるように調整できる。

そして、第２駆動電圧生成部５を、ＦＥＴ３のゲートとグランドとの間に接続されるコンデンサＣ２と、電源VDD3と前記ゲートとの間に接続される電流源１６と、ＦＥＴ３に駆動電圧を印加する際に、電流源１６によりコンデンサＣ２を充電する電圧調整部とを備えて構成する。したがって、コンデンサＣ２の容量と電流源１６により供給される定電流値とにより、ＦＥＴ３の駆動電圧を調整できる。
ここで、「ＦＥＴ３に駆動電圧を印加する際に」とは、本実施形態で示したようにＦＥＴ３のゲートに駆動電圧の印加を開始する直前のタイミングも含むものとする。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図３に示すように、第２実施形態の第２駆動電圧生成部２１は、コンデンサＣ２及び電流源１６を削除し、ＦＥＴ３のゲートとグランドとの間に、複数例えば４個のツェナーダイオード２２〜２５の直列回路を備えている。これらのツェナーダイオード２２〜２５は、定電圧発生素子に相当する。また、ツェナーダイオード２３〜２５の電圧発生端子であるカソードとグランドとの間には、それぞれスイッチ回路２６〜２８が接続されている。これらのスイッチ回路２６〜２８のＯＮ／ＯＦＦは、それぞれ制御信号ＬＳ＿ＣＬ１〜ＣＬ３により制御される。

次に、第２実施形態の作用について説明する。図４に示すように、ＦＥＴ１及び３をターンＯＮさせる際の、制御信号ＨＳ＿ＯＦＦ，ＨＳ＿ＯＮ，ＬＳ＿ＯＦＦ，ＬＳ＿ＯＮのレベル変化は第１実施形態と同様である。そして、スイッチ回路２６〜２８の制御信号ＬＳ＿ＣＬ１〜ＣＬ３については、初期状態では何れもローレベルにしておき、制御信号ＬＳ＿ＯＮを立ち上げるのと同時に何れもハイレベルに変化させる。これにより、ツェナーダイオード２３〜２５は何れも短絡されるので、ＦＥＴ３のゲート電圧は、ツェナーダイオード２２のツェナー電圧となる。

その後、所定時間が経過する毎に、制御信号ＬＳ＿ＣＬ１，ＣＬ２，ＣＬ３を順次ローレベルに変化させる。それに伴い、スイッチ回路２６〜２８が順次ＯＦＦするので、ＦＥＴ３のゲート電圧は、ツェナーダイオード２３，２４，２５のツェナー電圧が順次加算されることでステップ状に上昇する。

以上のように第２実施形態によれば、第２駆動電圧生成部２１を、ＦＥＴ３のゲートとグランドとの間に直列に接続されるツェナーダイオード２２〜２５と、ツェナーダイオード２３〜２５のカソードとグランドとの間に接続されるスイッチ回路２６〜２８と、ＦＥＴ３のゲートに駆動電圧の印加を開始すると、スイッチ回路２６〜２８を制御して前記駆動電圧を段階的に上昇させる，具体的にはスイッチ回路２６〜２８を全てＯＮした後に、それらを段階的にＯＦＦさせる電圧調整部とで構成した。これにより、ツェナーダイオード２２〜２５のツェナー電圧によりＦＥＴ３のゲート電圧を段階的に上昇させて、オン抵抗を段階的に低下させることができる。

（第３実施形態）
図５に示すように、第３実施形態では、第１実施形態のＦＥＴ３をＦＥＴ３＿１として、このＦＥＴ３＿１に並列にＮチャネルＭＯＳＦＥＴ３＿２を接続する。このＦＥＴ３＿２は、調整用通電素子に相当する。また、第３実施形態の第２駆動電圧生成部３１は、第１実施形態の第２駆動電圧生成部５よりコンデンサＣ２及び電流源１６を削除し、残りの各素子等の符号に「＿１」を付して示している。これらは、ＦＥＴ３＿１のゲートに駆動電圧を供給する。

そして、第２駆動電圧生成部３１は、ＦＥＴ３＿２のゲートに駆動電圧を供給するため、上記構成と同じものをもう１組備えており、それらの符号には「＿２」を付して示している。電流源１７＿１，ドライバ１８＿１は、それぞれ制御信号ＬＳ＿ＯＮ１，ＬＳ＿ＯＦＦ１によって制御され、電流源１７＿２，ドライバ１８＿２は、それぞれ制御信号ＬＳ＿ＯＮ２，ＬＳ＿ＯＦＦ２によって制御される。

次に、第３実施形態の作用について説明する。図６に示すように、ＦＥＴ１及び３をターンＯＮさせる際の、制御信号ＨＳ＿ＯＦＦ，ＨＳ＿ＯＮのレベル変化は第１実施形態と同様である。第２駆動電圧生成部３１では、制御信号ＬＳ＿ＯＦＦ１をローレベルに変化させると同時に制御信号ＬＳ＿ＯＮ１をハイレベルに変化させ、先にＦＥＴ３＿１をターンオンさせる。制御信号ＬＳ＿ＯＦＦ２，ＬＳ＿ＯＮ２については、初期状態からそれぞれハイレベル，ローレベルを維持する。

それから、所定時間が経過すると、制御信号ＬＳ＿ＯＦＦ２をローレベルに変化させると同時に制御信号ＬＳ＿ＯＮ２をハイレベルに変化させ、ＦＥＴ３＿２をターンオンさせる。これにより、ＦＥＴ３＿１，２を等価的に１つの素子と見た場合に、そのオン抵抗値は低下したことになる。

以上のように第３実施形態によれば、第２駆動電圧生成部３１に、ＦＥＴ３＿１に並列に接続されるＦＥＴ３＿２と、ＦＥＴ３＿１のゲートに駆動電圧の印加を開始した後に、ＦＥＴ３＿２をオンさせる電圧調整部とを備える。これにより、ＦＥＴ３のオン抵抗値を等価的に低下させることができる。

（第４実施形態）
図７に示すように第４実施形態は、第３実施形態の第２駆動電圧生成部３１に、制御信号ＬＳ＿ＯＦＦ２，ＬＳ＿ＯＮ２を与える電圧調整部４１の一構成例を具体的に示している。この電圧調整部４１も含めた構成を第２駆動電圧生成部３１Ａとする。コンパレータ４２は、ＦＥＴ１のゲート，ソース間電圧ＶＧＳと、基準電圧４３とを比較する。コンパレータ４２の出力端子は、ドライバ１８＿２の入力端子に接続されていると共に、反転ドライバ４４の入力端子に接続されている。反転ドライバ４４は、電流源１７＿２に制御信号ＬＳ＿ＯＮ２を与える。

次に、第４実施形態の作用について説明する。各部の信号変化については、第３実施形態の図６と同様になる。初期状態より、ＦＥＴ１のゲート，ソース間電圧ＶＧＳが高い状態を維持しており基準電圧４３を上回っている間は、コンパレータ４２はハイレベルを出力している。上記ゲート，ソース間電圧ＶＧＳが次第に低下して基準電圧４３を下回ると、コンパレータ４２の出力信号がローレベルに転じてＦＥＴ３＿２をターンオンさせる。

（第５実施形態）
図８に示すように第５実施形態は第４実施形態と同様に、第２駆動電圧生成部３１に制御信号ＬＳ＿ＯＦＦ２，ＬＳ＿ＯＮ２を与える電圧調整部５１を示している。電圧調整部５１は、第４実施形態のコンパレータ４２に替えて、Ａ／Ｄコンバータ５２及びＡＬＵ（Arithmetic Logic Unit）５３を備えている。ＦＥＴ３のソースとグランドとの間には、電流検出用の抵抗素子５４が挿入されており、Ａ／Ｄコンバータ５２は、抵抗素子５４の端子電圧をＡ／Ｄ変換する。Ａ／Ｄ変換されたデータはＡＬＵ５３に入力され、ＡＬＵ５３は、入力された電流値データをソフトウェア処理して、ドライバ１８＿２及び反転ドライバ４４に制御信号を出力する。Ａ／Ｄコンバータ５２，ＡＬＵ５３及び抵抗素子５４は、電流検出部に相当する。この電流検出部も含めた構成を第２駆動電圧生成部３１Ｂとする。

次に、第５実施形態の作用について説明する。図９に示すように、例えば制御信号ＬＳ＿ＯＮ１がハイレベルに変化することでＡＬＵ５３に負荷駆動信号が入力されると、先ずＡＬＵ５３は出力信号をハイレベル；Ｈに設定する。それから、Ａ／Ｄコンバータ５２及びＡＬＵ５３により負荷電流のスルーレートを計算する（Ｓ１）。ＦＥＴ１のオン抵抗値が上昇するのに伴い、負荷電流のスルーレートは低下するので、そのスルーレートが所定の閾値以下となるまでは（Ｓ２；ＮＯ）ステップＳ１に戻り計算を継続する。

前記スルーレートが閾値以下になると（Ｓ２；ＹＥＳ）、ＡＬＵ５３は出力信号をローレベル；Ｌに切り替えて制御信号ＬＳ＿ＯＮをハイレベル，制御信号ＬＳ＿ＯＦＦをローレベルにし、ＦＥＴ３＿２をターンＯＮさせる（Ｓ３）。その後は、負荷駆動信号が入力されている間（Ｓ４；ＹＥＳ）、その状態を維持する。

以上のように第５実施形態によれば、第２駆動電圧生成部３１Ｂは、ＦＥＴ３＿１に流れる電流を検出するＡ／Ｄコンバータ５２，ＡＬＵ５３及び抵抗素子５４を備え、前記電流の値に応じてＦＥＴ３＿２をターンＯＮさせるように駆動電圧を調整する。したがって、ＡＬＵ５３のソフトウェア処理によりＦＥＴ３＿２のターンＯＮタイミングを調整できる。

（第６実施形態）
図１０に示すように、第６実施形態の第２駆動電圧生成部６１は第２実施形態を変形したもので、スイッチ回路２６〜２８は、常開型のスイッチ回路６２〜６４に置き換えられている。そして、これらのスイッチ回路６２〜６４は、それぞれツェナーダイオード２３〜２５に並列に接続されている。スイッチ回路６２〜６４のＯＮ／ＯＦＦ制御は、ＡＬＵ６５によって行われる。

また、ＡＬＵ６５には、図示しない測温ブロックより２ビットの温度情報Ｔｅｍｐ［１：０］が入力されている。測温ブロックは、例えば複数個のダイオードの直列回路などで構成され、例えばＦＥＴ１及び３が搭載されている半導体チップの温度；周囲温度に応じて順方向電圧が変化する。その電圧変化を例えば２個のコンパレータにより検出することで、２ビットの温度情報Ｔｅｍｐ［１：０］をＡＬＵ５３に出力する。検出温度が高いほど温度情報Ｔｅｍｐ［１：０］の値は大きくなるように変化する。測温ブロックは温度検出部に相当する。ＡＬＵ５３は、温度情報Ｔｅｍｐ［１：０］の値に応じて３ビットの制御信号ＣＬ＿ｔｅｍｐ［２：０］を変化させ、スイッチ回路６２〜６４のＯＮ／ＯＦＦを制御する。

次に、第６実施形態の作用について説明する。図１１に示すように、負荷駆動信号がＡＬＵ６５に入力されると、測温ブロック及びＡＬＵ６５によりチップ温度を監視する（Ｓ１１）。そして、温度情報Ｔｅｍｐ［１：０］の値が「００」，「０１」，「１０」，「１１」の何れであるかを判断する（Ｓ１２〜Ｓ１４）。温度情報Ｔｅｍｐ［１：０］の値が「００」であれば（Ｓ１２；ＹＥＳ）、ＡＬＵ６５は制御信号ＣＬ＿ｔｅｍｐ［２：０］＝［１１１］に設定し、スイッチ回路６２〜６４を全てＯＮにする（Ｓ１５）。これによりツェナーダイオード２３〜２５は何れも短絡されるので、ＦＥＴ３のゲート電圧は、ツェナーダイオード２２のツェナー電圧となる。それから、ステップＳ４に移行する。

そして、温度情報Ｔｅｍｐ［１：０］の値が「０１」であれば（Ｓ１３；ＹＥＳ）、ＡＬＵ６５は制御信号ＣＬ＿ｔｅｍｐ［２：０］＝［１１０］に設定し、スイッチ回路６３及び６４をＯＮにする（Ｓ１６）。温度情報Ｔｅｍｐ［１：０］の値が「１０」であれば（Ｓ１４；ＹＥＳ）、制御信号ＣＬ＿ｔｅｍｐ［２：０］＝［１００］に設定し、スイッチ回路６４だけをＯＮにする（Ｓ１７）。温度情報Ｔｅｍｐ［１：０］の値が「１１」であれば（Ｓ１４；ＮＯ）、制御信号ＣＬ＿ｔｅｍｐ［２：０］＝［０００］に設定し、スイッチ回路６２〜６４を全てＯＦＦにする（Ｓ１８）。

以上の処理により、図１２から図１４に示すように、測温ブロックにより検出される温度が上昇するのに伴い、ツェナーダイオード２３〜２５の等価直列接続数が増加し、ＦＥＴ３のゲート駆動電圧が上昇してオン抵抗を低下させる。

以上のように第６実施形態によれば、第２駆動電圧生成部６１に、半導体チップの温度を検出する測温ブロックを備え、ＦＥＴ３にゲート駆動電圧の印加を開始した後に、検出した温度に応じて駆動電圧を調整するようにした。これにより、温度の上昇に応じたオン抵抗の上昇についても補償することができる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
第１実施形態について、電圧調整部を第４実施形態のようにコンパレータを用いて構成したり、第５実施形態のようにＡＬＵを用いて構成しても良い。

第２実施形態において、必ずしもスイッチ回路２６〜２８を全てＯＮした後に、それらを段階的にＯＦＦさせる必要はなく、例えばスイッチ回路２６をＯＦＦ，スイッチ回路２７及び２８をＯＮした状態から制御を開始しても良い。要は、ＦＥＴ３のゲート電圧を２段階以上に上昇させるようにスイッチ回路２６〜２８のＯＮ／ＯＦＦを制御すれば良い。

第２実施形態におけるツェナーダイオードの直列接続数を３以下にしたり、５以上にしても良い。
第２実施形態におけるＦＥＴ３の並列接続数を３以上にしても良い。

１ ＮチャネルＭＯＳＦＥＴ、２ 負荷、３ ＮチャネルＭＯＳＦＥＴ、４ 第１駆動電圧生成部、５ 第２駆動電圧生成部、１６ 電流源、Ｃ１ コンデンサ。

Claims (6)

1. 電源と誘導性負荷（２）との間に接続されるハイサイド通電素子（１）の駆動電圧を、ブートストラップ用のコンデンサ（Ｃ１）を用いて昇圧して生成する第１駆動電圧生成部（４）と、
   この第１駆動電圧生成部におけるリーク電流の発生に伴う前記駆動電圧の低下に応じた前記ハイサイド通電素子のオン抵抗の増加分に応じて、前記誘導性負荷とグランドの間に接続されるローサイド通電素子（３，３＿１）の駆動電圧を調整して当該通電素子のオン抵抗を減少させる第２駆動電圧生成部（５，２１，３１，３１Ａ，３１Ｂ，４１，５１，６１）とを備える通電素子駆動装置。
2. 前記第２駆動電圧生成部（５）は、前記ローサイド通電素子の導通制御端子とグランドとの間に接続されるコンデンサ（Ｃ２）と、
   電源と前記導通制御端子との間に接続される定電流源（１６）と、
   前記ローサイド通電素子に駆動電圧を印加する際に、前記定電流源により前記コンデンサを充電する電圧調整部とを備える請求項１記載の通電素子駆動装置。
3. 前記第２駆動電圧生成部（２１）は、前記ローサイド通電素子の導通制御端子とグランドとの間に直列に接続される複数の定電圧発生素子（２２〜２５）と、
   前記定電圧発生素子の電圧発生端子とグランドとの間に接続される複数のスイッチ回路（２６〜２８）と、
   前記ローサイド通電素子に駆動電圧の印加を開始すると、前記複数のスイッチ回路を制御して前記駆動電圧を段階的に上昇させる電圧調整部とを備える請求項１記載の通電素子駆動装置。
4. 前記第２駆動電圧生成部（３１，３１Ａ）は、前記ローサイド通電素子に並列に接続される１つ以上の調整用通電素子（３＿２）と、
   前記ローサイド通電素子に駆動電圧の印加を開始した後に、前記調整用通電素子をオンする電圧調整部（４１）とを備える請求項１記載の通電素子駆動装置。
5. 前記第２駆動電圧生成部（３１，３１Ｂ）は、前記ローサイド通電素子に流れる電流を検出する電流検出部（５２〜５４）を備え、前記電流の値に応じて駆動電圧を調整する請求項１から４の何れか一項に記載の通電素子駆動装置。
6. 前記第２駆動電圧生成部（６１）は、周囲温度を検出する温度検出部（６５）を備え、前記ローサイド通電素子に駆動電圧の印加を開始した後に、前記周囲温度に応じて前記駆動電圧を調整する請求項１から５の何れか一項に記載の通電素子駆動装置。

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