JP4526935B2

JP4526935B2 - 出力バッファ回路

Info

Publication number: JP4526935B2
Application number: JP2004340012A
Authority: JP
Inventors: 秀之木原; 大明坂上
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-11-25
Filing date: 2004-11-25
Publication date: 2010-08-18
Anticipated expiration: 2024-11-25
Also published as: JP2006157100A

Description

本発明は出力バッファ回路に関するものである。

図４はバッファ調整回路の従来例である。出力端子３にＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインが接続される。ＰＭＯＳトランジスタＭ１のゲートにはＰＭＯＳトランジスタＭ９のドレインとＮＭＯＳトランジスタＭ３のドレインが接続され、ＰＭＯＳトランジスタＭ９のゲートとＮＭＯＳトランジスタＭ３のゲートが内部出力端子４に接続される。また、ＮＭＯＳトランジスタＭ２のゲートにはＰＭＯＳトランジスタＭ１０のドレインとＮＭＯＳトランジスタＭ４のドレインが接続され、ＰＭＯＳトランジスタＭ１０のゲートとＮＭＯＳトランジスタＭ４のゲートが内部出力端子５に接続される。さらに、ＰＭＯＳトランジスタＭ１，Ｍ９，Ｍ１０のソースは電源端子１に接続され、ＮＭＯＳトランジスタＭ２，Ｍ３，Ｍ４のソースは接地端子２に接続される。

ＰＭＯＳトランジスタＭ１がＯＮするときはＮＭＯＳトランジスタＭ２がＯＦＦする。ＰＭＯＳトランジスタＭ１がＯＮするためにＮＭＯＳトランジスタＭ３がＯＮしてＰＭＯＳトランジスタＭ９がＯＦＦする。またＮＭＯＳトランジスタＭ２がＯＦＦするためにＮＭＯＳトランジスタＭ４がＯＮしてＰＭＯＳトランジスタＭ１０がＯＦＦする。これらＮＭＯＳトランジスタＭ３，Ｍ４およびＰＭＯＳトランジスタＭ９，Ｍ１０のＯＮとＯＦＦの制御は、内部入力端子４，５にそれぞれ電源電圧レベルと接地端子レベルの電圧が印加されることによって行われる。
特開平５−３１５９１５号公報

図４において、ＰＭＯＳトランジスタＭ９およびＮＭＯＳトランジスタＭ３ならびにＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ４のドライブ電流のばらつきにより、出力のＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２の単位時間のゲート電圧が変化するため、出力スルーレートがばらつくという課題がある。

本発明は上記従来の課題を解決するものであり、出力スルーレートを高速かつばらつき変動少なくすることができる出力バッファ回路を提供することを目的とするものである。

この目的を達成するために本発明のバッファ回路は、電源端子と第１のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインと出力端子と第２のＭＯＳトランジスタのドレインを接続し、前記第２のＭＯＳトランジスタのソースと接地端子を接続し、前記第１のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタのドレインと第５のＭＯＳトランジスタのドレインと第１の容量性素子、第１の可変容量性素子または第１のＭＯＳ容量の一端を接続し、前記第１の容量性素子、第１の可変容量性素子または第１のＭＯＳ容量の他端と前記電源端子を接続し、前記第３のＭＯＳトランジスタのソースと第２の容量性素子、第２の可変容量性素子または第２のＭＯＳ容量の一端と第１の電流源と第７のＭＯＳトランジスタのドレインを接続し、前記第５のＭＯＳトランジスタのソースと前記電源端子を接続し、前記第５のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートと第１の制御端子と第１のインバータを接続し、前記第２の容量性素子、第２の可変容量性素子または第２のＭＯＳ容量の他端と接地端子を接続し、前記第１の電流源の他端と前記接地端子を接続し、前記第７のＭＯＳトランジスタのソースと前記接地端子を接続し、前記第７のＭＯＳトランジスタのゲートと前記第１のインバータのゲートを接続し、前記第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのドレインと第４の容量性素子、第４の可変容量性素子または第４のＭＯＳ容量の一端と第６のＭＯＳトランジスタのドレインを接続し、前記第４のＭＯＳトランジスタのソースと第３の容量性素子、第３の可変容量性素子または第３のＭＯＳ容量の一端と第２の電流源と第８のＭＯＳトランジスタのドレインを接続し、前記第３の容量性素子、第３の可変容量性素子または第３のＭＯＳ容量の他端と前記電源端子を接続し、前記第２の電流源の他端と前記電源端子を接続し、前記第８のＭＯＳトランジスタのソースと前記電源端子を接続し、前記第４のＭＯＳトランジスタのゲートと第２のインバータと第２の制御端子と前記第６のＭＯＳトランジスタのゲートを接続し、前記第４の容量性素子、第４の可変容量性素子または第４のＭＯＳ容量の他端と前記接地端子を接続し、前記第６のＭＯＳトランジスタのソースと前記接地端子を接続し、前記第２のインバータと前記第８のＭＯＳトランジスタのゲートを接続した回路を備えたことを特徴とする。

以上のように本発明によれば、出力トランジスタのゲート電圧を容量分圧制御で行うために高速でばらつきが少なく制御することにより出力スルーレートを高速かつばらつき変動少なくすることが可能となる。

以下本発明の実施の形態を、図面を参照しながら説明する。なお、図４に示す従来技術における部材と同一の部材、あるいは同一機能の部材については、同一の符号が付されている。

図１は本発明の第１実施形態を示す回路図である。図１において、出力端子３にＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインが接続される。ＰＭＯＳトランジスタＭ１のゲートには、ＰＭＯＳトランジスタＭ５のドレインと容量Ｃ１とＮＭＯＳトランジスタＭ３のドレインが接続され、ＮＭＯＳトランジスタＭ３のソースには、ＮＭＯＳトランジスタＭ７のドレインと容量Ｃ２と電流源Ｉ１が接続され、ＮＭＯＳトランジスタＭ７のゲートにはインバータＩＮＶ１が接続され、ＰＭＯＳトランジスタＭ５のゲートとＮＭＯＳトランジスタＭ３のゲート、およびインバータＩＮＶ１を介してＮＭＯＳトランジスタＭ７のゲートが内部入力端子４に接続される。

また、ＮＭＯＳトランジスタＭ２のゲートには、ＰＭＯＳトランジスタＭ４のドレインと容量Ｃ４とＮＭＯＳトランジスタＭ６のドレインが接続され、ＰＭＯＳトランジスタＭ４のソースには、ＮＭＯＳトランジスタＭ８のドレインと容量Ｃ３と電流源Ｉ２が接続され、ＰＭＯＳトランジスタＭ８のゲートにはインバータＩＮＶ２が接続され、ＮＭＯＳトランジスタＭ６のゲートとＰＭＯＳトランジスタＭ４のゲート、およびインバータＩＮＶ２を介してＰＭＯＳトランジスタＭ８のゲートが内部入力端子５に接続される。

さらに、ＰＭＯＳトランジスタＭ１，Ｍ５，Ｍ８のソース、容量Ｃ１，Ｃ３、電流源Ｉ２は電源端子１に接続され、ＮＭＯＳトランジスタＭ２，Ｍ６，Ｍ７のソース、容量Ｃ２，Ｃ４、電流源Ｉ２は接地端子２に接続される。

出力端子３を電源電圧レベルに変化させるために、ＰＭＯＳトランジスタＭ１をＯＮしてＮＭＯＳトランジスタＭ２をＯＦＦするように、ＰＭＯＳトランジスタＭ１のゲート電圧を０Ｖにし、ＮＭＯＳトランジスタＭ２のゲート電圧を０Ｖにする。ＰＭＯＳトランジスタＭ１のゲート電圧を０ＶにするためにＰＭＯＳトランジスタＭ１のゲートに容量Ｃ１とＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ５が接続され、ＮＭＯＳトランジスタＭ３がＯＮして電流源Ｉ１が動作するように、内部入力端子４に電源電圧レベルの入力電圧が印加される。

また、ＮＭＯＳトランジスタＭ３がＯＮするとき、ＰＭＯＳトランジスタＭ１のゲート電圧が容量Ｃ１と容量Ｃ２の分圧比で決まる。また、このときＰＭＯＳトランジスタＭ５とインバータＩＮＶ１のゲートに電源電圧レベルの入力電圧が印加されるため、それぞれＰＭＯＳトランジスタＭ５はＯＦＦしインバータＩＮＶ１の出力が接地レベルになって、ＮＭＯＳトランジスタＭ７はＯＦＦする。

また、ＮＭＯＳトランジスタＭ２のゲート電圧を０Ｖにする回路構成としてＮＭＯＳトランジスタＭ２のゲートに容量Ｃ４とＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ６が接続され、ＰＭＯＳトランジスタＭ４がＯＦＦして電流源Ｉ２が動作しないように内部入力端子５に電源電圧レベルの入力電圧が印加される。またこのときＮＭＯＳトランジスタＭ６とインバータＩＮＶ２のゲートに電源電圧レベルの入力電圧が印加されるため、それぞれＮＭＯＳトランジスタＭ６はＯＮし、インバータＩＮＶ２の出力が接地端子２のレベルになってＰＭＯＳトランジスタＭ８はＯＮする。

このように本実施形態は、ＮＭＯＳトランジスタＭ３をＯＮすることで容量Ｃ１と容量Ｃ２との容量比で出力トランジスタであるＰＭＯＳトランジスタＭ１のゲート電圧をしきい値電圧以下に低下させ、ＰＭＯＳトランジスタＭ１をＯＮさせる。また同時に、電流源Ｉ１により最終的にＰＭＯＳトランジスタＭ１のゲート電圧を０Ｖにする。さらに、ＰＭＯＳトランジスタＭ４をＯＮすることで容量Ｃ３と容量Ｃ４の容量比で出力トランジスタであるＮＭＯＳトランジスタＭ２のゲート電圧をしきい値電圧以下に低下させ、ＮＭＯＳトランジスタＭ２をＯＮさせる。また同時に電流源Ｉ２により最終的にＮＭＯＳトランジスタＭ２のゲート電圧を電源電圧レベルにしたものである。このように本実施形態によれば、出力トランジスタのゲート電圧を容量分圧制御で行うために、高速でばらつきが少なく制御することにより出力スルーレートを高速かつばらつき変動少なくすることが可能となる。

図２は本発明の第２実施形態を示す回路図であり、第２実施形態は、図１に示す第１実施形態における容量Ｃ１，Ｃ２，Ｃ３，Ｃ４を図２に示すようにそれぞれ可変容量Ｃ５，Ｃ６，Ｃ７，Ｃ８としたものである。

図２において、出力端子３を電源電圧レベルに変化させるためにＰＭＯＳトランジスタＭ１をＯＮしてＮＭＯＳトランジスタＭ２をＯＦＦするように、ＰＭＯＳトランジスタＭ１のゲート電圧を０Ｖにし、ＮＭＯＳトランジスタＭ２のゲート電圧を０Ｖにする。ＰＭＯＳトランジスタＭ１のゲート電圧を０Ｖにするために、ＰＭＯＳトランジスタＭ１のゲートに可変容量Ｃ５とＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ５が接続され、ＮＭＯＳトランジスタＭ３がＯＮして電流源Ｉ１が動作するように内部入力端子４に電源電圧レベルの入力電圧が印加される。またＮＭＯＳトランジスタＭ３がＯＮするときＰＭＯＳトランジスタＭ１のゲート電圧が可変容量Ｃ５と可変容量Ｃ６の分圧比で決まる。また、このときＰＭＯＳトランジスタＭ５とインバータＩＮＶ１のゲートに電源電圧レベルの入力電圧が印加されるため、それぞれＰＭＯＳトランジスタＭ５はＯＦＦしインバータＩＮＶ１の出力が接地レベルになって、ＮＭＯＳトランジスタＭ７はＯＦＦする。

また、ＮＭＯＳトランジスタＭ２のゲート電圧を０Ｖにする回路構成としてＮＭＯＳトランジスタＭ２のゲートに、可変容量Ｃ８とＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ６が接続され、ＰＭＯＳトランジスタＭ４がＯＦＦして電流源Ｉ２が動作しないように内部入力端子５に電源電圧レベルの入力電圧が印加される。またこのときＮＭＯＳトランジスタＭ６とインバータＩＮＶ２のゲートに電源電圧レベルの入力電圧が印加されるため、それぞれＮＭＯＳトランジスタＭ６はＯＮし、インバータＩＮＶ２の出力が接地レベルになってＰＭＯＳトランジスタＭ８はＯＮする。

このように本実施形態によれば、出力トランジスタのゲート電圧を容量分圧制御で行うために、高速でばらつきが少なく制御することにより出力スルーレートを高速かつばらつき変動少なくすることが可能となる。

図３は本発明の第３実施形態を示す回路図であり、第２実施形態は、図１に示す第１実施形態における容量Ｃ１，Ｃ３を、図３に示すようにそれぞれＰＭＯＳトランジスタからなるＰＭＯＳ容量Ｍ１１，Ｍ１３とし、同様に容量Ｃ２，Ｃ４を、図３に示すようにそれぞれＮＭＯＳトランジスタからなるＮＭＯＳ容量Ｍ１２，Ｍ１４としたものである。

図３において、出力端子３を電源電圧レベルに変化させるためにＰＭＯＳトランジスタＭ１をＯＮしてＮＭＯＳトランジスタＭ２をＯＦＦするように、ＰＭＯＳトランジスタＭ１のゲート電圧を０Ｖにし、ＮＭＯＳトランジスタＭ２のゲート電圧を０Ｖにする。ＰＭＯＳトランジスタＭ１のゲート電圧を０ＶにするためにＰＭＯＳトランジスタＭ１のゲートにＰＭＯＳ容量Ｍ１１とＮＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ５が接続され、ＮＭＯＳトランジスタＭ３がＯＮして電流源Ｉ１が動作するように、内部入力端子４に電源電圧レベルの入力電圧が印加される。またＮＭＯＳトランジスタＭ３がＯＮするときＰＭＯＳトランジスタＭ１のゲート電圧がＰＭＯＳ容量Ｍ１１とＮＭＯＳ容量Ｍ１２の分圧比で決まる。またこのときＰＭＯＳトランジスタＭ５とインバータＩＮＶ１のゲートに電源電圧レベルの入力電圧が印加されるためそれぞれＰＭＯＳトランジスタＭ５はＯＦＦし、インバータＩＮＶ１の出力が接地端子２のレベルになってＮＭＯＳトランジスタＭ７はＯＦＦする回路構成になっている。そしてＮＭＯＳトランジスタＭ２のゲート電圧を０Ｖにする回路構成としてＮＭＯＳトランジスタＭ２のゲートにＭＯＳ容量Ｍ１４とＭＯＳトランジスタＭ４とＭＯＳトランジスタＭ６が接続され、ＰＭＯＳトランジスタＭ４がＯＦＦして電流源Ｉ２が動作しないように内部入力端子５に電源電圧レベルの入力電圧が印加される。またこのときＮＭＯＳトランジスタＭ６とインバータＩＮＶ２のゲートに電源電圧レベルの入力電圧が印加されるためそれぞれＮＭＯＳトランジスタＭ６はＯＮし、インバータＩＮＶ２の出力が接地レベルになってＰＭＯＳトランジスタＭ８はＯＮするようになっている。

本発明は出力バッファ回路、特にＵＳＢ(Universal Serial Bus)において、所定のスルーレートでデータラインを駆動するドライバ回路に利用することが可能である。

本発明の第１実施形態の構成を示す回路図本発明の第２実施形態の構成を示す回路図本発明の第３実施形態の構成を示す回路図従来の出力バッファ回路の構成を示す回路図

符号の説明

１電源端子
２接地端子
３出力端子
Ｍ１，Ｍ４，Ｍ５，Ｍ８ＰＭＯＳトランジスタ
Ｍ２，Ｍ３，Ｍ６，Ｍ７ＮＭＯＳトランジスタ
Ｍ１１，Ｍ１３ＰＭＯＳ容量
Ｍ１２，Ｍ１４ＮＭＯＳ容量
ＩＮＶ１，ＩＮＶ２インバータ
Ｉ１，Ｉ２電流源
Ｃ１，Ｃ２，Ｃ３，Ｃ４容量
Ｃ５，Ｃ６，Ｃ７，Ｃ８可変容量
４，５内部入力端子

Claims

電源端子と第１のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインと出力端子と第２のＭＯＳトランジスタのドレインを接続し、前記第２のＭＯＳトランジスタのソースと接地端子を接続し、前記第１のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタのドレインと第５のＭＯＳトランジスタのドレインと第１の容量性素子の一端を接続し、前記第１の容量性素子の他端と前記電源端子を接続し、前記第３のＭＯＳトランジスタのソースと第２の容量性素子の一端と第１の電流源と第７のＭＯＳトランジスタのドレインを接続し、前記第５のＭＯＳトランジスタのソースと前記電源端子を接続し、前記第５のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートと第１の制御端子と第１のインバータを接続し、前記第２の容量性素子の他端と接地端子を接続し、前記第１の電流源の他端と前記接地端子を接続し、前記第７のＭＯＳトランジスタのソースと前記接地端子を接続し、前記第７のＭＯＳトランジスタのゲートと前記第１のインバータのゲートを接続し、前記第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのドレインと第４の容量性素子の一端と第６のＭＯＳトランジスタのドレインを接続し、前記第４のＭＯＳトランジスタのソースと第３の容量性素子の一端と第２の電流源と第８のＭＯＳトランジスタのドレインを接続し、前記第３の容量性素子の他端と前記電源端子を接続し、前記第２の電流源の他端と前記電源端子を接続し、前記第８のＭＯＳトランジスタのソースと前記電源端子を接続し、前記第４のＭＯＳトランジスタのゲートと第２のインバータと第２の制御端子と前記第６のＭＯＳトランジスタのゲートを接続し、前記第４の容量性素子の他端と前記接地端子を接続し、前記第６のＭＯＳトランジスタのソースと前記接地端子を接続し、前記第２のインバータと前記第８のＭＯＳトランジスタのゲートを接続した回路を備えたことを特徴とする出力バッファ回路。
電源端子と第１のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインと出力端子と第２のＭＯＳトランジスタのドレインを接続し、前記第２のＭＯＳトランジスタのソースと第２の接地端子を接続し、前記第１のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタのドレインと第５のＭＯＳトランジスタのドレインと第１の可変容量性素子の一端を接続し、前記第１の可変容量性素子の他端と前記電源端子を接続し、前記第３のＭＯＳトランジスタのソースと第２の可変容量性素子の一端と第１の電流源と第７のＭＯＳトランジスタのドレインを接続し、前記第５のＭＯＳトランジスタのソースと前記電源端子を接続し、前記第５のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートと第１の制御端子と第１のインバータを接続し、前記第６の可変容量性素子の他端と前記接地端子を接続し、前記第１の電流源の他端と前記第２の接地端子を接続し、前記第７のＭＯＳトランジスタのソースと前記第２の接地端子を接続し、前記第７のＭＯＳトランジスタのゲートと前記第１のインバータのゲートを接続し、前記第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのドレインと第４の可変容量性素子の一端と第６のＭＯＳトランジスタのドレインを接続し、前記第４のＭＯＳトランジスタのソースと第３の可変容量性素子の一端と第２の電流源と第８のＭＯＳトランジスタのドレインを接続し、前記第３の可変容量性素子の他端と前記電源端子を接続し、前記第２の電流源の他端と前記電源端子を接続し、前記第８のＭＯＳトランジスタのソースと前記電源端子を接続し、前記第４のＭＯＳトランジスタのゲートと第２のインバータと第２の制御端子と前記第６のＭＯＳトランジスタのゲートを接続し、前記第４の可変容量性素子の他端と前記接地端子を接続し、前記第６のＭＯＳトランジスタのソースと前記接地端子を接続し、前記第２のインバータと前記第８のＭＯＳトランジスタのゲートを接続した回路を備えたことを特徴とする出力バッファ回路。
電源端子と第１のＭＯＳトランジスタのソースを接続し、前記第１のＭＯＳトランジスタのドレインと出力端子と第２のＭＯＳトランジスタのドレインを接続し、前記第２のＭＯＳトランジスタのソースと接地端子を接続し、前記第１のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタのドレインと第５のＭＯＳトランジスタのドレインと第１のＭＯＳ容量の一端を接続し、前記第１のＭＯＳ容量の他端と前記電源端子を接続し、前記第３のＭＯＳトランジスタのソースと第２のＭＯＳ容量の一端と第１の電流源と第７のＭＯＳトランジスタのドレインを接続し、前記第５のＭＯＳトランジスタのソースと前記電源端子を接続し、前記第５のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタのゲートと第１の制御端子と第１のインバータを接続し、前記第２のＭＯＳ容量の他端と前記接地端子を接続し、前記第１の電流源の他端と前記接地端子を接続し、前記第７のＭＯＳトランジスタのソースと前記接地端子を接続し、前記第７のＭＯＳトランジスタのゲートと前記第１のインバータのゲートを接続し、前記第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのドレインと第４のＭＯＳ容量の一端と第６のＭＯＳトランジスタのドレインを接続し、前記第４のＭＯＳトランジスタのソースと第３のＭＯＳ容量の一端と第２の電流源と第８のＭＯＳトランジスタのドレインを接続し、前記第３のＭＯＳ容量の他端と前記電源端子を接続し、前記第２の電流源の他端と前記電源端子を接続し、前記第８のＭＯＳトランジスタのソースと前記電源端子を接続し、前記第４のＭＯＳトランジスタのゲートと第２のインバータと第２の制御端子と前記第６のＭＯＳトランジスタのゲートを接続し、前記第４のＭＯＳ容量の他端と前記接地端子を接続し、前記第６のＭＯＳトランジスタのソースと前記接地端子を接続し、前記第２のインバータと前記第８のＭＯＳトランジスタのゲートを接続した回路を備えたことを特徴とする出力バッファ回路。