CN115903986B - 输入输出电路 - Google Patents

Abstract

本发明提供一种输入输出电路，包括：输入输出端点；输入控制电路，与所述输入输出端点相连接；输出驱动电路，与所述输入输出端点及所述输入控制电路均相连接；调节控制电路，与所述输出驱动电路相连接，用于对所述输出驱动电路中的偏置电压进行调节，以减小所述输出驱动电路的开启时间及对所述输出驱动电路输出的压摆率进行控制。本发明的输入输出电路通过设置调节控制电路，调节控制电路可以对输出驱动电路中的偏置电压进行调节，从而减小所述输出驱动电路的开启时间，减小所述输出驱动电路的输出延迟，并可实现对所述输出驱动电路输出的压摆率进行控制。

Description

输入输出电路

技术领域

本发明涉及集成电路设计领域，特别是涉及一种输入输出电路。

背景技术

输入输出(IO, input output)电路是集成电路的必需模块之一，用于与外部设备连接，从而实现通信、控制或数据采集的功能。它具有信号输入、输出的功能，并可以通过寄存器配置多种模式，例如上拉输入、模拟输入、推挽输出、开漏输出、模拟输出等。

输入输出电路的设计通常需要压摆率（slew rate）控制，以防止EMI（Electromagnetic Interference，电磁干扰）等问题，这需要一定的补偿机制实现。然而，现有的输入输出电路仍然存在压摆率可控性差及输出延迟大等问题。模拟补偿机制和数字补偿机制都存在开启延迟，从而导致输出延迟，这种无效时间希望能够减少。

发明内容

本发明的目的在于，提供一种输入输出电路，用于解决现有的输入输出电路存在的压摆率可控性差及输出延迟大等问题。

为解决现有技术中的问题，本发明提供一种输入输出电路，包括：

输入输出端点；

输入控制电路，与所述输入输出端点相连接；

输出驱动电路，与所述输入输出端点及所述输入控制电路均相连接；

调节控制电路，与所述输出驱动电路相连接，用于对所述输出驱动电路中的偏置电压进行调节，以减小所述输出驱动电路的开启时间及对所述输出驱动电路输出的压摆率进行控制。

可选地，所述输出驱动电路包括：

第一PMOS管，所述第一PMOS管的源极与电源电压相连接，所述第一PMOS管的漏极与所述输入输出端点及所述输入控制电路均相连接；

第一开关，包括第一端、第二端及控制端；所述第一开关的第一端与所述第一PMOS管的栅极相连接，所述第一开关的第二端与所述调节控制电路的第一端相连接，所述第一开关的控制端与第一模式控制信号相连接，所述第一开关在所述第一模式控制信号为高电平时闭合，并在所述第一模式控制信号为低电平时断开；

第二开关，包括第一端、第二端及控制端，所述第二开关的第一端与所述第一PMOS管的栅极相连接，所述第二开关的第二端与所述调节控制电路的第二端相连接，所述第二开关的控制端与第二模式控制信号相连接，所述第二开关在所述第二模式控制信号为高电平时闭合，并在所述第二模式控制信号为低电平时断开；

第一NMOS管，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与所述输入输出端点及所述输入控制电路均相连接；

第三开关，包括第一端、第二端及控制端；所述第三开关的第一端与所述第一NMOS管的栅极相连接，所述第三开关的第二端与所述调节控制电路的第三端相连接，所述第三开关的控制端与第二模式控制信号相连接，所述第三开关在所述第二模式控制信号为高电平时闭合，并在所述第二模式控制信号为低电平时断开；

第四开关，包括第一端、第二端及控制端；所述第四开关的第一端与所述第一NMOS管的栅极相连接，所述第四开关的第二端与所述调节控制电路的第四端相连接，所述第四开关的控制端与第一模式控制信号相连接，所述第四开关在所述第一模式控制信号为高电平时闭合，并在所述第一模式控制信号为低电平时断开。

可选地，所述输出驱动电路还包括：

第二PMOS管，所述第二PMOS管的源极与所述电源电压相连接，所述第二PMOS管的漏极与所述第一PMOS管的栅极相连接；

或门，包括第一输入端、第二输入端及输出端；所述或门的第一输入端与所述第二模式控制信号相连接，所述或门的第二输入端与所述的第一模式控制信号相连接，所述或门的输出端与所述第二PMOS管的栅极相连接；

缓冲器，包括第一输入端、第二输入端及输出端；所述缓冲器的第一输入端与运输控制信号相连接，所述缓冲器的输出端与所述第一NMOS管的栅极相连接；

或非门，包括第一输入端、第二输入端及输出端；所述或非门的第一输入端与所述第一模式控制信号相连接，所述或非门的第二输入端与所述第二模式控制信号，所述或非门的输出端与所述缓冲器的第二输入端相连接。

可选地，所述输入控制电路包括：

第二NMOS管，所述第二NMOS管的漏极与所述第一PMOS管的漏极、所述第一NMOS管的漏极及所述输入输出端点均相连接，所述第二NMOS管的栅极与输入控制信号相连接，所述第二NMOS管的衬底接地；

第三NMOS管，所述第三NMOS管的漏极与所述第二NMOS管的源极相连接，所述第三NMOS管的栅极与所述输入控制信号相连接，所述第三NMOS管的源极为所述输入控制电路的输出端，所述第三NMOS管的衬底接地；

第四NMOS管，所述第四NMOS管的漏极与所述第二NMOS管的源极及所述第三NMOS管的漏极均相连接，所述第四NMOS管的栅极与所述输入控制信号相连接，所述第四NMOS管的源极及所述第四NMOS管的衬底均接地。

可选地，还包括静电防护电路，所述静电防护电路与所述输入输出端点、所述输出驱动电路及所述输入控制电路均相连接。

可选地，所述静电防护电路包括：

第五NMOS管，所述第五NMOS管的漏极与所述输入输出端点相连接，所述第五NMOS管的源极及衬底均接地；

第一电阻，所述第一电阻的一端与所述第五NMOS管的栅极相连接，所述第一电阻的另一端接地；

第二电阻，所述第二电阻的一端与所述输入输出端点相连接，所述第二电阻的另一端与所述输出驱动电路及所述输入控制电路均相连接。

可选地，所述调节控制电路包括：

第一电流型数模转换器，包括第一端、第二端及第三端，所述第一电流型数模转换器的第一端接地，所述第一电流型数字转换器的第二端与数字控制信号相连接，所述第一电流型数模转换器的第三端与所述输出驱动电路相连接；

第二电流型数模转换器，包括第一端、第二端及第三端，所述第二电流型数模转换器的第一端与所述电源电压相连接，所述第二电流型数字转换器的第二端与数字控制信号相连接，所述第二电流型数模转换器的第三端与所述输出驱动电路相连接；

第一电容，所述第一电容的下极板接地，所述第一电容的上极板与所述第一电流型数模转换器的第三端相连接；

第二电容，所述第二电容的下极板接地，所述第二电容的上极板与所述第二电流型数模转换器的第三端相连接。

可选地，所述调节控制电路还包括：

第五开关，包括第一端、第二端及控制端，所述第五开关的第一端与所述电源电压相连接，所述第五开关的控制端与第一开关控制信号相连接，所述第五开关在所述第一开关控制信号为低电平时闭合，并在所述第一开关控制信号为高电平时断开；

第六开关，包括第一端、第二端及控制端，所述第六开关的第一端与所述第五开关的第二端相连接后共同作为所述调节控制电路的第二端，所述第六开关的控制端与所述第一开关控制信号相连接，所述第六开关在所述第一开关控制信号为高电平时闭合，并在所述第一开关控制信号为低电平时断开；所述第六开关的第二端与所述第一电流型数模转换器的第三端相连接；

第七开关，包括第一端、第二端及控制端，所述第七开关的第一端与所述电源电压相连接，所述第七开关的控制端与所述第二开关控制信号相连接，所述第七开关在所述第二开关控制信号为低电平时闭合，并在所述第二开关控制信号为高电平时断开；

第八开关，包括第一端、第二端及控制端，所述第八开关的第一端与所述第七开关的第二端相连接后共同作为所述调节控制电路的第一端，所述第八开关的控制端与所述第二开关控制信号相连接，所述第八开关在所述第二开关控制信号为高电平时闭合，并在所述第二开关控制信号为低电平时断开；所述第八开关的第二端与所述第一电流型数模转换器的第三端相连接；

第九开关，包括第一端、第二端及控制端，所述第九开关的第一端接地，所述第九开关的控制端与所述第一开关控制信号相连接，所述第九开关在所述第一开关控制信号为低电平时闭合，并在所述第一开关控制信号为高电平时断开；

第十开关，包括第一端、第二端及控制端，所述第十开关的第一端与所述第九开关的第二端相连接后共同作为所述调节控制电路的第四端，所述第十开关的控制端与所述第一开关控制信号相连接，所述第十开关在所述第一开关控制信号为高电平时闭合，并在所述第一开关控制信号为低电平时断开；所述第十开关的第二端与所述第二电流型数模转换器的第三端相连接；

第十一开关，包括第一端、第二端及控制端，所述第十一开关的第一端接地，所述第十一开关的控制端与所述第二开关控制信号相连接，所述第十一开关在所述第二开关控制信号为低电平时闭合，并在所述第二开关控制信号为高电平时断开；

第十二开关，包括第一端、第二端及控制端，所述第十二开关的第一端与所述第十一开关的第二端相连接后共同作为所述调节控制电路的第三端，所述第十二开关的控制端与所述第二开关控制信号相连接，所述第十二开关在所述第二开关控制信号为高电平时闭合，并在所述第二开关控制信号为低电平时断开；所述第十二开关的第二端与所述第二电流型数模转换器的第三端相连接。

可选地，所述调节控制电路还包括：

第十三开关，包括相对的第一端及第二端，所述第十三开关的第一端与所述第一电容的上极板相连接，所述第十三开关的第二端与所述第一电流型数模转换器的第三端、所述第六开关的第二端及所述第八开关的第二端均相连接；

第十四开关，包括相对的第一端及第二端，所述第十四开关的第一端与所述第二电容的上极板相连接，所述第十四开关的第二端与所述第二电流型数模转换器的第三端、所述第十开关的第二端及所述第十二开关的第二端均相连接。

可选地，所述调节控制电路还包括：

第十五开关，包括相对的第一端及第二端，所述第十五开关的第一端接地，所述第十五开关的第二端与所述第一电容的上极板相连接；

第十六开关，包括相对的第一端及第二端，所述第十六开关的第一端与所述电源电压相连接，所述第十六开关的第二端与所述第二电容的上极板相连接。

如上所述，本发明的输入输出电路，具有以下有益效果：本发明的输入输出电路中通过设置调节控制电路，调节控制电路可以对输出驱动电路中的偏置电压进行调节，从而减小所述输出驱动电路的开启时间，减小所述输出驱动电路的输出延迟，并可实现对所述输出驱动电路输出的压摆率进行控制。

附图说明

图1及图2为本发明不同实施例中提供的输入输出电路的电路图。

图3为本发明的输入输出电路的时序图。

标号说明：

1、输入控制电路，2、输出驱动电路，3、调节控制电路，4、静电防护电路。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本发明的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本发明的精神和范围的其他技术方案。

本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。

输入输出电路的设计通常需要压摆率（slew rate）和输出电阻（outputresistance）的控制，实现方式主要有模拟电流控制和数字RC控制。

模拟电流控制是通过电流镜实现对输出的电流驱动，数字RC控制是通过预驱动（Pre-drive）的RC不同实现输出驱动级快慢开启。

对于模拟补偿机制，每个IO需要一个偏置电流，并在IO内部进行偏置电流复制。对于多个IO，这需要较多的电流偏置走线，增加芯片面积，IO内部的偏置电流复制也增加了芯片功耗。

对于数字补偿机制，实现几十nS的压摆率控制需要较大的RC，增加IO的芯片面积，如需实现压摆率可配置，每个IO都需寄存器控制，多个IO增加了寄存器资源。

模拟补偿机制和数字补偿机制都存在开启延迟，从而导致输出延迟，这种无效时间希望能够减少。

实施例一

请参阅图1所示，本发明提供一种输入输出电路，所述输入输出电路包括：

输入输出端点PAD；

输入控制电路1，所述输入控制电路1与所述输入输出端点PAD相连接；

输出驱动电路2，所述输出驱动电路2与所述输入输出端点PAD及所述输入控制电路1均相连接；

调节控制电路3，所述调节控制电路3与所述输出驱动电路2相连接，用于对所述输出驱动电路2中的偏置电压进行调节，以减小所述输出驱动电路2的开启时间及对所述输出驱动电路2输出的压摆率进行控制。

本发明的输入输出电路中通过设置调节控制电路3，调节控制电路3可以对输出驱动电路2中的偏置电压进行调节，从而减小所述输出驱动电路2的开启时间，减小所述输出驱动电路2的输出延迟，并可实现对所述输出驱动电路2输出的压摆率进行控制。

实施例二

请继续参阅图1，本实施例中还提供一种输入输出电路，本实施例中的输入输出电路与实施例一中的输入输出电路的结构大致相同，本实施例中的输入输出电路相较于实施例一中的输入输出电路还包括如下具体结构。

作为示例，所述输出驱动电路包括：

第一PMOS管MP1，所述第一PMOS管MP1的源极与电源电压VDD相连接，所述第一PMOS管MP1的漏极与所述输入输出端点PAD及所述输入控制电路1均相连接；

第一开关SW0，所述第一开关SW0包括第一端、第二端及控制端；所述第一开关SW0的第一端与所述第一PMOS管MP1的栅极相连接，所述第一开关SW0的第二端与所述调节控制电路的第一端相连接，所述第一开关SW0的控制端与第一模式控制信号txseln相连接，所述第一开关SW0在所述第一模式控制信号txseln为高电平时闭合，并在所述第一模式控制信号txseln为低电平时断开；

第二开关SW1，所述第二开关SW1包括第一端、第二端及控制端，所述第二开关SW1的第一端与所述第一PMOS管MP1的栅极相连接，所述第二开关SW1的第二端与所述调节控制电路3的第二端相连接，所述第二开关SW1的控制端与第二模式控制信号txselp相连接，所述第二开关SW1在所述第二模式控制信号txselp为高电平时闭合，并在所述第二模式控制信号txselp为低电平时断开；

第一NMOS管MN1，所述第一NMOS管MN1的源极接地，所述第一NMOS管MN1的漏极与所述输入输出端点PAD及所述输入控制电路1均相连接；

第三开关SW2，所述第三开关SW2包括第一端、第二端及控制端；所述第三开关SW2的第一端与所述第一NMOS管MN1的栅极相连接，所述第三开关SW2的第二端与所述调节控制电路3的第三端相连接，所述第三开关SW2的控制端与第二模式控制信号txselp相连接，所述第三开关SW2在所述第二模式控制信号txselp为高电平时闭合，并在所述第二模式控制信号txselp为低电平时断开；

第四开关SW3，所述第四开关SW3包括第一端、第二端及控制端；所述第四开关SW3的第一端与所述第一NMOS管MN1的栅极相连接，所述第四开关SW3的第二端与所述调节控制电路3的第四端相连接，所述第四开关SW3的控制端与第一模式控制信号txseln相连接，所述第四开关SW3在所述第一模式控制信号txseln为高电平时闭合，并在所述第一模式控制信号txseln为低电平时断开。

作为示例，所述输出驱动电路2还包括：

第二PMOS管MP0，所述第二PMOS管MP0的源极与所述电源电压VDD相连接，所述第二PMOS管MP0的漏极与所述第一PMOS管MP1的栅极相连接；

或门I0，所述或门I0包括第一输入端、第二输入端及输出端；所述或门I0的第一输入端与所述第二模式控制信号txselp相连接，所述或门I0的第二输入端与所述的第一模式控制信号txseln相连接，所述或门I0的输出端与所述第二PMOS管MP0的栅极相连接；

缓冲器I1，所述缓冲器I1包括第一输入端、第二输入端及输出端；所述缓冲器I1的第一输入端与运输控制信号pd相连接，所述缓冲器I1的输出端与所述第一NMOS管MN1的栅极相连接；

或非门I2，所述或非门I2包括第一输入端、第二输入端及输出端；所述或非门I2的第一输入端与所述第一模式控制信号txseln相连接，所述或非门I2的第二输入端与所述第二模式控制信号txselp，所述或非门I2的输出端与所述缓冲器I1的第二输入端相连接。

具体的，所述第一模式控制信号txseln及所述第二模式控制信号txselp可实现所述输入输出电路的同相、反相、固定高电平或固定低电平的输出。

作为示例，所述输入控制电路1包括：

第二NMOS管MN2，所述第二NMOS管MN2的漏极与所述第一PMOS管MP1的漏极、所述第一NMOS管MN1的漏极及所述输入输出端点PAD均相连接，所述第二NMOS管MN2的栅极与输入控制信号RXPH0相连接，所述第二NMOS管MN2的衬底接地；

第三NMOS管MN3，所述第三NMOS管MN3的漏极与所述第二NMOS管MN2的源极相连接，所述第三NMOS管MN3的栅极与所述输入控制信号RXPH0相连接，所述第三NMOS管MN3的源极为所述输入控制电路1的输出端，所述第三NMOS管MN3的衬底接地；具体的，所述第三NMOS管MN3的源极输出信号RX_INPUT。

第四NMOS管MN4，所述第四NMOS管MN4的漏极与所述第二NMOS管MN2的源极及所述第三NMOS管MN3的漏极均相连接，所述第四NMOS管MN4的栅极与输入控制信号RXPH0_n相连接，所述第四NMOS管MN4的源极及所述第四NMOS管MN4的衬底均接地。

作为示例，所述输入输出电路还包括静电防护电路4，所述静电防护电路4与所述输入输出端点PAD、所述输出驱动电路2及所述输入控制电路1均相连接。

作为示例，所述静电防护电路4包括：

第五NMOS管MN0，所述第五NMOS管MN0的漏极与所述输入输出端点PAD相连接，所述第五NMOS管MN0的源极及衬底均接地；

第一电阻R0，所述第一电阻R0的一端与所述第五NMOS管MN0的栅极相连接，所述第一电阻R0的另一端接地；

第二电阻R1，所述第二电阻R1的一端与所述输入输出端点PAD相连接，所述第二电阻R1的另一端与所述输出驱动电路3及所述输入控制电路1均相连接。

作为示例，第一电流型数模转换器IDAC0，所述第一电流型数模转换器IDAC0包括第一端、第二端及第三端，所述第一电流型数模转换器IDAC0的第一端接地，所述第一电流型数模转换器IDAC0的第二端与数字控制信号drvmd<2:0>相连接，所述第一电流型数模转换器IDAC0的第三端与所述驱动输出电路2相连接；

第二电流型数模转换器IDAC1，所述第二电流型数模转换器IDAC1包括第一端、第二端及第三端，所述第二电流型数模转换器IDAC1的第一端与所述电源电压VDD相连接，所述第二电流型数模转换器IDAC1的第二端与数字控制信号drvmd<2:0>相连接，所述第二电流型数模转换器IDAC1的第三端与所述输出驱动电路2相连接；

第一电容C0，所述第一电容C0的下极板接地，所述第一电容C0的上极板与所述第一电流型数模转换器IDAC0的第三端相连接；

第二电容C1，所述第二电容C1的下极板接地，所述第二电容C1的上极板与所述第二电流型数模转换器IDAC1的第三端相连接。

作为示例，所述调节控制电路3还包括：

第五开关SW4，所述第五开关SW4包括第一端、第二端及控制端，所述第五开关SW4的第一端与所述电源电压相连接，所述第五开关SW4的控制端与第一开关控制信号PH1相连接，所述第五开关SW4在所述第一开关控制信号PH1为低电平时闭合，并在所述第一开关控制信号PH1为高电平时断开；

第六开关SW5，所述第六开关SW5包括第一端、第二端及控制端，所述第六开关SW5的第一端与所述第五开关SW4的第二端相连接后共同作为所述调节控制电路3的第二端，所述第六开关SW5的控制端与所述第一开关控制信号PH1相连接，所述第六开关SW5在所述第一开关控制信号PH1为高电平时闭合，并在所述第一开关控制信号PH1为低电平时断开；所述第六开关SW5的第二端与所述第一电流型数模转换器IDAC0的第三端相连接；

第七开关SW6，所述第七开关SW6包括第一端、第二端及控制端，所述第七开关SW6的第一端与所述电源电压VDD相连接，所述第七开关SW6的控制端与所述第二开关控制信号PH2相连接，所述第七开关SW6在所述第二开关控制信号PH2为低电平时闭合，并在所述第二开关控制信号PH2为高电平时断开；

第八开关SW7，所述第八开关SW7包括第一端、第二端及控制端，所述第八开关SW7的第一端与所述第七开关SW6的第二端相连接后共同作为所述调节控制电路3的第一端，所述第八开关SW7的控制端与所述第二开关SW1控制信号相连接，所述第八开关SW7在所述第二开关控制信号PH2为高电平时闭合，并在所述第二开关控制信号PH2为低电平时断开；所述第八开关SW7的第二端与所述第一电流型数模转换器IDAC0的第三端相连接；

第九开关SW8，所述第九开关SW8包括第一端、第二端及控制端，所述第九开关SW8的第一端接地，所述第九开关SW8的控制端与所述第一开关控制信号PH1相连接，所述第九开关SW8在所述第一开关控制信号PH1为低电平时闭合，并在所述第一开关控制信号PH1为高电平时断开；

第十开关SW9，所述第十开关SW9包括第一端、第二端及控制端，所述第十开关SW9的第一端与所述第九开关SW8的第二端相连接后共同作为所述调节控制电路3的第四端，所述第十开关SW9的控制端与所述第一开关控制信号PH1相连接，所述第十开关SW9在所述第一开关控制信号PH1为高电平时闭合，并在所述第一开关控制信号PH1为低电平时断开；所述第十开关SW9的第二端与所述第二电流型数模转换器IDAC1的第三端相连接；

第十一开关SW10，所述第十一开关SW10包括第一端、第二端及控制端，所述第十一开关SW10的第一端接地，所述第十一开关SW10的控制端与所述第二开关控制信号PH2相连接，所述第十一开关SW10在所述第二开关控制信号PH2为低电平时闭合，并在所述第二开关控制信号PH2为高电平时断开；

第十二开关SW11，所述第十二开关SW11包括第一端、第二端及控制端，所述第十二开关SW11的第一端与所述第十一开关SW10的第二端相连接后共同作为所述调节控制电路3的第三端，所述第十二开关SW11的控制端与所述第二开关控制信号PH2相连接，所述第十二开关SW11在所述第二开关控制信号PH2为高电平时闭合，并在所述第二开关控制信号PH2为低电平时断开；所述第十二开关SW11的第二端与所述第二电流型数模转换器IDAC1的第三端相连接。

作为示例，所述调节控制电路3还包括：

第十三开关SW12，所述第十三开关SW12包括相对的第一端及第二端，所述第十三开关SW12的第一端与所述第一电容C0的上极板相连接，所述第十三开关SW12的第二端与所述第一电流型数模转换器IDAC0的第三端、所述第六开关SW5的第二端及所述第八开关SW7的第二端均相连接；

第十四开关SW13，所述第十四开关SW13包括相对的第一端及第二端，所述第十四开关SW13的第一端与所述第二电容C1的上极板相连接，所述第十四开关SW13的第二端与所述第二电流型数模转换器IDAC1的第三端、所述第十开关SW9的第二端及所述第十二开关SW11的第二端均相连接。

作为示例，所述调节控制电路3还包括：

第十五开关SW14，所述第十五开关SW14包括相对的第一端及第二端，所述第十五开关SW14的第一端接地，所述第十五开关SW14的第二端与所述第一电容C0的上极板相连接；

第十六开关SW15，所述第十六开关SW15包括相对的第一端及第二端，所述第十六开关SW15的第一端与所述电源电压VDD相连接，所述第十六开关SW15的第二端与所述第二电容C1的上极板相连接。

具体的，所述数字控制信号drvmd<2:0>为三位数字用于控制所述第一电流型数模转换器IDAC0及所述第二电流型数模转换器IDAC1的电流大小。

作为示例，所述第八开关SW7经由所述第一开关SW0至所述第一PMOS管MP1的连接线路上具有PMOS输出级栅极反相输出偏置信号TXN_PBIAS；所述第六开关SW5经由所述第二开关SW1至所述第一PMOS管MP1的连接线路上具有PMOS输出级栅极同相输出偏置信号TXP_PBIAS；所述第十二开关SW11经由所述第三开关SW2至所述第一NMOS管MN1的连接线路上具有NMOS输出级栅极同相输出偏置信号TXP_NBIAS；所述第十开关SW9经由所述第四开关SW3至所述第一NMOS管MN1的连接线路上具有NMOS输出级栅极反相输出偏置信号TXN_NBIAS。

请参阅图3，以同相输出高为例，此时，第二模式控制信号txselp=1，第一模式控制信号txseln=0，本实施例的输入输出电路的工作原理为：所述第一PMOS管MP1的偏置电压VPDRV（即图1及图2中节点PDRV处的电压）连接至PMOS输出级栅极同相输出偏置信号TXP_PBIAS, 第一NMOS管MN1的偏置电压VNDRV（即图1及图2中节点NDRV处的电压）连接至NMOS输出级栅极同相输出偏置信号TXP_NBIAS, 要输出高电平，即如图3仿真结果对应的所述输入输出电路的内部输出控制信号CSENSE=1，此时第一开关控制信号PH1=1，第二开关控制信号PH2=0，第一PMOS 管MP1的栅极连接至预充电容（即所述第一电容C0，通过SW14预充至地）及所述第一电流型数模转换器IDAC0，所述第一PMOS管MP1的偏置电压VPDRV由高经电荷分享降低（如图3中所示的VPDRV由高有个突然下降），所述第一PMOS管MP1开启，所述输入输出端点PAD输出由低上升（如图3中的信号PAD开始上升），所述第一PMOS管MP1的偏置电压VPDRV在所述第一电流型数模转换器IDAC0放电条件下继续近线性缓慢降低（如图3中所示的VPDRV由高有个突然下降后缓慢线性下降），所述第一PMOS管MP1的电流逐渐升高，所述输入输出端点PAD的电压逐渐升高至高电平（~VDD）。所述第一NMOS管MN1的输出同理，变化方向和所述第一PMOS MP1相反，偏置由低（0）至高（1），输出由高（1）至低（0）。

在另一个实施例中，请参阅图2，所述输入控制电路1的数量、所述输出驱动电路2的数量及所述静电防护电路4的数量均可以为多个。多个所述输入控制电路1、所述输出驱动电路2及所述静电防护电路4均与同一个所述调节控制电路3相连接。所述输入控制电路1的数量、所述输出驱动电路2的数量及所述静电防护电路4的数量可以根据实际需要进行设置，此处不做具体限定。

需要说明的是，为了便于显示，图2中的IO1、IO2及IO3均包括一个所述输入控制电路1、所述输出驱动电路2及所述静电防护电路4。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (4)

1.一种输入输出电路，其特征在于，包括：

输入输出端点；

输入控制电路，与所述输入输出端点相连接；

输出驱动电路，与所述输入输出端点及所述输入控制电路均相连接；所述输出驱动电路包括：第一PMOS管，所述第一PMOS管的源极与电源电压相连接，所述第一PMOS管的漏极与所述输入输出端点及所述输入控制电路均相连接；第一开关，包括第一端、第二端及控制端；所述第一开关的第一端与所述第一PMOS管的栅极相连接，所述第一开关的第二端与调节控制电路的第一端相连接，所述第一开关的控制端与第一模式控制信号相连接，所述第一开关在所述第一模式控制信号为高电平时闭合，并在所述第一模式控制信号为低电平时断开；第二开关，包括第一端、第二端及控制端，所述第二开关的第一端与所述第一PMOS管的栅极相连接，所述第二开关的第二端与所述调节控制电路的第二端相连接，所述第二开关的控制端与第二模式控制信号相连接，所述第二开关在所述第二模式控制信号为高电平时闭合，并在所述第二模式控制信号为低电平时断开；第一NMOS管，所述第一NMOS管的源极接地，所述第一NMOS管的漏极与所述输入输出端点及所述输入控制电路均相连接；第三开关，包括第一端、第二端及控制端；所述第三开关的第一端与所述第一NMOS管的栅极相连接，所述第三开关的第二端与所述调节控制电路的第三端相连接，所述第三开关的控制端与第二模式控制信号相连接，所述第三开关在所述第二模式控制信号为高电平时闭合，并在所述第二模式控制信号为低电平时断开；第四开关，包括第一端、第二端及控制端；所述第四开关的第一端与所述第一NMOS管的栅极相连接，所述第四开关的第二端与所述调节控制电路的第四端相连接，所述第四开关的控制端与第一模式控制信号相连接，所述第四开关在所述第一模式控制信号为高电平时闭合，并在所述第一模式控制信号为低电平时断开；第二PMOS管，所述第二PMOS管的源极与所述电源电压相连接，所述第二PMOS管的漏极与所述第一PMOS管的栅极相连接；或门，包括第一输入端、第二输入端及输出端；所述或门的第一输入端与所述第二模式控制信号相连接，所述或门的第二输入端与所述的第一模式控制信号相连接，所述或门的输出端与所述第二PMOS管的栅极相连接；缓冲器，包括第一输入端、第二输入端及输出端；所述缓冲器的第一输入端与运输控制信号相连接，所述缓冲器的输出端与所述第一NMOS管的栅极相连接；或非门，包括第一输入端、第二输入端及输出端；所述或非门的第一输入端与所述第一模式控制信号相连接，所述或非门的第二输入端与所述第二模式控制信号，所述或非门的输出端与所述缓冲器的第二输入端相连接；

调节控制电路，与所述输出驱动电路相连接，用于对所述输出驱动电路中的偏置电压进行调节，以减小所述输出驱动电路的开启时间及对所述输出驱动电路输出的压摆率进行控制；所述调节控制电路包括：第一电流型数模转换器，包括第一端、第二端及第三端，所述第一电流型数模转换器的第一端接地，所述第一电流型数模转换器的第二端与数字控制信号相连接，所述第一电流型数模转换器的第三端与所述输出驱动电路相连接；第二电流型数模转换器，包括第一端、第二端及第三端，所述第二电流型数模转换器的第一端与电源电压相连接，所述第二电流型数模转换器的第二端与数字控制信号相连接，所述第二电流型数模转换器的第三端与所述输出驱动电路相连接；第一电容，所述第一电容的下极板接地，所述第一电容的上极板与所述第一电流型数模转换器的第三端相连接；第二电容，所述第二电容的下极板接地，所述第二电容的上极板与所述第二电流型数模转换器的第三端相连接；第五开关，包括第一端、第二端及控制端，所述第五开关的第一端与所述电源电压相连接，所述第五开关的控制端与第一开关控制信号相连接，所述第五开关在所述第一开关控制信号为低电平时闭合，并在所述第一开关控制信号为高电平时断开；第六开关，包括第一端、第二端及控制端，所述第六开关的第一端与所述第五开关的第二端相连接后共同作为所述调节控制电路的第二端，所述第六开关的控制端与所述第一开关控制信号相连接，所述第六开关在所述第一开关控制信号为高电平时闭合，并在所述第一开关控制信号为低电平时断开；所述第六开关的第二端与所述第一电流型数模转换器的第三端相连接；第七开关，包括第一端、第二端及控制端，所述第七开关的第一端与所述电源电压相连接，所述第七开关的控制端与所述第二开关控制信号相连接，所述第七开关在所述第二开关控制信号为低电平时闭合，并在所述第二开关控制信号为高电平时断开；第八开关，包括第一端、第二端及控制端，所述第八开关的第一端与所述第七开关的第二端相连接后共同作为所述调节控制电路的第一端，所述第八开关的控制端与所述第二开关控制信号相连接，所述第八开关在所述第二开关控制信号为高电平时闭合，并在所述第二开关控制信号为低电平时断开；所述第八开关的第二端与所述第一电流型数模转换器的第三端相连接；第九开关，包括第一端、第二端及控制端，所述第九开关的第一端接地，所述第九开关的控制端与所述第一开关控制信号相连接，所述第九开关在所述第一开关控制信号为低电平时闭合，并在所述第一开关控制信号为高电平时断开；第十开关，包括第一端、第二端及控制端，所述第十开关的第一端与所述第九开关的第二端相连接后共同作为所述调节控制电路的第四端，所述第十开关的控制端与所述第一开关控制信号相连接，所述第十开关在所述第一开关控制信号为高电平时闭合，并在所述第一开关控制信号为低电平时断开；所述第十开关的第二端与所述第二电流型数模转换器的第三端相连接；第十一开关，包括第一端、第二端及控制端，所述第十一开关的第一端接地，所述第十一开关的控制端与所述第二开关控制信号相连接，所述第十一开关在所述第二开关控制信号为低电平时闭合，并在所述第二开关控制信号为高电平时断开；第十二开关，包括第一端、第二端及控制端，所述第十二开关的第一端与所述第十一开关的第二端相连接后共同作为所述调节控制电路的第三端，所述第十二开关的控制端与所述第二开关控制信号相连接，所述第十二开关在所述第二开关控制信号为高电平时闭合，并在所述第二开关控制信号为低电平时断开；所述第十二开关的第二端与所述第二电流型数模转换器的第三端相连接；第十三开关，包括相对的第一端及第二端，所述第十三开关的第一端与所述第一电容的上极板相连接，所述第十三开关的第二端与所述第一电流型数模转换器的第三端、所述第六开关的第二端及所述第八开关的第二端均相连接；第十四开关，包括相对的第一端及第二端，所述第十四开关的第一端与所述第二电容的上极板相连接，所述第十四开关的第二端与所述第二电流型数模转换器的第三端、所述第十开关的第二端及所述第十二开关的第二端均相连接；第十五开关，包括相对的第一端及第二端，所述第十五开关的第一端接地，所述第十五开关的第二端与所述第一电容的上极板相连接；第十六开关，包括相对的第一端及第二端，所述第十六开关的第一端与所述电源电压相连接，所述第十六开关的第二端与所述第二电容的上极板相连接。

2.根据权利要求1所述的输入输出电路，其特征在于，所述输入控制电路包括：

第二NMOS管，所述第二NMOS管的漏极与所述第一PMOS管的漏极、所述第一NMOS管的漏极及所述输入输出端点均相连接，所述第二NMOS管的栅极与第一输入控制信号相连接，所述第二NMOS管的衬底接地；

第三NMOS管，所述第三NMOS管的漏极与所述第二NMOS管的源极相连接，所述第三NMOS管的栅极与所述第一输入控制信号相连接，所述第三NMOS管的源极为所述输入控制电路的输出端，所述第三NMOS管的衬底接地；

第四NMOS管，所述第四NMOS管的漏极与所述第二NMOS管的源极及所述第三NMOS管的漏极均相连接，所述第四NMOS管的栅极与第二输入控制信号相连接，所述第四NMOS管的源极及所述第四NMOS管的衬底均接地。

3.根据权利要求1所述的输入输出电路，其特征在于，还包括静电防护电路，所述静电防护电路与所述输入输出端点、所述输出驱动电路及所述输入控制电路均相连接。

4.根据权利要求3所述的输入输出电路，其特征在于，所述静电防护电路包括：

第五NMOS管，所述第五NMOS管的漏极与所述输入输出端点相连接，所述第五NMOS管的源极及衬底均接地；

第一电阻，所述第一电阻的一端与所述第五NMOS管的栅极相连接，所述第一电阻的另一端接地；

第二电阻，所述第二电阻的一端与所述输入输出端点相连接，所述第二电阻的另一端与所述输出驱动电路及所述输入控制电路均相连接。

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