CN104299640B - 压摆率自适应调整的输出电路 - Google Patents

Abstract

本发明提供一种压摆率自适应调整的输出电路，其包括可调整预驱动单元、输出单元、环形振荡器和校准电路。所述可调整预驱动单元包括有连接于其输出端的多个电容单元以及多个与对应的电容单元串联的修调开关，所述输出单元包括串联的PMOS晶体管和NMOS晶体管，PMOS晶体管和NMOS晶体管的中间节点与所述输出单元的输出端相连，所述可调整预驱动单元的输出端与所述输出单元的PMOS晶体管的栅极或NMOS晶体管的栅极相连，所述环形振荡器包括首尾相连成环的多个反相器，每个反相器包括串联的PMOS晶体管和NMOS晶体管，所述校准电路检测所述环形振荡器的振荡信号的频率，基于所述振荡信号的频率输出校准信号来调控各个修调开关的导通和截止。这样，可以基于片上CMOS环形振荡器输出的振荡信号对输出电路的输出信号的压摆率进行调制，以减少工艺偏差、输入电压和温度对压摆率的影响。

Description

压摆率自适应调整的输出电路

【技术领域】

本发明涉及电路设计技术领域，特别涉及一种压摆率自适应调整的输出电路。

【背景技术】

压摆率(slew rate,简称SR)也称转换速率，其单位为V/ns。压摆率是双倍率同步动态随机存储器(Double Data Rate,简称DDR)输入输出设计时需要考虑的一个重要参数，这是因为它直接关系的信号的完整性以及DDR系统的读写速度，因此需要对压摆率进行精确的控制。

目前的输出电路的压摆率通常是在晶片测试过程中进行调整的，这样仅仅可以调整调整半导体制造带来的偏差。一旦调整完成，就无法再对压摆率进行校正。然而，温度和电压等参数的变化，也会引起压摆率的变化，而这种变化则可能影响到输出电路的性能。目前无法对温度和电压等参数导致的压摆率的变化进行补偿或调整。

因此，有必要提供一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种压摆率自适应调整的输出电路，其可以对压摆率进行精确调整，以减少工艺偏差、输入电压和温度对压摆率的影响。

为了解决上述问题，本发明提供一种压摆率自适应调整的输出电路，其包括可调整预驱动单元、输出单元、环形振荡器和校准电路，所述可调整预驱动单元包括有并联于其输出端及地之间的多个电容单元以及多个与对应的电容单元串联的修调开关，所述输出单元包括串联于电源端和接地端之间的PMOS晶体管和NMOS晶体管，PMOS晶体管和NMOS晶体管的中间节点与所述输出单元的输出端相连，所述可调整预驱动单元的输出端与所述输出单元的PMOS晶体管的栅极或NMOS晶体管的栅极相连，所述环形振荡器包括首尾相连成环的奇数个反相器，每个反相器包括串联于电源端和接地端之间的PMOS晶体管和NMOS晶体管，所述校准电路检测所述环形振荡器的振荡信号的频率，基于所述振荡信号的频率输出校准信号来调控各个修调开关的导通和截止。

进一步的，所述输出单元中的PMOS晶体管和NMOS晶体管以及所述反相器中的PMOS晶体管和NMOS晶体管是同时采用同种工艺在同一个晶圆上制造而成的。

更进一步的，形成所述输出单元中的PMOS晶体管和NMOS晶体管的基本晶体管单元的几何尺寸与形成所述反相器中的PMOS晶体管和NMOS晶体管的基本晶体管单元的几何尺寸完全相同。

再进一步的，所述校准电路中存储有所述环形振荡器的振荡信号的频率与校准信号的对应关系表，所述校准电路在该对应关系表找到所述环形振荡器的振荡信号的频率对应的校准信号，并将基于找到的校准信号来调控各个修调开关的导通和截止，以调整连接至所述可调整预驱动单元的输出端的有效电容值。

再进一步的，输入的数据信号直接或经由逻辑电路与所述可调整预驱动单元的输入端相连，所述可调整预驱动单元输出驱动信号。

再进一步的，所述输出单元为多个，其中多个输出单元形成输出模块，各个输出单元的输出端相连，所述可调整预驱动单元为多个，其中多个可调整预驱动单元形成两个级联支路，每个可调整预驱动单元还包括有连接于其输入端和输出端之间的缓冲器，在第一级联支路中，前级可调整预驱动单元的输出端与后级可调整预驱动单元的输入端相连，每级可调整预驱动单元的输出端与一个相应输出单元的PMOS晶体管的栅极相连，输入的数据信号直接或经过逻辑电路与最前级可调整预驱动单元的输入端相连，在第二级联支路中，前级可调整预驱动单元的输出端与后级可调整预驱动单元的输入端相连，每级可调整预驱动单元的输出端与一个相应输出单元的NMOS晶体管的栅极相连，输入的数据信号直接或经过逻辑电路与最前级可调整预驱动单元的输入端相连。

与现有技术相比，本发明基于片上CMOS环形振荡器输出的振荡信号对输出电路的输出信号的压摆率进行调制，以减少工艺偏差、输入电压和温度对压摆率的影响，实现对压摆率进行精确、实时调制，保证压摆率的稳定性。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本发明在一个实施例中的压摆率自适应调整的输出电路的电路示意图；

图2为本发明在一个实施例中的环形振荡器的电路示意图；

图3为本发明在另一个实施例中的压摆率自适应调整的输出电路的电路示意图；

图4是输出模块的输出信号及各级预驱动单元输出的驱动信号的波形示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

传统技术中的输出电路的PMOS晶体管和NMOS晶体管由于受工艺偏差、电源电压和温度(Process，Voltage，Temperature，简称PVT)的影响，导致其输出信号Out的压摆率会发生波动。一般来说，工艺偏慢，输出信号Out的压摆率降低，工艺偏快，输出信号Out的压摆率升高；电源电压降低，输出信号Out的压摆率降低，电源电压升高，输出信号Out的压摆率升高；温度升高，输出信号Out的压摆率降低，温度降低，输出信号Out的压摆率升高。

通过大量的研究和试验发现，片上集成的CMOS环形振荡器(如图2所示，其包括三个级联并最后形成环路的反相器，下文会对其结构进行具体介绍)有一个特点，即该环形振荡器的振荡信号的频率与工艺偏差、电源电压和温度(PVT)息息相关。具体的，工艺偏慢，环形振荡器的频率降低，工艺偏快，环形振荡器的频率升高；电源电压降低，环形振荡器的频率降低，电源电压升高，环形振荡器的频率升高；温度升高，环形振荡器的频率降低，温度降低，环形振荡器的频率升高。如此看来，工艺偏差、电源电压和温度对输出信号Out的压摆率和环形振荡器的频率影响有着极大的一致性。当输出模块中的PMOS晶体管和环形振荡器中的PMOS晶体管相匹配，且输出模块中的NMOS晶体管和环形振荡器中的NMOS晶体管相匹配时，环形振荡器的频率可以精确反映输出信号Out的压摆率，也可以说，基于环形振荡器的频率就可以知晓输出信号Out的压摆率。这样，我们就可以基于片上CMOS环形振荡器的频率来检测工艺偏差、电源电压和温度的漂移，进而检测压摆率的变化，以实现动态的压摆率调制。

基于上述原理，本发明提出了压摆率自适应调整的输出电路，其可以根据温度和电源电压的变化来自适应的调整所述输出电路的压摆率，从而得到合适的压摆率。请参考图1所示，其为本发明在一个实施例中的压摆率自适应调整的输出电路的示意图。如图1所示，压摆率自适应调整的输出电路包括可调整预驱动电路110、输出模块120、CMOS环形振荡器130和校准电路140。

所述输出模块120包括输出单元122。所述输出单元122包括PMOS晶体管MP0、NMOS晶体管MN0和电阻R1，PMOS晶体管MP0和NMOS晶体管MN0依次串联于电源端VDD和接地端GND之间，PMOS晶体管MP0的栅极作为输出单元122的第一控制端，NMOS晶体管MN0的栅极作为输出单元122的第二控制端，PMOS晶体管MP0和NMOS晶体管MN0之间的连接节点O通过电阻R1与输出端Out相连。

可调整预驱动电路110包括两个支路，每个支路上包括有一个或多个可调整预驱动单元，这里先以每个支路上包括一个可调整预驱动单元112为例进行介绍。图1中第一个支路上的是可调整预驱动单元112A，第二支路上的是可调整预驱动单元112B。图1所示的实施例中，所述预驱动单元112A或112B包括缓冲器delay和可调电容。所述缓冲器delay连接于所述预驱动单元112的输入端与输出端(节点A)之间，所述缓冲器delay用于将其接收到的信号进行延时并输出延时后的信号。可调整预驱动单元112A的输出端与输出单元的PMOS晶体管的栅极相连，可调整预驱动单元112B的输出端与输出单元的NMOS晶体管的栅极相连。外部输入的数据信号Din1和Din2直接或通过逻辑电路与两个支路上的可调整预驱动单元112A和112B的缓冲器的输入端相连，Din1和Din2可以源自于同样的数据信号或就是同样的数据信号，所述可调整预驱动单元112A和112B输出驱动信号。

所述可调电容连接于所述预驱动单元的输出端(节点A)与接地端GND之间。所述可调电容可以设置成若干个并联的电容单元，部分或者所有电容单元中的每个都与一个修调开关串联，通过控制各个修调开关的导通或截止来调整可调电容的有效电容值。通过对可调电容的有效电容值的调整所述预驱动单元输出的可控制驱动信号的跳变沿时间，从而实现对输出信号Out的压摆率调制。比如，受PVT(工艺、电压、温度)的影响，当输出信号Out的压摆率高于目标压摆率时，可增加连通于所述预驱动单元112A的输出端与接地端GND之间的电容单元的个数，以增大所述可调电容的有效电容值，从而延长驱动信号D1和D2的跳变沿时间，进而降低输出信号Out的压摆率使其接近目标压摆率。当输出信号Out的压摆率低于目标压摆率时，可减少连通于所述预驱动单元112A的输出端与接地端GND之间的电容单元的个数，以减小所述可调电容的有效电容值，从而缩短驱动信号D1和D2的跳变沿时间，进而提高输出信号Out的压摆率使其接近目标压摆率。

在图1所示的实施例中，所述可调电容包括四个并联的电容单元(电容单元c1，c2,c3和c4)，其中每个电容单元均通过一个修调开关s1、s2、s3和s4串联于所述预驱动单元112的输出端与接地端GND之间。在其他实施例中，所述可调电容包括的电容单元个数可以为1个、2个、3个、5个或者更多个，对应的，修调开关的个数也可以为1个、2个、3个、5个或者更多。需要知道的是，图1中仅仅以详细的结构描述了预驱动单元112A，预驱动单元112B的结构与预驱动单元112A相同，为了简化和清楚，在图中并未示出。预驱动单元中的缓冲器，既可以设置于输入端，也可以设置于输出端。

举例来说，在外部输入的数据信号Din1和Din2为高电平时，该驱动信号经过一个支路上的可调整预驱动单元112驱动所述输出单元的PMOS晶体管PM0截止，同时该驱动信号经过一个支路上的可调整预驱动单元112驱动所述输出单元的NMOS晶体管NM0导通，这样输出端out输出低电平信号。在外部输入的驱动信号为低电平时，该驱动信号经过一个支路上的可调整预驱动单元112A驱动所述输出单元的PMOS晶体管PM0导通，同时该驱动信号经过一个支路上的可调整预驱动单元112驱动所述输出单元的NMOS晶体管NM0截止，这样输出端out输出高电平信号。需要了解的是，为了避免PM0和NM0出现同时导通的情况，通常PM0先截止，而NM0后导通；NM0先截止，而PM0后导通，两者存在同时截止的一段死区时间。

图2其为本发明在一个实施例中的CMOS环形振荡器的电路示意图。如图2所示，所述CMOS环形振荡器包括多个首尾相连成环的反相器131、132和133。在图2中示出了3个反相器，在其他实施例中，也可以是5个或其它奇数个反相器。具体的，一个反相器的输出端接下一个反相器的输入端，最后一个反相器的输出端接第一个反相器的输入端，这样实现首尾相连。其中，任意相邻两个反相器之间的连接节点都可以作为环形振荡器的时钟信号输出端CLK_OUT。每个反相器都包括依次串联于电源端VDD和接地端GND之间的PMOS晶体管MP21、MP22或MP23和NMOS晶体管MN21、MN22或MN23，且PMOS晶体管的栅极和NMOS晶体管的栅极相连，每个反相器中的PMOS晶体管的栅极和NMOS晶体管的栅极之间的连接节点作为该反相器的输入端，每个反相器中的PMOS晶体管的漏极和NMOS晶体管MN2的漏极之间的连接节点作为该反相器的输出端。

通过前文的分析可知，当输出模块中的PMOS晶体管和环形振荡器中的PMOS晶体管相匹配，且输出模块中的NMOS晶体管和环形振荡器中的NMOS晶体管相匹配时，环形振荡器的频率可以精确反映输出信号Out的压摆率。所述匹配可以指所述输出单元中的PMOS晶体管和NMOS晶体管以及所述反相器中的PMOS晶体管和NMOS晶体管是同时采用同种工艺在同一个晶圆上制造而成。此外，通常MOS晶体管可以由多个最小单位的基本晶体管单元并联而成，为了保证匹配精度，形成所述输出单元中的PMOS晶体管和NMOS晶体管的基本晶体管单元的几何尺寸与形成所述反相器中的PMOS晶体管和NMOS晶体管的基本晶体管单元的几何尺寸相同，这样消除了几何尺寸带来的影响。

所述校准电路140检测所述环形振荡器130的振荡信号的实时频率，基于所述振荡信号的实时频率输出校准信号(比如D1、D2、D3、D4)来调控各个修调开关(s1、s2、s3、s4)的导通和截止。在一个实施例中，所述校准电路140中存储有所述环形振荡器130的振荡信号的频率与校准信号的对应关系表，比如一定的频率范围对应一组校准信号，基于每组校准信号可以决定各个修调开关的导通和截止，确定所述可调电容的一个有效电容值。所述校准电路140在该对应关系表找到所述环形振荡器130的振荡信号的实时频率对应的校准信号，并将基于找到的校准信号来调控各个修调开关的导通和截止，以调整所述可调电容的有效电容值。由于所述可调电容的有效电容值可以影响到输出信号out的压摆率，因此通过对所述可调电容的有效电容值的调整，可以使得输出信号的压摆率接近或等于目标压摆率。

在一个实施例中，所述校准电路140基于基准时钟信号CK-Crystall对所述环形振荡器130的振荡信号进行计数，从而得知所述振荡信号的实时频率。所述基准时钟信号CK-Crystall为更为精准的时钟，在本实施例中，所述基准时钟信号CK-Crystall由晶体振荡器产生。通常，晶体振荡器产生的时钟信号都比较精准，能够满足很多应用的需求。

为了便于理解本发明，以下具体介绍图1中的压摆率自适应调整的输出电路的工作过程。当系统上电后，环形振荡器开始工作且输出一定频率的时钟信号(或称振荡信号)CLK_OUT，时钟信号CLK_OUT的频率快慢受PVT的影响，所述校准电路基于所述环形振荡器的时钟信号CLK_OUT的频率输出校准信号调整可调电容的有效电容值，进而改变输出信号Out的压摆率使其接近目标压摆率。这样，在压摆率自适应的调节下，可以保证输出信号Out的压摆率接近一个常数值，不受PVT的影响。

本发明中的压摆率自适应调整可以是实时调制，即环形振荡器保持工作，校准电路也不断保持工作，不断更新校准数字信号。这样，可以对工作环境的温度和电源电压的波动引起的输出信号Out的压摆率的变化进行校准，克服了现有技术中的缺点。在一些实施例中，也可以在一些低功耗系统中采用间歇式调制方式，当系统唤醒时，环形振荡器、校准电路等工作，产生校准数字信号D1-D4，并通过寄存器存储起来；当待机时或低功耗模式下，关闭环形振荡器、校准电路等，采用存储的校准数字信号维持自适应压摆率调制电路的压摆率，这样可以进一步减少系统功耗。

请参考图3所示，其为本发明在另一个实施例中的压摆率自适应调整的输出电路的示意图。在图3中的压摆率自适应调整的输出电路包括可调整预驱动电路310、输出模块320、CMOS环形振荡器330和校准电路340。图3中的压摆率自适应调整的输出电路与图1中的压摆率自适应调整的输出电路的结构基本相同，不同之处在于：图3中的可调整预驱动电路310中的每个支路上包括多个级联的可调整预驱动单元1A、2A和3A，1B、2B和3B，图3中的输出模块320包括多个输出单元322A、322B和322C。图3中的每个可调整预驱动单元的结构与上述中的结构可以相同。

对于可调整预驱动电路310来说，在第一级联支路中，前级可调整预驱动单元的输出端与后级可调整预驱动单元的输入端相连(比如1A的输出端与2A的输入端相连，2A的输出端与3A的输入端相连)，每级可调整预驱动单元的输出端(输出一级驱动信号)与一个相应输出单元的PMOS晶体管的栅极相连，输入的数据信号直接或经过逻辑电路与最前级可调整预驱动单元的输入端相连，在第二级联支路中，前级可调整预驱动单元的输出端与后级可调整预驱动单元的输入端相连，每级可调整预驱动单元的输出端与一个相应输出单元的NMOS晶体管的栅极相连，输入的数据信号直接或经过逻辑电路与最前级可调整预驱动单元的输入端相连。

图3中示例出了三个可调整预驱动单元和三个输出单元，其中在第一级联支路中，1A的输出端与PM0的栅极相连，2A的输出端与PM1的栅极相连，3A的输出端与PM2的栅极相连，在第二级联支路中，1B的输出端与NM0的栅极相连，2B的输出端与NM1的栅极相连，3B的输出端与NM2的栅极相连。在其他实施例中，还可以是2、4、5或跟多个，结构都是类似的，这里不再重复了。

由于可调整预驱动单元中存在有缓冲器，其可以将输入的信号延迟一段时间T，比如100ps(皮秒)≤T≤10ns(纳秒)，即后级可调整预驱动单元输出的驱动信号要比前级可调整预驱动单元输出的驱动信号延迟T。这样，后级输出单元的MOS晶体管的栅极的驱动信号要比前级输出单元的MOS晶体管的栅极的驱动信号延迟T时间。需要了解的是输出单元322A将被认为是输出单元322B的前级，输出单元322B将被认为是输出单元322C的前级，输出单元的级别的前后是由与其栅极连接的可调整预驱动单元的级别决定的。这样，输出模块320中的各级输出单元被分级延时驱动，使得输出模块的输出信号out的跳变沿更易于控制，以符合设计要求。同时驱动信号的跳变沿依然可以设计的比较陡峭，从而可提高抗电源/地的噪声能力。

图4是图3中的输出模块的输出信号及各级驱动信号的波形示意图，其中每个级联支路包括N多个可调整预驱动单元，每个可调整驱动单元输出一级驱动信号。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接，比如经过一个电阻、一个缓冲器或一个逻辑电路电性相连。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (6)

1.一种压摆率自适应调整的输出电路，其特征在于，其包括可调整预驱动单元、输出单元、环形振荡器和校准电路，

所述可调整预驱动单元包括有并联于其输出端及地之间的多个电容单元以及多个与对应的电容单元串联的修调开关，

所述输出单元包括串联于电源端和接地端之间的PMOS晶体管和NMOS晶体管，PMOS晶体管和NMOS晶体管的中间节点与所述输出单元的输出端相连，所述可调整预驱动单元的输出端与所述输出单元的PMOS晶体管的栅极或NMOS晶体管的栅极相连，

所述环形振荡器包括首尾相连成环的奇数个反相器，每个反相器包括串联于电源端和接地端之间的PMOS晶体管和NMOS晶体管，

所述校准电路检测所述环形振荡器的振荡信号的频率，基于所述振荡信号的频率输出校准信号来调控各个修调开关的导通和截止。

2.根据权利要求1所述的输出电路，其特征在于，所述输出单元中的PMOS晶体管和NMOS晶体管以及所述反相器中的PMOS晶体管和NMOS晶体管是同时采用同种工艺在同一个晶圆上制造而成的。

3.根据权利要求2所述的输出电路，其特征在于，形成所述输出单元中的PMOS晶体管和NMOS晶体管的基本晶体管单元的几何尺寸与形成所述反相器中的PMOS晶体管和NMOS晶体管的基本晶体管单元的几何尺寸完全相同。

4.根据权利要求1所述的输出电路，其特征在于，所述校准电路中存储有所述环形振荡器的振荡信号的频率与校准信号的对应关系表，

所述校准电路在该对应关系表找到所述环形振荡器的振荡信号的频率对应的校准信号，并将基于找到的校准信号来调控各个修调开关的导通和截止，以调整连接至所述可调整预驱动单元的输出端的有效电容值。

5.根据权利要求1所述的输出电路，其特征在于，输入的数据信号直接或经由逻辑电路与所述可调整预驱动单元的输入端相连，所述可调整预驱动单元输出驱动信号。

6.根据权利要求1所述的输出电路，其特征在于，

所述输出单元为多个，其中多个输出单元形成输出模块，各个输出单元的输出端相连，

所述可调整预驱动单元为多个，其中多个可调整预驱动单元形成两个级联支路，每个可调整预驱动单元还包括有连接于其输入端和输出端之间的缓冲器，

在第一级联支路中，前级可调整预驱动单元的输出端与后级可调整预驱动单元的输入端相连，每级可调整预驱动单元的输出端与一个相应输出单元的PMOS晶体管的栅极相连，输入的数据信号直接或经过逻辑电路与最前级可调整预驱动单元的输入端相连，

在第二级联支路中，前级可调整预驱动单元的输出端与后级可调整预驱动单元的输入端相连，每级可调整预驱动单元的输出端与一个相应输出单元的NMOS晶体管的栅极相连，输入的数据信号直接或经过逻辑电路与最前级可调整预驱动单元的输入端相连。