CN108132903A - 通用输入输出接口电路及其控制方法 - Google Patents

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CN108132903A CN201810054386.2A CN201810054386A CN108132903A CN 108132903 A CN108132903 A CN 108132903A CN 201810054386 A CN201810054386 A CN 201810054386A CN 108132903 A CN108132903 A CN 108132903A
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Abstract

本申请公开了一种通用输入输出接口电路及其控制方法，通用输入输出接口电路包括第一通道和连接端口，第一通道用于根据第一内部数据对连接端口提供输出信号，其特征在于，第一通道包括：控制模块，用于根据第一内部数据产生输出控制信号；驱动模块，用于根据模式选择信号和输出控制信号产生输出信号，输出信号的电平状态受控于输出控制信号，其中，驱动模块具有多种驱动模式，不同驱动模式对应的输出信号的电流强度和/或压摆率不同，模式选择信号用于选择多种驱动模式之一。本申请提供的通用输入输出接口电路及其控制方法，通过提供具有不同驱动能力或压摆率的多个驱动模式，使得通用输入输出接口电路能够适用于不同的应用场景。

Description

通用输入输出接口电路及其控制方法
技术领域
本发明涉及集成电路领域，具体地，涉及一种通用输入输出接口电路及其控制方法。
背景技术
通用输入输出接口(General Purpose Input Output,GPIO)电路被普遍应用于片上系统芯片(System On Chip,SOC)中，主要用于芯片内部信号和芯片外部信号之间的交换。GPIO电路通常用于将芯片内部提供的数据进行电平转换和驱动以产生对外的数据信号，和/或将来自芯片外部的数据进行电平转换得到能够被芯片识别的数据信号，同时，GPIO电路还提供使能控制、输入输出控制以及上拉下拉控制等功能。
图1示出一种传统的GPIO电路的电路示意图。
如图1所示，传统的GPIO电路100包括输出通道和输入通道。
输出通道用于根据上拉使能信号REN、下拉使能信号N_OUT、驱动使能信号OE以及来自芯片的第一内部数据I_data产生输出信号，并将输出信号通过连接端口pad_IO输出至外部电路。输出通道通常包括前置驱动逻辑电路110、后置驱动功率管MP00和MN00、上拉电路120和下拉电路130。
输入通道用于在连接端口pad_IO处接收外部输入信号，并对外部输入信号进行处理以得到能够被芯片识别的第二内部数据，输入通道通常包括电平转换器U0_h2l以将外部输入信号的电平(例如为3.3V)转换为能够被芯片识别的电平(例如将3.3V转换为1.2V)，输入通道还可以包括缓冲器以对外部输入信号进行缓冲。
前置驱动逻辑电路110用于根据第一内部数据I_data和驱动使能信号OE产生用于控制后置驱动功率管MP00和MN00的输出控制信号。驱动使能信号OE用于控制输出通道提供推挽输出或三态输出，当驱动使能信号OE有效时，第一内部数据I_data用于决定连接端口pad_IO处的输出信号的电平状态是低电平还是高电平。前置驱动逻辑电路110中包括多个门电路U01至U06和多个电平转换器U0_l2h，多个电平转换器U0_l2h用于将由芯片内部提供的各信号(上拉使能信号REN、下拉使能信号N_OUT、驱动使能信号OE以及第一内部数据I_data等)的低压电平电压转换成能够被外部电路识别的高压电平电压(例如将1.2V转换成3.3V)。
后置驱动功率管MP00和MN00用于根据前置驱动逻辑电路110提供的输出控制信号在连接端口pad_IO处提供输出信号。
上拉电路120的开启和关闭受控于上拉使能信号REN。当上拉使能信号REN有效时，上拉电路120用于将输出信号上拉到高电平电源电压VDDA。
下拉电路130的开启和关闭受控于下拉使能信号N_OUT。当下拉使能信号N_OUT有效时，下拉电路130用于将输出信号下拉到低电平电源电压VSSA，以在后置驱动功率管MP00和MN00均不输出时提供对连接端口pad_IO的下拉能力。
后置驱动功率管MP00和MN00提供推挽输出的驱动能力越大，则连接端口pad_IO的充电放电能力越强，输出信号的翻转速度越快，从而GPIO电路100的工作频率越高。在一定的工作频率要求下，与连接端口pad_IO连接的外部负载电容越大，GPIO电路100所需的驱动能力就越强。然而GPIO电路100的驱动能力并不是越强越好：一方面，GPIO电路100的驱动能力越大，后置驱动功率管MP00和MN00的开关动作产生的瞬间电流就越大，这会给电源和地带来大的噪声干扰，影响芯片内部线路(特别是模拟线路)的性能指标，GPIO电路100的功耗也会增大；另一方面，GPIO电路100驱动能力的增大也会使连接端口pad_IO处的输出信号在切换时出现陡峭的波形，甚至出现尖峰，这会导致GPIO电路100对外的电磁干扰(Electromagnetic Interference,EMI)增大，特别是当GPIO电路100应用于对EMI指标要求高的场合(例如芯片附近有收音模块)的场合时，GPIO电路100产生的电磁干扰将会对整个电路系统带来致命的影响。
图2a示出了GPIO接收的第一内部数据I_data的电压波形示意图。图2b至2e分别示出GPIO电路在理想情况下、在驱动能力过小的情况下、在压摆率过小的情况下以及在驱动能力或压摆率过大的情况下的输出信号Uout的电压波形示意图。其中，内部电源电压VDD是指芯片内部的高电平电压，外部的高电平电源电压VDDA是指能够内芯片外部电路识别的高电平电压。从图2c中可以看出，当GPIO电路的驱动能力过小时，输出信号来不及跟随第一内部数据I_data实现翻转，从而输出信号Uout的电压无法达到翻转阈值而导致GPIO电路的输出逻辑出现错误；从图2d中可以看出，当GPIO电路的压摆率过小时，输出信号Uout不能在很短的时间内达到外部的高电平电源电压VDDA，也不能在很短的时间内跟所第一内部数据I_data下降到低电平，从而会影响GPIO电路的响应速度；从图2e中可以看出，当GPIO电路的驱动能力过大时，输出信号Uout在翻转时会出现尖峰，从而会对接收该输出信号的外部电路产生大的电磁干扰。
除了驱动能力的大小，压摆率也是影响GPIO电路应用的重要参数之一。压摆率用于衡量信号的翻转速度，通常压摆率是指单位时间里信号的电压升高幅度，例如方波信号的压摆率可以直观地理解为从波谷上升到波峰所需的时间。
因此，需要一种新的适用于多种不同应用场景的通用输入输出接口电路。
发明内容
鉴于上述问题，本发明的目的是提供一种通用输入输出接口电路及其控制方法，通过提供具有不同驱动能力或压摆率的多个驱动模式，使得通用输入输出接口电路能够适用于不同的应用场景。
根据本发明的一方面，提供了一种通用输入输出接口电路，包括第一通道和连接端口，所述第一通道用于根据第一内部数据对所述连接端口提供输出信号，其特征在于，所述第一通道包括：控制模块，用于根据所述第一内部数据产生输出控制信号；驱动模块，用于根据模式选择信号和所述输出控制信号产生所述输出信号，所述输出信号的电平状态受控于所述输出控制信号，其中，所述驱动模块具有多种驱动模式，不同驱动模式对应的所述输出信号的电流强度和/或压摆率不同，所述模式选择信号用于选择所述多种驱动模式之一。
优选地，所述模式选择信号包括第一模式选择信号和/或第二模式选择信号，所述第一模式选择信号用于控制所述输出信号的电流强度，所述第二模式选择信号用于控制所述输出信号的压摆率。
优选地，所述输出控制信号包括第一输出控制信号和第二输出控制信号，当所述第一输出控制信号有效时，所述驱动模块提供具有第一电平状态的所述输出信号，当所述第二输出控制信号有效时，所述驱动模块提供具有第二电平状态的所述输出信号。
优选地，所述驱动模块包括：主推挽电路，所述主推挽电路包括串联的主上拉管和主下拉管，所述主上拉管和所述主下拉管的公共端与所述连接端口相连，所述主上拉管的控制端受控于所述第一输出控制信号，所述主下拉管的控制端受控于所述第二输出控制信号。
优选地，所述驱动模块还包括第一压摆率控制电路和第二压摆率控制电路，所述主上拉管的控制端通过所述第一压摆率控制电路接收所述第一输出控制信号，所述主下拉管的控制端通过所述第二压摆率控制电路接收所述第二输出控制信号，所述第一压摆率控制电路和所述第二压摆率控制信号受控于所述第二模式选择信号，以根据所述第二模式选择信号的不同电平状态控制所述输出信号的压摆率。
优选地，所述驱动模块包括：多个可控上拉管，每个所述可控上拉管的第一端接收高电平电源电压，每个所述可控上拉管的第二端与所述连接端口相连；多个可控下拉管，每个所述可控下拉管的第一端接收低电平电源电压，每个所述可控下拉管的第二端与所述连接端口相连；以及模式控制电路，根据所述模式选择信号和所述输出控制信号产生多个第一开关信号和多个第二开关信号，并将所述多个第一开关信号分别提供至所述多个可控上拉管的控制端、将所述多个第二开关信号分别提供至所述多个可控下拉管的控制端。
优选地，当所述第一输出控制信号有效时，所述模式控制电路根据所述第一模式选择信号提供对应的所述多个第一开关信号，以分别控制所述多个可控上拉管的导通和关断，从而调节所述连接端口的上拉电流；当所述第二输出控制信号有效时，所述模式控制电路根据所述第一模式选择信号提供对应的所述多个第一开关信号，分别控制所述多个可控下拉管的导通和关断，从而调节所述连接端口的下拉电流。
优选地，当所述第一输出控制信号有效时，所述模式控制电路根据所述第二模式选择信号调节对应的所述多个第一开关信号，以分别控制所述多个可控上拉管的开关速度，从而调节所述输出信号的压摆率；当所述第二输出控制信号有效时，所述模式控制电路根据所述第二模式选择信号调节对应的所述多个第一开关信号，以分别控制所述多个可控下拉管的开关速度，从而调节所述输出信号的压摆率。
优选地，所述多个可控上拉管中的每两个所述可控上拉管的尺寸参数相同或不同，以提供相同或不同的导通电流，所述多个可控下拉管中的每两个所述可控下拉管的尺寸参数相同或不同，以提供相同或不同的导通电流。
优选地，每个所述可控上拉管分别包括并联的至少一个具有第一沟道尺寸的晶体管，每个所述可控下拉管分别包括并联的至少一个具有第二沟道尺寸的晶体管。
优选地，所述模式控制电路包括：逻辑单元，其第一输入端接收所述第二模式选择信号，其第二输入端用于接收所述第一模式选择信号，所述逻辑单元用于分别将所述第二模式选择信号和所述第一模式选择信号转换为压摆率切换信号和多位的选通信号；多个第一控制单元，用于分别向所述多个可控上拉管的控制端提供对应的所述第一开关信号，每个所述第一控制单元分别根据所述第一输出控制信号、所述选通信号的对应位和所述压摆率切换信号产生对应的所述第一开关信号；多个第二控制单元，用于分别向所述多个可控下拉管的控制端提供对应的所述第二开关信号，每个所述第二控制单元分别根据所述第二输出控制信号、所述选通信号的对应位和所述压摆率切换信号产生对应的所述第二开关信号。
优选地，每个所述第一控制单元包括：第一传输门，其输入端接收所述第一输出控制信号，其输出端与对应的所述可控上拉管的控制端相连以提供对应的第一开关信号，当且仅当所述选通信号的对应位有效且所述压摆率切换信号为第一电平状态时，所述第一传输门导通；第二传输门，其输入端接收所述第一输出控制信号，其输出端与所述第一传输门的输出端相连，当且仅当所述选通信号的对应位有效且所述压摆率切换信号为第二电平状态时，所述第二传输门导通，所述第二传输门的导通电阻大于所述第一传输门的导通电阻；第一复位管，其第一端接收所述高电平电源电压，其第二端与所述第一传输门的输出端相连，当且仅当所述选通信号的对应位无效时所述第一复位管导通。
优选地，所述第一传输门中晶体管的宽长比大于所述第二传输门中晶体管的宽长比。
优选地，每个所述第二控制单元包括：第三传输门，其输入端接收所述第二输出控制信号，其输出端与对应的所述可控下拉管的控制端相连以提供对应的所述第二开关信号，当且仅当所述选通信号的对应位有效且所述压摆率切换信号为第一电平状态时，所述第三传输门导通；第四传输门，其输入端接收所述第二输出控制信号，其输出端与所述第三传输门的输出端相连，当且仅当所述选通信号的对应位有效且所述压摆率切换信号为第二电平状态时，所述第四传输门导通，所述第四传输门的导通电阻大于所述第三传输门的导通电阻；第二复位管，其第一端接收所述低电平电源电压，其第二端与第三传输门的输出端相连，当且仅当所述选通信号的对应位无效时所述第二复位管导通。
优选地，所述第三传输门中的晶体管的宽长比大于所述第四传输门中晶体管的宽长比。
优选地，所述控制模块包括：逻辑电路，其第一输入端和第二输入端分别接收驱动使能信号和所述第一内部数据，当所述驱动使能信号有效时，所述逻辑电路根据所述第一内部数据产生有效的所述第一输出控制信号或有效的所述第二输出控制信号，当所述驱动使能信号无效时，所述逻辑电路输出无效的所述第一输出控制信号和无效的所述第二输出控制信号；上拉电路，其输入端接收上拉使能信号，当所述上拉使能信号有效时，所述上拉电路将所述连接端口上拉至所述高电平电源电压，当所述上拉使能信号无效时，所述上拉电路关断；以及下拉电路，其输入端接收下拉使能信号，当所述下拉使能信号有效时，所述下拉电路将所述连接端口下拉至所述低电平电源电压，当所述下拉使能信号无效时，所述下拉电路关断。
优选地，所述通用输入输出接口电路还包括第二通道，所述第二通道用于根据通过所述连接端口接收到的输入信号产生第二内部数据。
根据本发明的另一方面，还提供了一种通用输入输出接口电路的控制方法，其特征在于，包括：根据第一内部数据产生输出控制信号；以及根据模式选择信号和所述输出控制信号产生输出信号以提供至连接端口，其中，根据模式选择信号和所述输出控制信号产生所述输出信号的步骤包括：根据所述输出控制信号控制所述输出信号的电平状态；根据所述模式选择信号选择所述输出信号的电流强度和/或压摆率。
优选地，所述输出控制信号包括第一输出控制信号和第二输出控制信号，根据所述输出控制信号控制所述输出信号的电平状态的步骤包括：当所述第一输出控制信号有效时，提供具有第一电平状态的所述输出信号；当所述第二输出控制信号有效时，提供具有第二电平状态的所述输出信号。
优选地，所述控制方法还包括：当所述第一输出控制信号和所述第二输出控制信号均无效时，将所述输出信号置为高电平或者将所述输出信号置为低电平。
优选地，所述模式选择信号包括第一模式选择信号和第二模式选择信号，根据所述模式选择信号选择所述输出信号的电流强度和/或压摆率的步骤包括：根据所述第一模式选择信号选择所述输出信号的电流强度；以及根据所述第二模式选择信号选择所述输出信号的压摆率。
优选地，根据所述第一模式选择信号选择所述输出信号的电流强度的步骤包括：提供与所述连接端口相连的多条可控上拉电流支路和多条可控下拉电流支路；根据所述第一模式选择信号产生多位的选通信号；当所述第一输出控制信号有效时，根据所述选通信号的对应位分别控制所述多条可控上拉电流支路的导通和关断；当所述第二输出控制信号有效时，提供所述选通信号的对应位分别控制所述多条可控下拉电流支路的导通和关断。
优选地，所述多条可控上拉电流支路中的每两条所述可控上拉电流支路在导通状态下提供的电流大小相同或不同，所述多条可控下拉电流支路中的每两条所述可控下拉电流支路在导通状态下提供的电流大小相同或不同。
优选地，根据所述第一模式选择信号选择所述输出信号的电流强度的步骤还包括：提供与所述连接端口相连的主上拉电流支路和主下拉电流支路；当所述第一输出控制信号有效时，所述主上拉电流支路导通；当所述第二输出控制信号有效时，所述主下拉电流支路导通。
优选地，根据所述第二模式选择信号选择所述输出信号的压摆率的步骤包括：当所述第二模式选择信号为第一电平状态时，控制被选通的所述可控下拉电流支路或所述可控上拉电流支路以第一开关速度导通；当所述第二模式选择信号为第二电平状态时，控制被选通的所述可控下拉电流支路或所述可控上拉电流支路以第二开关速度导通，所述第二开关速度小于所述第一开关速度导通。
本发明实施例提供的通用输入输出接口电路及其控制方法通过提供具有不同驱动能力和/或压摆率的多个驱动模式，使得通用输入输出接口电路能够适用于不同的应用场景，即利用同一个通用输入输出接口电路满足不同的驱动能力要求和不同的输出压摆率要求，且该通用输入输出接口电路的结构简单、效果明显，具有很大的实用价值。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出一种传统的GPIO电路的电路示意图。
图2a示出了GPIO接收的第一内部数据I_data的电压波形示意图。
图2b至2e分别示出GPIO电路在理想情况下、在驱动能力过小的情况下、在压摆率过小的情况下以及在驱动能力或压摆率过大的情况下的输出信号Uout的电压波形示意图。
图3示出本发明第一实施例的通用输入输出接口电路的示意性框图。
图4示出本发明第一实施例的GPIO电路中驱动模块的电路结构示意图。
图5a和5b共同示出图4所示的模式控制电路的示意性框图。
图6示出图5a所示的第一控制单元的电路示意图。
图7示出图5a示出的第二控制单元的电路示意图。
图8示出图5b示出的逻辑单元的一种电路示意图。
图9示出图3中控制模块的电路结构示意图。
图10示出本发明第二实施例的通用输入输出接口电路的示意性框图。
图11示出本发明第二实施例的GPIO电路中驱动模块的电路结构示意图。
图12a和12b共同示出图11所示的模式控制电路的示意性框图。
图13示出图12a所示的第一驱动单元的电路示意图。
图14示出图12a示出的第二驱动单元的电路示意图。
图15示出本发明第三实施例的通用输入输出接口电路的示意性框图。
图16示出本发明第三实施例的GPIO电路中驱动模块的电路结构示意图。
图17示出本发明第四实施例的通用输入输出接口的控制方法的流程示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
本发明可以各种形式呈现，以下将描述其中一些示例。
图3示出本发明第一实施例的通用输入输出接口电路的示意性框图。
如图3所示，本发明实施例的通用输入输出接口(GPIO)电路1000包括第一通道CH_1、第二通道CH_2和双向的连接端口pad_IO，GPIO电路1000可以位于芯片(例如SOC芯片等)内部，以通过连接端口pad_IO实现芯片内部信号和芯片外部信号之间的交换。
双向的连接端口pad_IO能够用于接收来自外部电路的输入信号，第二通道用于将该输入信号转换为能够被芯片识别的第二内部数据C_data，以利用第二内部数据C_data实现芯片内部的相关控制。
作为一种实施例，如图3所示，第二通道CH_2包括级联的偶数个非门U_inv和电平转换器U_h2l。其中，偶数个非门用于对输入信号进行缓冲；电平转换器U_h2l用于将输入信号的电平与芯片内部电平匹配，例如将高电平电压等于3.3V的输入信号转换至高电平电压等于1.5V的第二内部数据C_data。
第一通道CH_1用于根据芯片内部提供的第一内部数据I_data产生能够被外部电路识别的输出信号，连接端口pad_IO对外部电路提供该输出信号。
具体地，第一通道CH_1包括控制模块1100和驱动模块1200。控制模块1100用于根据芯片内部提供的第一内部数据I_data产生输出控制信号，输出控制信号包括第一输出控制信号Vctrl1和第二输出控制信号Vctrl2；驱动模块1200具有多种驱动模式，驱动模块1200根据模式选择信号确定驱动模式，并根据输出控制信号产生输出信号。其中，驱动模块1200的不同驱动模式对应的输出信号的电流强度和/或压摆率不同。
作为一种优选的实施例，模式选择信号包括第一模式选择信号Vmod1和第二模式选择信号Vmod2，其中，第一模式选择信号Vmod1用于控制输出信号的电流强度，第二模式选择信号Vmod2用于控制输出信号的压摆率，即驱动模块1200能够根据模式选择信号在选定的驱动模式下工作。
图4示出本发明第一实施例的GPIO电路中驱动模块的电路结构示意图。
如图4所示，驱动模块(图3所示的驱动模块1200)包括主推挽电路1210、模式控制电路1220、多个可控上拉管MP[1]至MP[n]以及多个可控下拉管MN[1]至MN[n]，其中n为非零自然数。需要说明的是，可控上拉管的数量可以不等于可控下拉管的数量，本领域技术人员可以根据需要分别设置可控上拉管和可控下拉管的数量。下面主要以相等数量的可控上拉管和可控下拉管为例进行描述。
主推挽电路1210包括主上拉管MP0和主下拉管MN0。其中，主上拉管MP0和主下拉管MN0依次串联在高电平电源电压VDDA和低电平电源电压VSSA之间，且主上拉管MP0和主下拉管MN0的公共端与连接端口pad_IO相连。主上拉管MP0的控制端接收第一输出控制信号Vctrl1，主下拉管MN0的控制端接收第二输出控制信号Vctrl2，从而：当第一输出控制信号Vctrl1有效时，主上拉管MP0导通以将连接端口pad_IO处的输出信号上拉至高电平(约为高电平电源电压VDDA)，此时主下拉管MN0关断；当第二输出控制信号Vctrl2有效时，主下拉管MN0导通以将连接端口pad_IO处的输出信号下拉至低电平(约为低电平电源电压VSSA)，此时主上拉管MP0关断。
需要说明的是，由于多个可控上拉管和多个可控下拉管同样能根据输出控制信号完成对连接端口pad_IO的上拉和下拉，因此在一些替代的实施例中，主推挽电路1210可以省略。
多个可控上拉管MP[1]至MP[n]和多个可控下拉管MN[1]至MN[n]分别对应形成推挽结构，每个可控上拉管的第一端接收高电平电源电压VDDA，每个可控下拉管的第一端接收低电平电源电压VSSA，每个可控上拉管的第二端和每个可控下拉管的第二端均与连接端口pad_IO相连。每个可控上拉管的控制端接收对应的第一开关信号，例如可控上拉管MP[1]至MP[n]的控制端分别接收第一开关信号cp[1]至cp[n]；每个可控下拉管的控制端接收对应的第二开关信号，例如可控下拉管MN[1]至MN[n]的控制端分别接收第二开关信号cn[1]至cn[n]。具体地，多个可控上拉管MP[1]至MP[n]例如为P沟道MOSFET，多个可控下拉管MN[1]至MN[n]例如为N沟道MOSFET。每个可控上拉管分别包括并联的至少一个具有第一沟道尺寸的晶体管，每个可控下拉管分别包括并联的至少一个具有第二沟道尺寸的晶体管。
模式控制电路1220用于根据输出控制信号和模式选择信号产生多个第一开关信号cp[1]至cp[n]和多个第二开关信号cn[1]至cn[n]，从而能够根据输出控制信号和模式选择信号控制多个可控上拉管MP[1]至MP[n]和多个可控下拉管MN[1]至MN[n]的导通、关断以及开关速度。
具体地，当第一输出控制信号Vctrl1有效时，模式控制电路1220根据第一模式选择信号Vmod1分别控制多个可控上拉管MP[1]至MP[n]的导通和关断以调节连接端口pad_IO的上拉电流(即输出信号的电流强度，也即连接端口pad_IO的驱动能力)，并根据第二模式选择信号Vmod2分别调节多个第一开关信号cp[1]至cp[n]的电流强度以控制多个可控上拉管的开关速度；当第二输出控制信号Vctrl2有效时，模式控制电路1220根据第一模式选择信号Vmod1分别控制多个可控下拉管MN[1]至MN[n]的导通和关断以调节连接端口pad_IO的下拉电流(即输出信号的电流强度，也即连接端口pad_IO的驱动能力)，并根据第二模式选择信号Vmod2分别调节多个第二开关信号cn[1]至cn[n]的电流强度以控制多个可控下拉管的开关速度。
图5a和5b共同示出图4所示的模式控制电路的示意性框图。
如图5a和5b所示，模式控制电路(图4中的模式控制电路1220)包括逻辑单元1221、多个第一控制单元1222和多个第二控制单元1223。
逻辑单元1221用于根据模式选择信号产生选通信号D[1:n]和压摆率切换信号SR。具体地，逻辑单元1221根据第一模式选择信号Vmod1产生选通信号D[1:n]，并根据第二模式选择信号Vmod2产生压摆率切换信号SR。第一模式选择信号Vmod1和选通信号D例如均为多位信号，逻辑单元1221可以包括解码电路，该解码电路用于将第一模式选择信号Vmod1解码为选通信号D[1]至D[n]以分别控制多个第一控制单元1222和多个第二控制单元1223。
多个第一控制单元1222的数量为n，各个第一控制单元1222用于分别向多个可控上拉管MP[1]至MP[n]的控制端提供对应的第一开关信号cp[1]至cp[n]。各个第一控制单元1222分别根据第一输出控制信号Vctrl1、选通信号D[1:n]的对应位以及压摆率切换信号SR产生对应的第一开关信号cp[1]至cp[n]。
多个第二控制单元1223的数量为n，各个第二控制单元1223用于分别向多个可控下拉管MN[1]至MN[n]的控制端提供对应的第二开关信号cn[1]至cn[n]。各个第二控制单元1223分别根据第二输出控制信号Vctrl2、选通信号D[1:n]的对应位以及压摆率切换信号SR产生对应的第二开关信号cn[1]至cn[n]。
在模式控制电路1220的工作过程中：当第一输出控制信号Vctrl1有效时，选通信号D[1:n]用于选通多个第一控制单元1222中的一个或者多个(当主推挽电路1210存在时，各个第一控制单元1222可以均不被选通信号选通)，从而能够分别控制第一开关信号cp[1]至cp[n]的电平状态，使得对应的可控上拉管被导通，实现对连接端口pad_IO处的上拉电流的控制；当第二输出控制信号Vctrl2有效时，选通信号D[1:n]用于选通多个第二控制单元1223中的一个或者多个(当主推挽电路1210存在时，各个第二控制单元1223可以均不被选通信号选通)，从而能够分别控制第二开关信号cn[1]至cn[n]的电平状态，使得对应的可控下拉管被导通，实现对连接端口pad_IO处的下拉电流的控制。同时，在压摆率切换信号SR为第一电平状态时，多个第一控制单元1222和多个第二控制单元1223的驱动能力较小，即第一开关信号或第二开关信号的电流强度较小，以分别使对应的可控上拉管或对应的可控下拉管具有较小的开关速度，从而实现较小的压摆率；在压摆率切换信号SR为第二电平状态时，多个第一控制单元1222和多个第二控制单元1223的驱动能力较大，即第一开关信号或第二开关信号的电流强度较大，以分别使对应的可控上拉管或对应的可控下拉管具有较大的开关速度，从而实现较大的压摆率。
图6示出图5a所示的第一控制单元的电路示意图。
如图6所示，每个第一控制单元1222包括第一传输门U1、第二传输门U2、第一复位管M1以及多个门电路U11至U15。
多个门电路U11至U15用于根据压摆率切换信号SR和该第一控制单元1222接收的选通信号的对应位D[i](i为大于等于1小于等于n的自然数)产生第一信号S1及其反相信号S1b、第二信号S2及其反相信号S2b，以分别控制第一传输门U1和第二传输门U2的导通和关断。
作为一种具体的实施例，多个门电路包括非门U11至U13以及与非门U14和U15。非门U11将压摆率切换信号SR的反相信号输入至与非门U14的第一输入端，与非门U14的第二输入端接收选通信号的对应位D[i]，与非门U14的输出端提供第二信号S2，非门U12根据第二信号S2产生第二信号的反相信号S2b，与非门U15的两个输入端分别接收压摆率切换信号SR和选通信号的对应位D[i]，与非门U15的输出端提供第一信号S1，非门U13根据第一信号S1产生第一信号的反相信号S1b。
第一传输门U1输入端接收第一输出控制信号Vctrl1，其输出端与对应的可控上拉管(如图4所示的可控上拉管MP[1]至MP[n]中的第i个可控上拉管MP[i])的控制端相连以提供对应的第一开关信号cp[i]，其控制端接收第一信号S1及其反相信号S1b。第二传输门U2的输入端接收第一输出控制信号Vctrl1，其输出端与第一传输门U1的输出端相连，其控制端接收第二信号S2及其反相信号S2b。其中，第一传输门U1的导通电阻小于第二传输门U2的导通电阻，使得第一传输门U1的驱动能力大于第二传输门U2的驱动能力，具体地，第一传输门U1中晶体管的宽长比大于第二传输门U2中晶体管的宽长比。
第一复位管M1的第一端接收高电平电源电压VDDA，其第二端与第一传输门的输出端、第二传输门的输出端相连，其控制端接收选通信号的对应位D[i]。当且仅当选通信号的对应位D[i]无效(例如为低电平)时，第一复位管M1导通以将对应的第一开关信号cp[i]的电平拉高，使得对应的可控上拉管MP[i]关断。第一复位管M1例如为P沟道MOSFET。
在每个第一控制单元1222的工作过程中：当第一输出控制信号Vctrl1有效且选通信号的对应位D[i]有效(例如为高电平)时，第一复位管M1关断、第一传输门U1或第二传输门U2导通以将第一输出控制信号Vctrl1作为有效的第一开关信号cp[i]输出。
同时，当且仅当选通信号的对应位D[i]有效且压摆率切换信号SR为第一电平状态时，所述第一传输门U1导通而第二传输门U2关断，该第一控制单元1222输出的第一开关信号cp[i]具有较大的电流强度，GPIO电路实现高压摆率输出模式；当且仅当选通信号的对应位D[i]有效且压摆率切换信号SR为第二电平状态时，所述第一传输门U1关断而第二传输门U2导通，该第一控制单元1222输出的第一开关信号cp[i]具有较小的电流强度，GPIO电路实现低压摆率输出模式。
图7示出图5a示出的第二控制单元的电路示意图。
同样地，如图7所示，每个第二控制单元1223包括第三传输门U3、第四传输门U4、第二复位管M2以及多个门电路U21至U26。
多个门电路U21至U26用于根据压摆率切换信号SR和该第二控制单元1223接收的选通信号的对应位D[i](i为大于等于1小于等于n的自然数)产生第三信号S3及其反相信号S3b、第四信号S4及其反相信号S4b、选通信号的对应位D[i]的反相信号，以分别控制第三传输门U3、第四传输门U4以及第二复位管M2的导通和关断。
作为一种具体的实施例，多个门电路包括非门U21至U24以及与非门U25和U26。非门U21产生选通信号的对应位D[i]的反相信号，非门U22将压摆率切换信号SR的反相信号输入至与非门U25的第一输入端，与非门U25的第二输入端接收选通信号的对应位D[i]，与非门U25的输出端提供第四信号S4，非门U23根据第四信号S4产生第四信号的反相信号S4b，与非门U26的两个输入端分别接收压摆率切换信号SR和选通信号的对应位D[i]，与非门U26的输出端提供第三信号S3，非门U24根据第三信号S3产生第三信号的反相信号S3b。
第三传输门U3输入端接收第二输出控制信号Vctrl2，其输出端与对应的可控下拉管MN[i]的控制端相连以提供对应的第二开关信号cn[i]，其控制端接收第三信号S3及其反相信号S3b。第四传输门U4的输入端接收第二输出控制信号Vctrl2，其输出端与第三传输门U2b的输出端相连，其控制端接收第四信号S4及其反相信号S4b。其中，第三传输门U3的导通电阻小于第四传输门U4的导通电阻，使得第三传输门U3的驱动能力大于第四传输门U4的驱动能力，具体地，第三传输门U3中晶体管的宽长比大于第四传输门U4中晶体管的宽长比。
第二复位管M2的第一端接收低电平电源电压VSSA，其第二端与第三传输门的输出端、第四传输门的输出端相连，其控制端接收选通信号的对应位D[i]的反相信号。当且仅当选通信号的对应位D[i]无效时，第二复位管M2导通以将对应的第二开关信号cn[i]的电平拉低，使得对应的可控下拉管MN[i]关断。第二复位管M2例如为N沟道MOSFET。
在每个第二控制单元1223的工作过程中：当第二输出控制信号Vctrl2有效且选通信号的对应位D[i]有效时，第二复位管M2关断、第三传输门U3或第四传输门U4导通以将第二输出控制信号Vctrl2作为有效的第二开关信号cn[i]输出。
同时，当且仅当选通信号的对应位D[i]有效且压摆率切换信号SR为第一电平状态时，所述第三传输门U3导通而第四传输门U4关断，该第二控制单元1223输出的第二开关信号cn[i]具有较大的电流强度，GPIO电路实现高压摆率输出模式；当且仅当选通信号的对应位D[i]有效且压摆率切换信号SR为第二电平状态时，所述第三传输门U3关断而第四传输门U4导通，该第二控制单元1223输出的第二开关信号cn[i]具有较小的电流强度，GPIO电路实现低压摆率输出模式。
在上述实施例中，GPIO电路具有两种压摆率驱动模式，具体地，GPIO电路能够根据压摆率切换信号SR的两种电平状态选择输出信号的两种压摆率之一。然而，本发明实施例不限于此，本领域技术人员可以根据需要将第二模式选择信号转换为多位的压摆率切换信号，并对应地在第一控制单元和第二控制单元中设置更多的传输门，以使GPIO电路能够根据压摆率切换信号中各个位的电平状态组合来选择输出信号的多种压摆率之一。例如，压摆率切换信号可以为2位数字信号，第一控制单元和第二控制单元中分别设置有不同尺寸参数的4个传输门，从而GPIO电路可以根据压摆率切换信号选择输出信号的4种压摆率之一。
图8示出图5b示出的逻辑单元的一种电路示意图。
作为一种具体的实施例，GPIO电路1000可以设有两种压摆率，即可以根据第二模式选择信号Vmod2的电平将连接端口pad_IO处的输出信号的压摆率设置为第一压摆率或不同于第一压摆率的第二压摆率，同时，GPIO电路1000的驱动能力的大小也可以通过第一模式选择信号Vmod1进行选择。可以将可控上拉管MP[1:n]和可控下拉管MN[1:n]的个数分别设置为3个，第一模式选择信号Vmod1例如为2位数字信号Vmod1[0:1]，从而能够被逻辑单元1221转换为选通信号D[1:3]，以使GPIO电路1000具有3种(主推挽电路不存在的情况下)或4种(主推挽电路存在的情况下)可选的驱动能力。
通过设置各个可控上拉管、可控下拉管、主上拉管以及主下拉管的尺寸，可以设定各个晶体管的导通电流，从而设定与连接端口pad_IO相连的各个支路在导通时提供的上拉电流或下拉电流。例如主上拉管MP0的导通电流、可控上拉管MP[1]、MP[2]以及MP[3]的导通电流分别被设置为2mA、2mA、4mA和8mA；同理，主下拉管MN0的导通电流、可控下拉管MN[1]、MN[2]以及MN[3]的导通电流分别被设置为2mA、2mA、4mA和8mA。
具体地，下面示出了一种具体的第一模式选择信号Vmod1[0:1]、选通信号D[1:3]以及GPIO电路的驱动能力(输出信号的电流强度)的对应关系表。需要说明的是，下表仅仅对应本发明的一个实施例，本发明的实施例不限于此，在本发明的一些其他的实施例中，本领域技术人员可以根据需要将下表中的信号位宽、信号对应关系以及输出信号的电流强度进行调整。
根据上表中的信号对应关系，如图6所示，逻辑单元1221可以包括3个电平转换器U1_l2h以及多个用于实现解码电路的门电路U31至U36。
3个电平转换器U1_l2h用于将低电压信号转换为高电压信号，以分别将第二模式选择信号Vmod2转换成压摆率切换信号SR、将第一模式选择信号Vmod1[0:1]转换成信号DR1和信号DR0。
门电路包括非门U31至U34、与非门U35以及或非门U36。其中，或非门U36和非门U31级联以根据信号DR1和信号DR0产生选通信号的第一位D[1]，非门U32和非门U33级联以将信号DR1缓冲为选通信号的第二位D[2]，与非门U35和非门U34级联以根据信号DR1和信号DR0产生选通信号的第三位D[3]。
需要说明的是，逻辑单元1221的电路结构不限于此，在一些其他的实施例中，本领域技术人员可以根据需要设计逻辑单元1221的逻辑和电路结构。
图9示出图3中控制模块的电路结构示意图。
如图9所示，控制模块1100包括逻辑电路1110、上拉电路1120以及下拉电路1230。
逻辑电路1110的第一输入端接收第一内部数据I_data，第二输入端接收驱动使能信号OE(用于控制GPIO电路的推挽输出或三态输出)。该逻辑电路1110用于根据驱动使能信号OE和第一内部数据I_data产生输出控制信号，即第一输出控制信号Vctrl1和第二输出控制信号Vctrl2。当驱动使能信号OE有效时，逻辑电路1110根据第一内部数据I_data产生有效的第一输出控制信号Vctrl1或有效的第二输出控制信号Vctrl2，当驱动使能信号OE无效时，逻辑电路1110输出无效的第一输出控制信号Vctrl1和无效的第二输出控制信号Vctrl2。作为一种具体的实施例，逻辑电路1110包括与非门U41、或非门U42以及非门U43和U44，其中，非门U43用于得到驱动使能信号OE的反相信号，非门U44级联在非门U43之后以用于得到驱动使能信号OE的缓冲信号，与非门U41的两个输入端分别接收该缓冲信号和第一内部数据I_data，与非门U41的输出端提供第一输出控制信号Vctrl1，或非门U42的两个输入端分别接收驱动使能信号OE的反相信号和第一内部数据I_data，或非门U42的输出端提供第二输出控制信号Vctrl2。
上拉电路1120的输入端接收芯片内部提供的上拉使能信号REN，当上拉使能信号REN有效且驱动使能信号OE无效时，上拉电路1120用于将连接端口pad_IO处的输出信号上拉至高电平电源电压VDDA，而当上拉使能信号REN无效时，上拉电路1120关断。上拉电路1120例如包括串联在高电平电源电压VDDA和连接端口pad_IO之间的上拉开关管MP_up和上拉电阻Rup，上拉开关管MP_up的控制端接收上拉使能信号REN。上拉开关管MP_up例如为P沟道MOSFET。
下拉电路1130的输入端接收芯片内部提供的下拉使能信号N_OUT，当下拉使能信号N_OUT有效且驱动使能信号OE无效时，下拉电路1130用于将连接端口pad_IO处的输出信号下拉至低电平电源电压VSSA，而当下拉使能信号N_OUT无效时，下拉电路1130关断。下拉电路1130例如包括非门U45、或非门U46以及连接在低电平电源电压VSSA和连接端口pad_IO之间的下拉开关管MN_dn，非门U45将驱动使能信号OE的反相信号进行反相并将得到的信号输入至或非门U46的一个输入端，或非门U46的另一个输入端接收下拉使能信号，或非门U46的输出端与下拉开关管MN_dn的控制端相连。下拉开关管MN_dn例如为N沟道MOSFET。
控制模块1100还包括多个电平转换器U2_l2h，分别用于将驱动使能信号OE(或其反相信号)、第一内部数据I_data、上拉使能信号REN以及下拉使能信号N_OUT由低电压信号转换为能够被外部电路接收的高电压信号，即将驱动使能信号OE(或其反相信号)、第一内部数据I_data、上拉使能信号REN以及下拉使能信号N_OUT的有效电压转换至高电平电源电压VDDA、无效电压转换至低电平电源电压VSSA。
图10示出本发明第二实施例的通用输入输出接口电路的示意性框图。
如图10所示，本发明第二实施例的GPIO电路2000与上述图3所示的第一实施例的GPIO电路1000的结构基本相同，不同之处在于：本实施例中的驱动模块2200仅根据第一模式选择信号Vmod1控制输出信号的电流强度，使得GPIO电路能够根据第一模式选择信号Vmod1选定相应的驱动能力。
图11示出本发明第二实施例的GPIO电路中驱动模块的电路结构示意图。
如图11所示，驱动模块2200包括主推挽电路2210、模式控制电路2220、多个可控上拉管MP[1]至MP[n]以及多个可控下拉管MN[1]至MN[n]，其中n为非零自然数。其中，主推挽电路2210、多个可控上拉管MP[1]至MP[n]以及多个可控下拉管MN[1]至MN[n]分别与上述第一实施例中的主推挽电路1210、多个可控上拉管MP[1]至MP[n]以及多个可控下拉管MN[1]至MN[n]相同，并且在一些替代的实施例中，主推挽电路2210同样可以省略，因此不再赘述。
模式控制电路2220用于根据输出控制信号和第一模式选择信号Vmod1产生多个第一开关信号cp[1]至cp[n]和多个第二开关信号cn[1]至cn[n]，从而能够根据输出控制信号和第一模式选择信号Vmod1控制多个可控上拉管MP[1]至MP[n]和多个可控下拉管MN[1]至MN[n]的导通、关断以及开关速度。
具体地，当第一输出控制信号Vctrl1有效时，模式控制电路2220根据第一模式选择信号Vmod1分别控制多个可控上拉管MP[1]至MP[n]的导通和关断以调节连接端口pad_IO的上拉电流(即输出信号的电流强度，也即连接端口pad_IO的驱动能力)；当第二输出控制信号Vctrl2有效时，模式控制电路2220根据第一模式选择信号Vmod1分别控制多个可控下拉管MN[1]至MN[n]的导通和关断以调节连接端口pad_IO的下拉电流(即输出信号的电流强度，也即连接端口pad_IO的驱动能力)。
图12a和12b共同示出图11所示的模式控制电路的示意性框图。
如图12a和12b所示，模式控制电路2220包括逻辑单元2221、多个第一驱动单元2222和多个第二驱动单元2223。
逻辑单元2221用于根据第一模式选择信号Vmod1产生选通信号D[1:n]。第一模式选择信号Vmod1例如均为多位信号，逻辑单元2221可以包括解码电路，该解码电路用于将第一模式选择信号Vmod1解码为选通信号D[1]至D[n]以分别控制多个第一驱动单元2222和多个第二驱动单元2223。本实施例的逻辑单元2221与本发明第一实施例中描述的逻辑单元1221，只是减少了用于转化第二模式选择信号Vmod2的电路，因此不再赘述。
多个第一驱动单元2222的数量为n，各个第一驱动单元2222用于分别向多个可控上拉管MP[1]至MP[n]的控制端提供对应的第一开关信号cp[1]至cp[n]。各个第一驱动单元2222分别根据第一输出控制信号Vctrl1和选通信号D[1:n]的对应位产生对应的第一开关信号cp[1]至cp[n]。
多个第二驱动单元2223的数量为n，各个第二驱动单元2223用于分别向多个可控下拉管MN[1]至MN[n]的控制端提供对应的第二开关信号cn[1]至cn[n]。各个第二驱动单元2223分别根据第二输出控制信号Vctrl2和选通信号D[1:n]的对应位产生对应的第二开关信号cn[1]至cn[n]。
在模式控制电路2220的工作过程中：当第一输出控制信号Vctrl1有效时，选通信号D[1:n]用于选通多个第一驱动单元2222中的一个或者多个(当主推挽电路2210存在时，各个第一驱动单元1222可以均不被选通信号选通)，从而能够分别控制第一开关信号cp[1]至cp[n]的电平状态，使得对应的可控上拉管被导通，实现对连接端口pad_IO处的上拉电流的控制；当第二输出控制信号Vctrl2有效时，选通信号D[1:n]用于选通多个第二驱动单元2223中的一个或者多个(当主推挽电路2210存在时，各个第二驱动单元2223可以均不被选通信号选通)，从而能够分别控制第二开关信号cn[1]至cn[n]的电平状态，使得对应的可控下拉管被导通，实现对连接端口pad_IO处的下拉电流的控制。
图13示出图12a所示的第一驱动单元的电路示意图。
如图13所示，每个第一驱动单元2222包括传输门U201和复位管M201。
传输门U201输入端接收第一输出控制信号Vctrl1，其输出端与对应的可控上拉管(如图10所示的可控上拉管MP[1]至MP[n]中的第i个可控上拉管MP[i])的控制端相连以提供对应的第一开关信号cp[i]，其控制端接收选通信号的对应位D[i]及其反相信号Db[i]。
复位管M201的第一端接收高电平电源电压VDDA，其第二端与传输门U201的输出端相连，其控制端接收选通信号的对应位D[i]。当且仅当选通信号的对应位D[i]无效(例如为低电平)时，复位管M201导通以将对应的第一开关信号cp[i]的电平拉高，使得对应的可控上拉管MP[i]关断。复位管M201例如为P沟道MOSFET。
在每个第一驱动单元2222的工作过程中：当第一输出控制信号Vctrl1有效且选通信号的对应位D[i]有效(例如为高电平)时，复位管M201关断、传输门U201导通以将第一输出控制信号Vctrl1作为有效的第一开关信号cp[i]输出。
图14示出图12a示出的第二驱动单元的电路示意图。
同样地，如图14所示，每个第二驱动单元2223包括传输门U202以及复位管M202。
传输门U202输入端接收第二输出控制信号Vctrl2，其输出端与对应的可控下拉管MN[i]的控制端相连以提供对应的第二开关信号cn[i]，其控制端接收选通信号的对应位D[i]及其反相信号Db[i]。
复位管M202的第一端接收低电平电源电压VSSA，其第二端与传输门U202的输出端相连，其控制端接收选通信号的对应位D[i]的反相信号Db[i]。当且仅当选通信号的对应位D[i]无效时，复位管M202导通以将对应的第二开关信号cn[i]的电平拉低，使得对应的可控下拉管MN[i]关断。复位管M202例如为N沟道MOSFET。
在每个第二驱动单元2223的工作过程中：当第二输出控制信号Vctrl2有效且选通信号的对应位D[i]有效时，复位管M202关断、传输门U202导通以将第二输出控制信号Vctrl2作为有效的第二开关信号cn[i]输出。
图15示出本发明第三实施例的通用输入输出接口电路的示意性框图。
如图15所示，本发明第三实施例的GPIO电路3000与上述第一实施例的GPIO电路3000的结构基本相同，不同之处在于：本实施例中的驱动模块3200仅根据第二模式选择信号Vmod2控制输出信号的压摆率，使得GPIO电路能够根据第二模式选择信号Vmod2选定输出压摆率模式。
图16示出本发明第三实施例的GPIO电路中驱动模块的电路结构示意图。
如图16所示，驱动模块3200包括主推挽电路3210、第一压摆率控制电路3220和第二压摆率控制电路3230。
主推挽电路3210包括主上拉管MP0和主下拉管MN0。其中，主上拉管MP0和主下拉管MN0依次串联在高电平电源电压VDDA和低电平电源电压VSSA之间，且主上拉管MP0和主下拉管MN0的公共端与连接端口pad_IO相连。主上拉管MP0的控制端通过第一压摆率控制电路3220接收第一输出控制信号Vctrl1，主下拉管MN0的控制端通过第二压摆率控制电路3230接收第二输出控制信号Vctrl2，从而：当第一输出控制信号Vctrl1有效时，主上拉管MP0导通以将连接端口pad_IO处的输出信号上拉至高电平(约为高电平电源电压VDDA)，此时主下拉管MN0关断；当第二输出控制信号Vctrl2有效时，主下拉管MN0导通以将连接端口pad_IO处的输出信号下拉至低电平(约为低电平电源电压VSSA)，此时主上拉管MP0关断。
第一压摆率控制电路3220包括传输门U301和传输门U302。传输门U301输入端接收第一输出控制信号Vctrl1，其输出端与主上拉管MP0的控制端相连以提供对应的第一开关信号cp[i]，其控制端接收第二模式选择信号Vmod2及其反相信号Vmodb2。传输门U302的输入端接收第一输出控制信号Vctrl1，其输出端与传输门U301的输出端相连，其控制端接收第二模式选择信号Vmod2及其反相信号Vmodb2。其中，传输门U301的导通电阻小于传输门U302的导通电阻，使得传输门U301的驱动能力大于传输门U302的驱动能力，具体地，传输门U301中晶体管的宽长比大于传输门U302中晶体管的宽长比。
在第一压摆率控制电路3220的工作过程中：当第一输出控制信号Vctrl1有效且第二模式选择信号Vmod2为第一电平状态时，传输门U301导通而传输门U302关断，使得主上拉管MP0的控制端接收的电流强度较大，GPIO电路3000实现高压摆率输出模式；当第一输出控制信号Vctrl1有效且第二模式选择信号Vmod2为第二电平状态时，传输门U301关断而传输门U302导通，使得主上拉管MP0的控制端接收的电流强度较小，GPIO电路3000实现低压摆率输出模式。
第二压摆率控制电路3230包括传输门U303和传输门U304。传输门U303输入端接收第二输出控制信号Vctrl2，其输出端与主下拉管MN0的控制端相连以提供对应的第二开关信号cn[i]，其控制端接收第二模式选择信号Vmod2及其反相信号Vmodb2。传输门U304的输入端接收第二输出控制信号Vctrl2，其输出端与传输门U303的输出端相连，其控制端接收第二模式选择信号Vmod2及其反相信号Vmodb2。其中，传输门U303的导通电阻小于传输门U304的导通电阻，使得传输门U303的驱动能力大于传输门U304的驱动能力，具体地，传输门U303中晶体管的宽长比大于传输门U304中晶体管的宽长比。
在第二压摆率控制电路3230的工作过程中：当第二输出控制信号Vctrl2有效且第二模式选择信号Vmod2为第一电平状态时，传输门U303导通而传输门U304关断，使得主下拉管MN0的控制端接收的电流强度较大，GPIO电路3000实现高压摆率输出模式；当第二输出控制信号Vctrl2有效且第二模式选择信号Vmod2为第二电平状态时，传输门U303关断而传输门U304导通，使得主下拉管MN0的控制端接收的电流强度较小，GPIO电路3000实现低压摆率输出模式。
优选地，第二模式选择信号Vmod2可以通过缓冲器或反相器输入至各个传输门的控制端。
在上述实施例中，GPIO电路3000具有两种压摆率驱动模式，具体地，GPIO电路3000能够根据第二模式选择信号Vmod2的两种电平状态选择输出信号的两种压摆率之一。然而，本发明实施例不限于此，本领域技术人员可以根据需要设置多位的第二模式选择信号Vmod2，并对应地在第一压摆率控制电路和第二压摆率控制电路中设置更多的传输门，以使GPIO电路3000能够根据第二模式选择信号中各个位的电平状态组合来选择输出信号的多种压摆率之一。例如，第二模式选择信号可以为2位数字信号，第一压摆率控制电路和第二压摆率控制电路中分别设置有不同尺寸参数的4个传输门，从而GPIO电路可以根据第二模式选择信号选择输出信号的4种压摆率之一。
图17示出本发明第四实施例的通用输入输出接口的控制方法的流程示意图。包括步骤S410至S420。
在步骤S410中，根据第一内部数据产生输出控制信号。
其中，输出控制信号包括第一输出控制信号和第二输出控制信号，步骤S410进一步包括：当第一输出控制信号有效时，提供具有第一电平状态的输出信号；当第二输出控制信号有效时，提供具有第二电平状态的输出信号；当第一输出控制信号和第二输出控制信号均无效时，根据上拉使能信号和下拉使能信号将输出信号置为高电平或者将输出信号置为低电平。
在步骤S420中，根据模式选择信号和所述输出控制信号产生输出信号以提供至连接端口。
进一步地，步骤S420包括步骤S421和S422。在步骤S421中，根据输出控制信号控制输出信号的电平状态。在步骤S422中，根据模式选择信号选择输出信号的电流强度和/或压摆率，具体地，根据第一模式选择信号选择输出信号的电流强度，并根据第二模式选择信号选择输出信号的压摆率。
其中，在步骤S422中，根据第一模式选择信号选择输出信号的电流强度的步骤包括：提供与连接端口相连的多条可控上拉电流支路和多条可控下拉电流支路；根据第一模式选择信号产生多位的选通信号；当第一输出控制信号有效时，根据选通信号的对应位分别控制多条可控上拉电流支路的导通和关断；以及当第二输出控制信号有效时，提供选通信号的对应位分别控制多条可控下拉电流支路的导通和关断。
同时，在步骤S422中，根据第一模式选择信号选择输出信号的电流强度的步骤还包括：提供与连接端口相连的主上拉电流支路和主下拉电流支路；当第一输出控制信号有效时，主上拉电流支路导通；当所述第二输出控制信号有效时，所述主下拉电流支路导通。
在步骤S422中，根据第二模式选择信号选择输出信号的压摆率的步骤包括：当第二模式选择信号为第一电平状态时，控制被选通的所述可控下拉电流支路或可控上拉电流支路以第一开关速度导通；
当第二模式选择信号为第二电平状态时，控制被选通的可控下拉电流支路或可控上拉电流支路以第二开关速度导通，所述第二开关速度小于所述第一开关速度导通。
优选地，不同的可控上拉电流支路在导通状态下提供的电流的大小不同，不同的可控下拉电流支路在导通状态下提供的电流的大小不同。
综上所述，本发明实施例提供的通用输入输出接口电路及其方法通过提供具有不同驱动能力和/或压摆率的多个驱动模式，使得通用输入输出接口电路能够适用于不同的应用场景，即利用同一个通用输入输出接口电路满足不同的驱动能力要求和不同的输出压摆率要求，且该通用输入输出接口电路的结构简单、效果明显，具有很大的实用价值。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (25)

1.一种通用输入输出接口电路，包括第一通道和连接端口，所述第一通道用于根据第一内部数据对所述连接端口提供输出信号，其特征在于，所述第一通道包括：
控制模块，用于根据所述第一内部数据产生输出控制信号；
驱动模块，用于根据模式选择信号和所述输出控制信号产生所述输出信号，所述输出信号的电平状态受控于所述输出控制信号，
其中，所述驱动模块具有多种驱动模式，不同驱动模式对应的所述输出信号的电流强度和/或压摆率不同，所述模式选择信号用于选择所述多种驱动模式之一。
2.根据权利要求1所述的通用输入输出接口电路，其特征在于，所述模式选择信号包括第一模式选择信号和/或第二模式选择信号，
所述第一模式选择信号用于控制所述输出信号的电流强度，
所述第二模式选择信号用于控制所述输出信号的压摆率。
3.根据权利要求2所述的通用输入输出接口电路，其特征在于，所述输出控制信号包括第一输出控制信号和第二输出控制信号，
当所述第一输出控制信号有效时，所述驱动模块提供具有第一电平状态的所述输出信号，
当所述第二输出控制信号有效时，所述驱动模块提供具有第二电平状态的所述输出信号。
4.根据权利要求3所述的通用输入输出接口电路，其特征在于，所述驱动模块包括：
主推挽电路，所述主推挽电路包括串联的主上拉管和主下拉管，所述主上拉管和所述主下拉管的公共端与所述连接端口相连，所述主上拉管的控制端受控于所述第一输出控制信号，所述主下拉管的控制端受控于所述第二输出控制信号。
5.根据权利要求4所述的通用输入输出接口电路，其特征在于，所述驱动模块还包括第一压摆率控制电路和第二压摆率控制电路，
所述主上拉管的控制端通过所述第一压摆率控制电路接收所述第一输出控制信号，所述主下拉管的控制端通过所述第二压摆率控制电路接收所述第二输出控制信号，
所述第一压摆率控制电路和所述第二压摆率控制信号受控于所述第二模式选择信号，以根据所述第二模式选择信号的不同电平状态控制所述输出信号的压摆率。
6.根据权利要求3或4所述的通用输入输出接口电路，其特征在于，所述驱动模块包括：
多个可控上拉管，每个所述可控上拉管的第一端接收高电平电源电压，每个所述可控上拉管的第二端与所述连接端口相连；
多个可控下拉管，每个所述可控下拉管的第一端接收低电平电源电压，每个所述可控下拉管的第二端与所述连接端口相连；以及
模式控制电路，根据所述模式选择信号和所述输出控制信号产生多个第一开关信号和多个第二开关信号，并将所述多个第一开关信号分别提供至所述多个可控上拉管的控制端、将所述多个第二开关信号分别提供至所述多个可控下拉管的控制端。
7.根据权利要求6所述的通用输入输出接口电路，其特征在于，
当所述第一输出控制信号有效时，所述模式控制电路根据所述第一模式选择信号提供对应的所述多个第一开关信号，以分别控制所述多个可控上拉管的导通和关断，从而调节所述连接端口的上拉电流；
当所述第二输出控制信号有效时，所述模式控制电路根据所述第一模式选择信号提供对应的所述多个第一开关信号，分别控制所述多个可控下拉管的导通和关断，从而调节所述连接端口的下拉电流。
8.根据权利要求7所述的通用输入输出接口电路，其特征在于，
当所述第一输出控制信号有效时，所述模式控制电路根据所述第二模式选择信号调节对应的所述多个第一开关信号，以分别控制所述多个可控上拉管的开关速度，从而调节所述输出信号的压摆率；
当所述第二输出控制信号有效时，所述模式控制电路根据所述第二模式选择信号调节对应的所述多个第一开关信号，以分别控制所述多个可控下拉管的开关速度，从而调节所述输出信号的压摆率。
9.根据权利要求6所述的通用输入输出接口电路，其特征在于，
所述多个可控上拉管中的每两个所述可控上拉管的尺寸参数相同或不同，以提供相同或不同的导通电流，
所述多个可控下拉管中的每两个所述可控下拉管的尺寸参数相同或不同，以提供相同或不同的导通电流。
10.根据权利要求9所述通用输入输出接口电路，其特征在于，每个所述可控上拉管分别包括并联的至少一个具有第一沟道尺寸的晶体管，每个所述可控下拉管分别包括并联的至少一个具有第二沟道尺寸的晶体管。
11.根据权利要求8所述的通用输入输出接口电路，其特征在于，所述模式控制电路包括：
逻辑单元，其第一输入端接收所述第二模式选择信号，其第二输入端用于接收所述第一模式选择信号，所述逻辑单元用于分别将所述第二模式选择信号和所述第一模式选择信号转换为压摆率切换信号和多位的选通信号；
多个第一控制单元，用于分别向所述多个可控上拉管的控制端提供对应的所述第一开关信号，每个所述第一控制单元分别根据所述第一输出控制信号、所述选通信号的对应位和所述压摆率切换信号产生对应的所述第一开关信号；
多个第二控制单元，用于分别向所述多个可控下拉管的控制端提供对应的所述第二开关信号，每个所述第二控制单元分别根据所述第二输出控制信号、所述选通信号的对应位和所述压摆率切换信号产生对应的所述第二开关信号。
12.根据权利要求11所述的通用输入输出接口电路，其特征在于，每个所述第一控制单元包括：
第一传输门，其输入端接收所述第一输出控制信号，其输出端与对应的所述可控上拉管的控制端相连以提供对应的第一开关信号，当且仅当所述选通信号的对应位有效且所述压摆率切换信号为第一电平状态时，所述第一传输门导通；
第二传输门，其输入端接收所述第一输出控制信号，其输出端与所述第一传输门的输出端相连，当且仅当所述选通信号的对应位有效且所述压摆率切换信号为第二电平状态时，所述第二传输门导通，所述第二传输门的导通电阻大于所述第一传输门的导通电阻；
第一复位管，其第一端接收所述高电平电源电压，其第二端与所述第一传输门的输出端相连，当且仅当所述选通信号的对应位无效时所述第一复位管导通。
13.根据权利要求12所述的通用输入输出接口电路，其特征在于，所述第一传输门中晶体管的宽长比大于所述第二传输门中晶体管的宽长比。
14.根据权利要求11所述的通用输入输出接口电路，其特征在于，每个所述第二控制单元包括：
第三传输门，其输入端接收所述第二输出控制信号，其输出端与对应的所述可控下拉管的控制端相连以提供对应的所述第二开关信号，当且仅当所述选通信号的对应位有效且所述压摆率切换信号为第一电平状态时，所述第三传输门导通；
第四传输门，其输入端接收所述第二输出控制信号，其输出端与所述第三传输门的输出端相连，当且仅当所述选通信号的对应位有效且所述压摆率切换信号为第二电平状态时，所述第四传输门导通，所述第四传输门的导通电阻大于所述第三传输门的导通电阻；
第二复位管，其第一端接收所述低电平电源电压，其第二端与第三传输门的输出端相连，当且仅当所述选通信号的对应位无效时所述第二复位管导通。
15.根据权利要求14所述的通用输入输出接口电路，其特征在于，所述第三传输门中的晶体管的宽长比大于所述第四传输门中晶体管的宽长比。
16.根据权利要求2所述的通用输入输出接口电路，其特征在于，所述控制模块包括：
逻辑电路，其第一输入端和第二输入端分别接收驱动使能信号和所述第一内部数据，当所述驱动使能信号有效时，所述逻辑电路根据所述第一内部数据产生有效的所述第一输出控制信号或有效的所述第二输出控制信号，当所述驱动使能信号无效时，所述逻辑电路输出无效的所述第一输出控制信号和无效的所述第二输出控制信号；
上拉电路，其输入端接收上拉使能信号，当所述上拉使能信号有效时，所述上拉电路将所述连接端口上拉至所述高电平电源电压，当所述上拉使能信号无效时，所述上拉电路关断；以及
下拉电路，其输入端接收下拉使能信号，当所述下拉使能信号有效时，所述下拉电路将所述连接端口下拉至所述低电平电源电压，当所述下拉使能信号无效时，所述下拉电路关断。
17.根据权利要求1所述的通用输入输出接口电路，其特征在于，所述通用输入输出接口电路还包括第二通道，所述第二通道用于根据通过所述连接端口接收到的输入信号产生第二内部数据。
18.一种通用输入输出接口电路的控制方法，其特征在于，包括：
根据第一内部数据产生输出控制信号；以及
根据模式选择信号和所述输出控制信号产生输出信号以提供至连接端口，
其中，根据模式选择信号和所述输出控制信号产生所述输出信号的步骤包括：
根据所述输出控制信号控制所述输出信号的电平状态；
根据所述模式选择信号选择所述输出信号的电流强度和/或压摆率。
19.根据权利要求18所述的控制方法，其特征在于，所述输出控制信号包括第一输出控制信号和第二输出控制信号，
根据所述输出控制信号控制所述输出信号的电平状态的步骤包括：
当所述第一输出控制信号有效时，提供具有第一电平状态的所述输出信号；
当所述第二输出控制信号有效时，提供具有第二电平状态的所述输出信号。
20.根据权利要求19所述的控制方法，其特征在于，还包括：
当所述第一输出控制信号和所述第二输出控制信号均无效时，将所述输出信号置为高电平或者将所述输出信号置为低电平。
21.根据权利要求19所述的控制方法，其特征在于，所述模式选择信号包括第一模式选择信号和第二模式选择信号，
根据所述模式选择信号选择所述输出信号的电流强度和/或压摆率的步骤包括：
根据所述第一模式选择信号选择所述输出信号的电流强度；以及
根据所述第二模式选择信号选择所述输出信号的压摆率。
22.根据权利要求21所述的控制方法，其特征在于，根据所述第一模式选择信号选择所述输出信号的电流强度的步骤包括：
提供与所述连接端口相连的多条可控上拉电流支路和多条可控下拉电流支路；
根据所述第一模式选择信号产生多位的选通信号；
当所述第一输出控制信号有效时，根据所述选通信号的对应位分别控制所述多条可控上拉电流支路的导通和关断；
当所述第二输出控制信号有效时，提供所述选通信号的对应位分别控制所述多条可控下拉电流支路的导通和关断。
23.根据权利要求22所述的控制方法，其特征在于，
所述多条可控上拉电流支路中的每两条所述可控上拉电流支路在导通状态下提供的电流大小相同或不同，
所述多条可控下拉电流支路中的每两条所述可控下拉电流支路在导通状态下提供的电流大小相同或不同。
24.根据权利要求22所述的控制方法，其特征在于，根据所述第一模式选择信号选择所述输出信号的电流强度的步骤还包括：
提供与所述连接端口相连的主上拉电流支路和主下拉电流支路；
当所述第一输出控制信号有效时，所述主上拉电流支路导通；
当所述第二输出控制信号有效时，所述主下拉电流支路导通。
25.根据权利要求22所述的控制方法，其特征在于，根据所述第二模式选择信号选择所述输出信号的压摆率的步骤包括：
当所述第二模式选择信号为第一电平状态时，控制被选通的所述可控下拉电流支路或所述可控上拉电流支路以第一开关速度导通；
当所述第二模式选择信号为第二电平状态时，控制被选通的所述可控下拉电流支路或所述可控上拉电流支路以第二开关速度导通，所述第二开关速度小于所述第一开关速度导通。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109188250A (zh) * 2018-10-08 2019-01-11 北方电子研究院安徽有限公司 一种能够进行静态参数测试的芯片io端口电路
CN111581151A (zh) * 2020-04-27 2020-08-25 希翼微电子(嘉兴)有限公司 Mcu端口驱动可重构方法
CN112882422A (zh) * 2021-01-26 2021-06-01 广州巨晟微电子股份有限公司 Mcu模式控制电路、控制方法及mcu
CN113366460A (zh) * 2019-01-18 2021-09-07 高通股份有限公司 高压信令和低压信令的输出驱动器
CN113760363A (zh) * 2021-08-18 2021-12-07 珠海妙存科技有限公司 Pad复用电路、mcu及控制方法
CN116937775A (zh) * 2023-06-30 2023-10-24 辰芯半导体（深圳）有限公司 多电源选择电路和充电设备
CN117498288A (zh) * 2023-11-16 2024-02-02 安徽曦合微电子有限公司 电压稳定电路和芯片
CN117555843A (zh) * 2024-01-09 2024-02-13 凌思微电子(杭州)有限公司 Io接口电路及芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006325256A (ja) * 1999-11-16 2006-11-30 Ricoh Co Ltd 出力ドライバ回路
CN103066988A (zh) * 2012-12-18 2013-04-24 深圳国微技术有限公司 一种限制输出端电压摆率的接口电路及其实现方法
CN103532562A (zh) * 2012-06-30 2014-01-22 硅实验室公司 用于混合信号接口电路的装置和相关方法
CN103988429A (zh) * 2011-11-28 2014-08-13 日立汽车系统株式会社 脉冲信号输出装置
CN104299640A (zh) * 2014-09-29 2015-01-21 灿芯半导体(上海)有限公司 压摆率自适应调整的输出电路
CN208000568U (zh) * 2018-01-19 2018-10-23 杭州士兰微电子股份有限公司 通用输入输出接口电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006325256A (ja) * 1999-11-16 2006-11-30 Ricoh Co Ltd 出力ドライバ回路
CN103988429A (zh) * 2011-11-28 2014-08-13 日立汽车系统株式会社 脉冲信号输出装置
CN103532562A (zh) * 2012-06-30 2014-01-22 硅实验室公司 用于混合信号接口电路的装置和相关方法
CN103066988A (zh) * 2012-12-18 2013-04-24 深圳国微技术有限公司 一种限制输出端电压摆率的接口电路及其实现方法
CN104299640A (zh) * 2014-09-29 2015-01-21 灿芯半导体(上海)有限公司 压摆率自适应调整的输出电路
CN208000568U (zh) * 2018-01-19 2018-10-23 杭州士兰微电子股份有限公司 通用输入输出接口电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张惠国;于宗光;: "可编程输入输出接口设计研究", 中国电子科学研究院学报, no. 01 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109188250A (zh) * 2018-10-08 2019-01-11 北方电子研究院安徽有限公司 一种能够进行静态参数测试的芯片io端口电路
CN113366460B (zh) * 2019-01-18 2024-03-22 高通股份有限公司 高压信令和低压信令的输出驱动器
CN113366460A (zh) * 2019-01-18 2021-09-07 高通股份有限公司 高压信令和低压信令的输出驱动器
CN111581151A (zh) * 2020-04-27 2020-08-25 希翼微电子(嘉兴)有限公司 Mcu端口驱动可重构方法
CN112882422A (zh) * 2021-01-26 2021-06-01 广州巨晟微电子股份有限公司 Mcu模式控制电路、控制方法及mcu
CN112882422B (zh) * 2021-01-26 2024-05-28 广州巨晟微电子股份有限公司 Mcu模式控制电路、控制方法及mcu
CN113760363A (zh) * 2021-08-18 2021-12-07 珠海妙存科技有限公司 Pad复用电路、mcu及控制方法
CN113760363B (zh) * 2021-08-18 2022-09-30 珠海妙存科技有限公司 Pad复用电路、mcu及控制方法
CN116937775A (zh) * 2023-06-30 2023-10-24 辰芯半导体（深圳）有限公司 多电源选择电路和充电设备
CN117498288A (zh) * 2023-11-16 2024-02-02 安徽曦合微电子有限公司 电压稳定电路和芯片
CN117498288B (zh) * 2023-11-16 2024-06-07 安徽曦合微电子有限公司 电压稳定电路和芯片
CN117555843A (zh) * 2024-01-09 2024-02-13 凌思微电子(杭州)有限公司 Io接口电路及芯片
CN117555843B (zh) * 2024-01-09 2024-04-09 凌思微电子(杭州)有限公司 Io接口电路及芯片

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