CN117555843B - Io接口电路及芯片 - Google Patents

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CN117555843B CN202410030004.8A CN202410030004A CN117555843B CN 117555843 B CN117555843 B CN 117555843B CN 202410030004 A CN202410030004 A CN 202410030004A CN 117555843 B CN117555843 B CN 117555843B
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Abstract

本申请提供了一种IO接口电路及芯片，涉及电子技术领域，其中，该IO接口电路包括：电源选择模块，输出控制模块，输入控制模块，焊盘，其中，电源选择模块的输入端连接多种电压信号，电源选择模块用于根据目标指令选择输出对应的驱动电压信号，多种电压信号包括电源电压信号和CPU电压信号VTT；输出控制模块与电源选择模块电连接，用于提供与驱动电压信号匹配的驱动能力，输出控制模块的输出端与焊盘电连接，焊盘用于引出至目标IO接口；输入控制模块与电源选择模块电连接，用于提供与驱动电压信号匹配的输入阈值，输入控制模块的输入端与焊盘电连接。实施本申请提供的技术方案，解决了相关技术中存在的PECI IO接口的功能较单一的技术问题。

Description

IO接口电路及芯片
技术领域
本申请涉及电子技术领域，具体涉及一种IO接口电路及芯片。
背景技术
目前计算机系统中的平台环境控制接口PECI(Platform Environment ControlInterface)为专用接口，PECI为Intel CPU温度检测的特有接口，其服务于专属协议，属于定制类IO缓冲器，只支持单一电源电压，且不兼容通用输入输出GPIO(General PurposeInput/Output)接口的使用。如图1所示，现有PECI IO接口只工作在VTT电压下，通常采用1.1V/1.2V或者1.8V器件设计，推挽输出能力固定不变，功能固定，无法兼容GPIO的应用，变通性较差。工作范围窄，功能单一，浪费芯片资源。即，相关技术中的PECI IO接口属于专用接口，其通用性较差。
针对相关技术中存在的PECI IO接口的功能较单一的技术问题，目前尚未提出有效的解决方案。
发明内容
本申请提供了一种IO接口电路及芯片，以至少解决相关技术中存在的PECI IO接口的功能较单一的技术问题。
第一方面，本申请提供了一种IO接口电路，包括：电源选择模块，输出控制模块，输入控制模块，焊盘，其中，电源选择模块的输入端连接多种电压信号，电源选择模块用于根据目标指令选择输出对应的驱动电压信号，其中，驱动电压信号为多种电压信号中的一种电压信号，多种电压信号包括电源电压信号和CPU电压信号VTT；输出控制模块与电源选择模块电连接，输出控制模块用于控制输出控制模块的输出端提供与驱动电压信号匹配的驱动能力，其中，输出控制模块的输出端与焊盘电连接，焊盘用于引出至目标IO接口；输入控制模块与电源选择模块电连接，输入控制模块用于提供与驱动电压信号匹配的输入阈值，其中，输入控制模块的输入端与焊盘电连接。
通过采用上述技术方案，电源选择模块的输入端连接多种电压信号，电源选择模块用于根据目标指令选择输出对应的驱动电压信号，驱动电压信号为多种电压信号中的一种电压信号，多种电压信号中包括电源电压信号和CPU电压信号VTT，输出控制模块与电源选择模块电连接，输出控制模块用于提供与驱动电压信号匹配的驱动能力，输出控制模块的输出端与焊盘电连接，焊盘连接于目标IO接口，即目标IO接口可以提供与驱动电压信号匹配的驱动能力；输入控制模块与电源选择模块电连接，输入控制模块用于提供与驱动电压信号匹配的输入阈值，输入控制模块的输入端与焊盘电连接，即目标IO接口可以提供与驱动电压匹配的输入阈值，因此，可使得目标IO接口适用于多种不同电压信号，既可作为PECI IO接口使用，也可作为通用的GPIO接口使用，提高了目标IO接口的通用性，可兼容多种电压域，丰富了目标IO接口的功能。
可选的，输出控制模块包括：输出控制单元、驱动单元，其中，驱动单元与输出控制单元电连接，且驱动单元的输出端与焊盘电连接，其中，驱动单元中包括多个驱动分支，多个驱动分支中的每个驱动分支包括至少一个驱动管；输出控制单元与电源选择模块的输出端电连接，输出控制单元用于根据输出控制指令及输出数据控制多个驱动分支中的驱动管的导通或截止，其中，输出数据为需要通过目标IO接口输出的数据。
通过采用上述技术方案，输出控制模块包括输出控制单元和驱动单元，驱动单元的输出端与焊盘电连接，驱动单元中包括多个驱动分支，每个驱动分支中包括至少一个驱动管，输出控制单元用于根据输出控制指令及输出数据控制多个驱动分支中的驱动管的导通或截止，可以满足PECI通信的强上拉的需求，同时也能兼容各种GPIO驱动能力的需求，实现了目标IO接口既可作为PECI IO接口使用，也可作为通用的GPIO接口使用的目的，提高了目标IO接口的通用性。
可选的，多个驱动分支包括：N个驱动分支，N个驱动分支中的每个驱动分支包括一个PMOS管和一个NMOS管；对于N个驱动分支中的第i个驱动分支，第i个驱动分支中包括的第i个PMOS管的源极与电源选择模块的输出端连接，第i个驱动分支中包括的第i个NMOS管的源极连接至接地端，第i个PMOS管的漏极与第i个NMOS管的漏极相连并与焊盘电连接，第i个PMOS管的栅极与输出控制单元的一个输出端连接，第i个NMOS管的栅极与输出控制单元的另一个输出端连接，第i个驱动分支为N个驱动分支中的任意一个驱动分支，N为大于或等于2的正整数，i为大于或等于1、且小于或等于N的正整数；输出控制单元用于根据输出控制指令及输出数据控制N个驱动分支中的至少一个PMOS管的导通或截止，以及控制所述N个驱动分支中的至少一个NMOS管的导通或截止。
通过采用上述技术方案，多个驱动分支中包括N个驱动分支，每个驱动分支中包括一个PMOS管和一个NMOS管，其中，对于N个驱动分支中的任一个驱动分支，如第i个分支，第i个驱动分支中的第i个PMOS管的漏极与第i个驱动分支中的第i个NMOS管漏极相连并与焊盘电连接，且第i个PMOS管的源极与电源选择模块的输出端连接、第i个NMOS管的源极与接地端连接，而第i个PMOS管的栅极和第i个NMOS管的栅极由输出控制单元控制，输出控制单元可根据输出控制指令及输出数据来控制任一个分支中的PMOS管或NMOS管的导通或截止，这样可通过控制N个驱动分支中PMOS管导通或截止的数量，以及通过控制N个驱动分支中NMOS管导通或截止的数量，从而实现目标IO接口的驱动能力可配置的目的。
可选的，驱动单元中还包括2N个扇出电路，输出控制单元的第J个输出端通过第J个扇出电路与第i个PMOS管的栅极电连接，输出控制单元的第K个输出端通过第K个扇出电路与第i个NMOS管的栅极电连接，其中，J＝2i-1，K＝2i。
通过采用上述技术方案，驱动单元中还包括2N个扇出电路，每个PMOS管对应一个扇出电路，每个NMOS管对应一个扇出电路，扇出电路连接于输出控制单元的一个输出端与PMOS管或NMOS管的栅极之间，可用于增强输出控制单元的输出信号的驱动能力。
可选的，扇出电路包括第一反相器和第二反相器，扇出电路用于为输出控制单元的输出信号增加驱动能力。
通过采用上述技术方案，扇出电路可由第一反相器和第二反相器串联组成，扇出电路可用于为输出控制单元的输出信号增加驱动能力。
可选的，输入控制模块包括：输入控制单元、阈值调节电路，其中，输入控制单元与电源选择模块的输出端电连接，阈值调节电路的输入端与焊盘电连接，阈值调节电路与输入控制单元电连接，其中，输入控制单元根据输入控制指令控制阈值调节电路，使得阈值调节电路的阈值与驱动电压信号匹配。
通过采用上述技术方案，输入控制模块包括输入控制单元和阈值调节电路，阈值调节电路的输入端与焊盘电连接，阈值调节电路与输入控制单元电连接，输入控制单元用于根据输入控制指令控制阈值调节电路，使得阈值调节电路的阈值与驱动电压信号匹配，即使阈值调节电路的阈值与不同的驱动电压信号(如CPU电压信号VTT，或电源电压信号)匹配，因此，既可以实现满足PECI的低压通信需求的目的，也可以实现兼容其它不同电压域的工作需求的目的。
可选的，阈值调节电路为施密特触发器，其中，施密特触发器的输入端与焊盘电连接，施密特触发器的电源输入端与电源选择模块的输出端电连接，输入控制单元的第一输出端与施密特触发器的输入使能端电连接，输入控制单元的第二输出端与施密特触发器的阈值调节端电连接，其中，输入控制单元根据输入控制指令控制施密特触发器的输入使能端以及控制施密特触发器的阈值调节端，以使得施密特触发器的输入阈值与驱动电压信号匹配。
通过采用上述技术方案，阈值调节电路采用施密特触发器，施密特触发器的输入端与焊盘电连接，施密特触发器的电源输入端与电源选择模块的输出端电连接，而输入控制单元的第一输出端与施密特触发器的输入使能端电连接，输入控制单元的第二输出端与施密特触发器的阈值调节端电连接，即输入控制单元的第一输出端用于控制施密特触发器的输入使能控制端，输入控制单元的第二输出端用于控制施密特触发器的阈值调节端，以实现对施密特触发器的阈值进行调节的目的，从而可以使得施密特触发器的输入阈值与驱动电压信号匹配的目的。
可选的，还包括上拉电路和下拉电路，上拉电路连接于电源选择模块的输出端与焊盘之间，下拉电路连接于焊盘与接地端之间，其中，上拉电路用于配置目标IO接口的上拉状态，下拉电路用于配置目标IO接口的下拉状态。
通过采用上述技术方案，IO接口电路中还可以包括上拉电路和下拉电路，其中，上拉电路连接于电源选择模块与焊盘之间，下拉电路连接于焊盘与接地端之间，上拉电路用于配置目标IO接口的上拉状态，下拉电路用于配置目标IO接口的下拉状态，即可实现对目标IO接口进行上拉、下拉状态的配置的目的。
可选的，上拉电路包括上拉电阻和第一开关，下拉电路包括下拉电阻和第二开关，其中，上拉电阻的第一端与焊盘电连接，上拉电阻的第二端通过第一开关与电源选择模块的输出端电连接，下拉电阻的第一端与焊盘电连接，下拉电阻的第二端通过第二开关与接地端电连接。
通过采用上述技术方案，上拉电路包括上拉电阻和第一开关，下拉电路包括下拉电阻和第二开关，通过控制第一开关和第二开关以实现对目标IO接口的上下拉状态进行配置的目的。
在本申请的第二方面，还提供了一种芯片，包括上述任一个技术方案中的IO接口电路。
通过采用上述技术方案，芯片中包括目标IO接口，目标IO接口采用上述IO接口电路，因此，该芯片的目标IO接口可适用于多种不同电压信号，既可作为PECI IO接口使用，也可作为通用的GPIO接口使用，提高了芯片的目标IO接口的通用性，可兼容多种电压域。
综上，本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
1、通过电源选择模块输出不同的驱动电压信号，而输出控制模块可用于提供与驱动电压信号匹配的驱动能力，输入控制模块可用于提供与驱动电压信号匹配的输入阈值，因此，可使得目标IO接口适用于多种不同电压信号，既可作为PECI IO接口使用，也可作为通用的GPIO接口使用，提高了目标IO接口的通用性，可兼容多种电压域，丰富了目标IO接口的功能。
2、实现输出驱动能力也可以配置的目的，以及实现上下拉状态可以配置的目的。
附图说明
图1是相关技术中的PECI IO接口的电路示意图；
图2是本申请实施例提供的IO接口电路的结构框图一；
图3是本申请实施例提供的IO接口电路的结构框图二；
图4是本申请实施例提供的IO接口电路的结构框图三；
图5是本申请实施例提供的一种宽电压范围的IO接口电路示意图。
附图标记说明：101-电源选择模块，102-输出控制模块，103-输入控制模块，104-焊盘，10201-输出控制单元，10202-驱动单元，10301-输入控制单元，10302-阈值调节电路。
具体实施方式
为了使本领域的技术人员更好地理解本说明书中的技术方案，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。
在本申请实施例的描述中，“例如”或者“举例来说”等词用于表示作例子、例证或说明。本申请实施例中被描述为“例如”或者“举例来说”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“例如”或者“举例来说”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，术语“多个”的含义是指两个或两个以上。例如，多个系统是指两个或两个以上的系统，多个屏幕终端是指两个或两个以上的屏幕终端。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
本申请提供了一种IO接口电路，参照图2，图2是本申请实施例提供的IO接口电路的结构框图一，包括：电源选择模块101，输出控制模块102，输入控制模块103，焊盘104，其中，
电源选择模块101的输入端连接多种电压信号，电源选择模块101用于根据目标指令选择输出对应的驱动电压信号，其中，驱动电压信号为多种电压信号中的一种电压信号，多种电压信号包括电源电压信号和CPU电压信号VTT；
输出控制模块102与电源选择模块101电连接，输出控制模块102用于控制输出控制模块102的输出端提供与驱动电压信号匹配的驱动能力，其中，输出控制模块102的输出端与焊盘104电连接，焊盘104用于引出至目标IO接口；
输入控制模块103与电源选择模块101电连接，输入控制模块103用于提供与驱动电压信号匹配的输入阈值，其中，输入控制模块103的输入端与焊盘104电连接。
在上述实施例中，电源选择模块101的输入端连接多种电压信号，电源选择模块101用于根据目标指令选择输出对应的驱动电压信号，驱动电压信号为多种电压信号中的一种电压信号，例如，多种电压信号中可包括电源电压信号(如DVDD，或VDD)和CPU电压信号VTT，驱动电压信号可以是3.3V或3.6V(或其它电压信号)，CPU电压信号VTT(如0.9-1.3V的电压信号)，电源电压信号还可包括其它电压大小的电压信号，电源选择模块101可以采用选择器；输出控制模块102与电源选择模块101电连接，输出控制模块102用于提供与驱动电压信号匹配的驱动能力，输出控制模块102的输出端与焊盘104电连接，焊盘104连接于目标IO接口，即目标IO接口可以提供与驱动电压信号匹配的驱动能力，而如相关技术中的PECI接口作为专用接口，只支持单一的电源电压，本申请实施例中的目标IO接口可以满足PECI的低压0.9-1.3V的通信需求，还可以兼容1.8V/2.5V/3.3V/3.6V等不同电压域的工作需求；输入控制模块103与电源选择模块101电连接，输入控制模块103用于提供与驱动电压信号匹配的输入阈值，输入控制模块103的输入端与焊盘104电连接，即目标IO接口可以提供与驱动电压匹配的输入阈值。上述目标IO接口可以作为一个芯片的IO接口(或IO引脚)，如EC(Embedded Controller，嵌入式控制器)芯片的IO接口，上述IO接口电路位于芯片内部，其中焊盘可通过引线连接至目标IO接口(如IO引脚)。在实际应用中，芯片内部还有MCU控制电路，由MCU控制电路向电源选择模块发出目标指令(或控制信号)以控制电源选择模块输出不同的驱动电压信号，例如，00表示输出CPU电压信号VTT，即作为PECI接口使用，01表示输出电源电压信号(如VDD，或DVDD)，此时作为GPIO接口使用，10或11还可表示输出其他电压信号等。通过本申请实施例，可使得目标IO接口适用于多种不同电压信号，既可作为PECIIO接口使用，也可作为通用的GPIO接口使用，提高了目标IO接口的通用性，可兼容多种电压域，丰富了目标IO接口的功能。
在一个可选的实施例中，输出控制模块102包括：输出控制单元10201、驱动单元10202，其中，驱动单元10202与输出控制单元10201电连接，且驱动单元10202的输出端与焊盘104电连接，其中，驱动单元10202中包括多个驱动分支，多个驱动分支中的每个驱动分支包括至少一个驱动管；输出控制单元10201与电源选择模块101的输出端电连接，输出控制单元10201用于根据输出控制指令及输出数据控制多个驱动分支中的驱动管的导通或截止，其中，输出数据为需要通过目标IO接口输出的数据。
结合图3对上述实施例进行说明，输出控制模块102包括输出控制单元10201和驱动单元10202，驱动单元10202的输出端与焊盘104电连接，驱动单元10202中包括多个驱动分支，每个驱动分支中包括至少一个驱动管，例如，每个驱动分支包括一个PMOS管和一个NMOS管，或者一个驱动分支包括一个PMOS管，或者一个驱动分支包括一个NMOS管，输出控制单元10201用于根据输出控制指令及输出数据控制多个驱动分支中的驱动管的导通或截止，以每个驱动分支中包括串联的一个PMOS管和一个NMOS管为例，多个分支之间是并联连接的，例如每个驱动分支中的PMOS管的源极与驱动电压信号连接，每个驱动分支中的NMOS管的源极与接地端连接，可通过控制多个PMOS管导通以增强目标IO接口的上拉能力，可以满足PECI通信的强上拉的需求，同时也能兼容各种GPIO驱动能力的需求，例如，芯片内的MCU控制电路可向输出控制单元发出上述输出控制指令(或输出控制信号)，例如，00表示控制1个驱动分支中的PMOS管导通，01表示控制2个驱动分支中的PMOS管导通，10表示控制3个驱动分支中的PMOS管导通，11表示控制4个驱动分支中的PMOS管导通等。通过本实施例，实现了目标IO接口既可作为PECI IO接口使用，也可作为通用的GPIO接口使用的目的，提高了目标IO接口的通用性。
在一个可选的实施例中，多个驱动分支包括：N个驱动分支，N个驱动分支中的每个驱动分支包括一个PMOS管和一个NMOS管；对于N个驱动分支中的第i个驱动分支，第i个驱动分支中包括的第i个PMOS管的源极与电源选择模块101的输出端连接，第i个驱动分支中包括的第i个NMOS管的源极连接至接地端，第i个PMOS管的漏极与第i个NMOS管的漏极相连并与焊盘104电连接，第i个PMOS管的栅极与输出控制单元10201的一个输出端连接，第i个NMOS管的栅极与输出控制单元10201的另一个输出端连接，第i个驱动分支为N个驱动分支中的任意一个驱动分支，N为大于或等于2的正整数，i为大于或等于1、且小于或等于N的正整数；输出控制单元10201用于根据输出控制指令及输出数据控制N个驱动分支中的至少一个PMOS管的导通或截止，以及控制所述N个驱动分支中的至少一个NMOS管的导通或截止。
在上述实施例中，多个驱动分支中包括N个驱动分支，每个驱动分支中包括一个PMOS管和一个NMOS管，其中，对于N个驱动分支中的任一个驱动分支，如第i个分支，第i个驱动分支中的第i个PMOS管的漏极与第i个驱动分支中的第i个NMOS管漏极相连并与焊盘电连接，且第i个PMOS管的源极与电源选择模块101的输出端连接、第i个NMOS管的源极与接地端连接，而第i个PMOS管的栅极和第i个NMOS管的栅极由输出控制单元10201控制，即，第i个驱动分支中PMOS管和NMOS管串联连接，其中，PMOS管的漏极与NMOS管的漏极连接并连接至焊盘，PMOS管的源极与驱动电压信号连接，NMOS管的源极与接地端连接，当PMOS管导通、NMOS管截止时，可实现上拉的目的，输出控制单元10201可根据输出控制指令及输出数据来控制任一个分支中的PMOS管或NMOS管的导通或截止，这样可通过控制N个驱动分支中PMOS管导通或截止的数量，以及通过控制N个驱动分支中NMOS管导通或截止的数量，从而实现目标IO接口的驱动能力可配置的目的；在实际应用中，上述IO接口电路位于芯片内部，其中焊盘可通过引线连接至芯片的目标IO接口(如IO引脚)，在芯片内部有MCU控制电路(图3中未示出)，MCU控制电路可向输出控制单元10201传输控制信号，可选的，还可由芯片接收外部指令来给输出控制单元10201输入控制信号，以使得输出控制单元10201控制相应的一个或多个驱动分支中的PMOS管或NMOS管的导通或截止。
在一个可选的实施例中，驱动单元10202中还包括2N个扇出电路，输出控制单元10201的第J个输出端通过第J个扇出电路与第i个PMOS管的栅极电连接，输出控制单元10201的第K个输出端通过第K个扇出电路与第i个NMOS管的栅极电连接，其中，J＝2i-1，K＝2i。
在上述实施例中，驱动单元10202中还包括2N个扇出电路，每个PMOS管对应一个扇出电路，每个NMOS管对应一个扇出电路，扇出电路连接于输出控制单元10201的一个输出端与PMOS管或NMOS管的栅极之间，扇出电路可用于增强输出控制单元10201的输出信号的驱动能力。
在一个可选的实施例中，扇出电路包括第一反相器和第二反相器，扇出电路用于为输出控制单元10201的输出信号增加驱动能力。
在上述实施例中，扇出电路可由第一反相器和第二反相器串联组成，扇出电路可用于为输出控制单元10201的输出信号增加驱动能力。
在一个可选的实施例中，输入控制模块103包括：输入控制单元10301、阈值调节电路10302，其中，输入控制单元10301与电源选择模块101的输出端电连接，阈值调节电路10302的输入端与焊盘104电连接，阈值调节电路10302与输入控制单元10301电连接，其中，输入控制单元10301根据输入控制指令控制阈值调节电路10302，使得阈值调节电路10302的阈值与驱动电压信号匹配。
结合图4对上述实施例进行说明，输入控制模块103包括输入控制单元10301和阈值调节电路10302，阈值调节电路10302的输入端与焊盘104电连接，阈值调节电路10302与输入控制单元10301电连接，输入控制单元10301用于根据输入控制指令控制阈值调节电路10302，使得阈值调节电路10302的阈值与驱动电压信号匹配，例如，若驱动电压信号为1.3V的电压信号VTT，输入控制单元10301可对阈值调节电路10302的阈值进行调节，使得输入阈值与VTT匹配；若驱动电压信号为3.3V的电压信号VDD，输入控制单元10301可对阈值调节电路10302的阈值进行调节，使得输入阈值与VDD匹配，即使得阈值调节电路10302的阈值与不同的驱动电压信号(如CPU电压信号VTT，或电源电压信号)匹配。在实际应用中，芯片内部还有MCU控制电路，由MCU控制电路向输入控制单元10301发出输入控制指令(或输入控制信号)以控制输入控制单元对阈值调节电路10302的输入阈值进行调节。因此，既可以实现满足PECI的低压通信需求的目的，也可以实现兼容其它不同电压域的工作需求的目的。
在一个可选的实施例中，阈值调节电路10302为施密特触发器，其中，施密特触发器的输入端与焊盘电连接，施密特触发器的电源输入端与电源选择模块101的输出端电连接，输入控制单元10301的第一输出端与施密特触发器的输入使能端电连接，输入控制单元10301的第二输出端与施密特触发器的阈值调节端电连接，其中，输入控制单元10301根据输入控制指令控制施密特触发器的输入使能端以及控制施密特触发器的阈值调节端，以使得施密特触发器的输入阈值与驱动电压信号匹配。
在上述实施例中，阈值调节电路10302采用施密特触发器，施密特触发器的输入端与焊盘104电连接，施密特触发器的电源输入端与电源选择模块101的输出端电连接，而输入控制单元10301的第一输出端与施密特触发器的输入使能端电连接，输入控制单元10301的第二输出端与施密特触发器的阈值调节端电连接，即输入控制单元10301的第一输出端用于控制施密特触发器的输入使能控制端，输入控制单元10301的第二输出端用于控制施密特触发器的阈值调节端，例如，若驱动电压信号为1.3V的电压信号VTT，输入控制单元10301可对阈值调节电路10302的阈值进行调节，使得输入阈值与VTT匹配，例如将输入高电平阈值设置为0.7VTT，将输入低电平阈值设置为0.3VTT；若驱动电压信号为3.3V的电压信号VDD，输入控制单元10301可对阈值调节电路10302的阈值进行调节，使得输入阈值与VDD匹配，例如将输入高电平阈值设置为0.7VDD，将输入低电平阈值设置为0.3VDD。通过本实施例，可以实现对施密特触发器的阈值进行调节的目的，从而可以使得施密特触发器的输入阈值与驱动电压信号匹配的目的。
在一个可选的实施例中，还包括上拉电路和下拉电路，上拉电路连接于电源选择模块101的输出端与焊盘104之间，下拉电路连接于焊盘104与接地端之间，其中，上拉电路用于配置目标IO接口的上拉状态，下拉电路用于配置目标IO接口的下拉状态。
在上述实施例中，IO接口电路中还可以包括上拉电路和下拉电路，其中，上拉电路连接于电源选择模块101与焊盘104之间，下拉电路连接于焊盘104与接地端之间，上拉电路用于配置目标IO接口的上拉状态，下拉电路用于配置目标IO接口的下拉状态，通过本实施例，可实现对目标IO接口进行上拉、下拉状态的配置的目的。
在一个可选的实施例中，上拉电路包括上拉电阻和第一开关，下拉电路包括下拉电阻和第二开关，其中，上拉电阻的第一端与焊盘104电连接，上拉电阻的第二端通过第一开关与电源选择模块101的输出端电连接，下拉电阻的第一端与焊盘104电连接，下拉电阻的第二端通过第二开关与接地端电连接。
在上述实施例中，上拉电路包括上拉电阻和第一开关，下拉电路包括下拉电阻和第二开关，在实际应用中，第一开关和第二开关可根据需要通过芯片内的MCU控制电路来控制打开或闭合，通过本实施例，可通过控制第一开关和第二开关以实现对目标IO接口的上下拉状态进行配置的目的。
本申请还提供了一种芯片，包括前述任一实施例中的IO接口电路。
在上述实施例中，芯片中包括目标IO接口，目标IO接口采用上述IO接口电路，因此，该芯片的目标IO接口可适用于多种不同电压信号，既可作为PECI IO接口使用，也可作为通用的GPIO接口使用，提高了芯片的目标IO接口的通用性，可兼容多种电压域。
显然，上述所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。下面结合具体实施例对本申请进行具体说明。
图5是本申请实施例提供的一种宽电压范围的IO接口电路示意图，如图5所示，现对该IO接口电路的工作原理说明如下：
(1)采用2.5V over-driven 3.3V器件设计，IO电路可工作在0.9V至3.6V之间。
(2)针对PECI弱下拉NMOSFET与强上拉PMOSFET需求，电路工作原理是：将上拉PMOSFET驱动管和下拉NMOSFET拆分为多个分支，如图5所示，有4个分支，P01与N01为第一个分支，P04与N04为第四个分支，通过输出控制单元控制分支导通的个数，满足PECI通信的强上拉需求，同时兼容各种GPIO驱动能力VOH/VOL需求；需要说明的是，本申请实施例中仅以4个分支为例，在实际应用中，也可采用其他数量个分支，如3个(或其他数量)分支，本申请对此不作限定。
图5中I/O焊盘对应于前述焊盘104，作为IO接口电路的输入或输出接口，两级驱动对应于前述扇出电路，可采用两个反相器组成，以增强输出控制单元的输出信号的驱动能力。
(3)针对PECI 0.9～1.3VVTT电压需求，电路工作原理是：通过I/O供电电源多路选择器电路(对应于前述电源选择模块)，使I/O工作在低压0.9～1.3V或者1.8V/2.5V/3.3V/3.6V等不同电压域，如图5所示，多路选择器MUX的输入端有多种不同电压信号，如VTT(CPU电压)，一般0.9-1.3V左右，LDO(Low DropoutVoltage，低降电压)电压，DVDD电源电压，如3.3V或3.6V等，VDD_IO为多路选择器电路的输出端；设计可调节阈值的输入施密特触发器，通过输入控制单元调节阈值，当IO工作在VTT、1.8、2.5或3.3V电源时，满足各输入电平VIH/VIL需求。
(4)兼容上下拉电阻及开漏输出应用，电路工作原理是：控制上拉电阻和下拉电阻的开关配置I/O口的上下拉状态，如图5所示，R1为上拉电阻，R2为下拉电阻，可通过控制开关K1闭合(K2打开)使得IO口处于上拉状态，以及可通过控制开关K2闭合(K1打开)使得IO处于下拉状态；通过输出控制单元控制关断PMOSFET和导通NMOSFET，使I/O处于开漏状态，芯片应用时在PCB放置上拉电阻。
通过本申请实施例，除了支持现有PECI的功能，还支持正常GPIO的工作，并且上下拉可配、输出驱动能力可配，采用高压器件设计，兼容多种电压域，电路可工作在0.9V至3.6V之间。兼容PECI和正常GPIO的应用，支持多电压域(1.1V/1.2V/1.8V/2.5V/3.3V/3.6V)的使用。
相比于相关技术中的PECI为专用接口，本申请实施例中的IO接口电路具有以下优点：1)多功能可配，除了作为PECI使用，还可以作为正常GPIO的使用；2)接口的上下拉状态可以配置，输出驱动能力也可以配置；3)使用高压器件设计，除了满足PECI的低压0.9～1.3V通信需求，还可以兼容1.8V/2.5V/3.3V/3.6V等不同电压域的工作。
需要说明的是：上述实施例提供的装置在实现其功能时，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将设备的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。另外，上述实施例提供的装置和方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几种实施方式中，应该理解到，所披露的装置，可通过其他的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些服务接口，装置或单元的间接耦合或通信连接，可以是电性或其他的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储器包括：U盘、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述者，仅为本公开的示例性实施例，不能以此限定本公开的范围。即但凡依本公开教导所作的等效变化与修饰，皆仍属本公开涵盖的范围内。本领域技术人员在考虑说明书及实践真理的公开后，将容易想到本公开的其他实施方案。
本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未记载的本技术领域中的公知常识或惯用技术手段。

Claims (9)

1.一种IO接口电路，其特征在于，包括：电源选择模块，输出控制模块，输入控制模块，焊盘，其中，
所述电源选择模块的输入端连接多种电压信号，所述电源选择模块用于根据目标指令选择输出对应的驱动电压信号，其中，所述驱动电压信号为所述多种电压信号中的一种电压信号，所述多种电压信号包括电源电压信号和CPU电压信号VTT；
所述输出控制模块与所述电源选择模块电连接，所述输出控制模块用于控制所述输出控制模块的输出端提供与所述驱动电压信号匹配的驱动能力，其中，所述输出控制模块的输出端与焊盘电连接，所述焊盘用于引出至目标IO接口；
所述输入控制模块与所述电源选择模块电连接，所述输入控制模块用于提供与所述驱动电压信号匹配的输入阈值，其中，所述输入控制模块的输入端与所述焊盘电连接；
其中，所述输出控制模块包括：输出控制单元、驱动单元，其中，所述驱动单元与所述输出控制单元电连接，且所述驱动单元的输出端与所述焊盘电连接，其中，所述驱动单元中包括多个驱动分支，所述多个驱动分支中的每个驱动分支包括至少一个驱动管；所述输出控制单元与所述电源选择模块的输出端电连接，所述输出控制单元用于根据输出控制指令及输出数据控制所述多个驱动分支中的驱动管的导通或截止，其中，所述输出数据为需要通过所述目标IO接口输出的数据。
2.根据权利要求1所述的IO接口电路，其特征在于，所述多个驱动分支包括：N个驱动分支，所述N个驱动分支中的每个驱动分支包括一个PMOS管和一个NMOS管；
对于所述N个驱动分支中的第i个驱动分支，所述第i个驱动分支中包括的第i个PMOS管的源极与所述电源选择模块的输出端连接，所述第i个驱动分支中包括的第i个NMOS管的源极连接至接地端，所述第i个PMOS管的漏极与所述第i个NMOS管的漏极相连并与所述焊盘电连接，所述第i个PMOS管的栅极与所述输出控制单元的一个输出端连接，所述第i个NMOS管的栅极与所述输出控制单元的另一个输出端连接，所述第i个驱动分支为所述N个驱动分支中的任意一个驱动分支，N为大于或等于2的正整数，i为大于或等于1、且小于或等于N的正整数；
所述输出控制单元用于根据所述输出控制指令及所述输出数据控制所述N个驱动分支中的至少一个PMOS管的导通或截止，以及控制所述N个驱动分支中的至少一个NMOS管的导通或截止。
3.根据权利要求2所述的IO接口电路，其特征在于，所述驱动单元中还包括2N个扇出电路，所述输出控制单元的第J个输出端通过第J个所述扇出电路与所述第i个PMOS管的栅极电连接，所述输出控制单元的第K个输出端通过第K个所述扇出电路与所述第i个NMOS管的栅极电连接，其中，J＝2i-1，K＝2i。
4.根据权利要求3所述的IO接口电路，其特征在于，所述扇出电路包括第一反相器和第二反相器，所述扇出电路用于为所述输出控制单元的输出信号增加驱动能力。
5.根据权利要求1所述的IO接口电路，其特征在于，所述输入控制模块包括：输入控制单元、阈值调节电路，其中，
所述输入控制单元与所述电源选择模块的输出端电连接，所述阈值调节电路的输入端与所述焊盘电连接，所述阈值调节电路与所述输入控制单元电连接，其中，所述输入控制单元根据输入控制指令控制所述阈值调节电路，使得所述阈值调节电路的阈值与所述驱动电压信号匹配。
6.根据权利要求5所述的IO接口电路，其特征在于，所述阈值调节电路为施密特触发器，其中，
所述施密特触发器的输入端与所述焊盘电连接，所述施密特触发器的电源输入端与所述电源选择模块的输出端电连接，所述输入控制单元的第一输出端与所述施密特触发器的输入使能端电连接，所述输入控制单元的第二输出端与所述施密特触发器的阈值调节端电连接，其中，所述输入控制单元根据所述输入控制指令控制所述施密特触发器的输入使能端以及控制所述施密特触发器的阈值调节端，以使得所述施密特触发器的输入阈值与所述驱动电压信号匹配。
7.根据权利要求1至6中任一项所述的IO接口电路，其特征在于，还包括上拉电路和下拉电路，所述上拉电路连接于所述电源选择模块的输出端与所述焊盘之间，所述下拉电路连接于所述焊盘与接地端之间，其中，所述上拉电路用于配置所述目标IO接口的上拉状态，所述下拉电路用于配置所述目标IO接口的下拉状态。
8.根据权利要求7所述的IO接口电路，其特征在于，所述上拉电路包括上拉电阻和第一开关，所述下拉电路包括下拉电阻和第二开关，其中，所述上拉电阻的第一端与所述焊盘电连接，所述上拉电阻的第二端通过所述第一开关与所述电源选择模块的输出端电连接，所述下拉电阻的第一端与所述焊盘电连接，所述下拉电阻的第二端通过所述第二开关与所述接地端电连接。
9.一种芯片，其特征在于，包括权利要求1至8中任一项所述的IO接口电路。
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