KR101052284B1

KR101052284B1 - 파워 시퀀스/클록 타이밍 제어 장치

Info

Publication number: KR101052284B1
Application number: KR1020100103888A
Authority: KR
Inventors: 고택건
Original assignee: 엘아이지넥스원 주식회사
Priority date: 2010-10-25
Filing date: 2010-10-25
Publication date: 2011-07-27

Abstract

본 발명은 파워 시퀀스/클록 타이밍 제어 장치를 제공한다. 본 발명에 따른 싱글 보드 컴퓨터의 일 예는, 다수 개의 스위칭 소자들과 레귤레이터들; 요청된 파워 시퀀스에 따라 제1 소스 전원을 해당 스위칭 소자 또는 레귤레이터로 출력하는 보드 제어부; 및 제2 소스 전원 및 상기 제1 소스 전원과 제2 소스 전원의 출력 중 어느 하나가 해당 스위칭 소자 또는 레귤레이터로 출력되도록 온/오프 제어하는 스위칭 소자가 포함된 조정부;를 포함하여 파워 시퀀스/클록 타이밍을 제어한다.

Description

파워 시퀀스/클록 타이밍 제어 장치{An apparatus of managing a power sequence/clock timing}

본 발명은 파워 시퀀스/클록 타이밍 제어 장치에 관한 것으로, 더욱 상세하게는 싱글 보드 컴퓨터(SBC: Single Board Computer)에서 파워 시퀀스/클록 타이밍에 따라 각종 소자에서 공급되는 전원을 제어하는 장치 및 방법에 대한 것이다.

하나의 싱글 회로 보드(single circuit board) 상에 형성되는 완전한 컴퓨터들로서, 그 디자인은 하나의 보드 상에 기능적인 컴퓨터가 되는데 필요한 RAM(Random Access Memory), I/O(Input/Output) 및 모든 다른 구성들을 가진 싱글(single) 또는 듀얼 마이크로프로세서(dual microprocessor)에 집중되는 싱글 보드 컴퓨터(SBC: Single Board Computer)가 최근 여러 산업 현장에 이용되고 있다.

다만, 종래 싱글 보드 컴퓨터(SBC)에서는, 출력에 제한이 있어 미리 정해진 소자 이외에 다른 소자에 대한 전원 공급이 불가능하였고, 그로 인해 회로 구성을 위한 자원이 제한적인 문제점이 있다.

이러한 이유로 싱글 보드 컴퓨터(SBC)의 효율이 낮아지고, 그 활용 가치도 떨어지는 문제점이 있다.

상술한 문제점을 해결하기 위해 안출된 것으로, 특히 본 발명의 목적은, 싱글 보드 컴퓨터에서 파워 시퀀스/클록 타이밍 제어 장치를 제공하는 것이다.

본 발명의 다른 목적은, 싱글 보드 컴퓨터에서 종래에 비해 더욱 많은 소자에 대해 파워 시퀀스/클록 타이밍을 제어할 수 있는 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 상기한 목적을 위해 필요한 소자의 개수를 줄여 간단하게 제어 회로를 구성함으로써 그를 이용하여 파워 시퀀스/클록 타이밍을 제어하는 장치를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 파워 시퀀스/클록 타이밍 제어 장치를 제공한다.

본 발명에 따른 싱글 보드 컴퓨터의 일 예는, 다수 개의 스위칭 소자들과 레귤레이터들; 제1 소스 전원을 해당 스위칭 소자 또는 레귤레이터로 출력하는 보드 제어부; 및 제2 소스 전원 및 상기 제1 소스 전원과 제2 소스 전원의 출력 중 어느 하나가 해당 스위칭 소자 또는 레귤레이터로 출력되도록 온/오프 제어하는 스위칭 소자가 포함된 조정부;를 포함하여 파워 시퀀스/클록 타이밍을 제어한다.

이때, 상기 제어부의 판단에 따라 파워 온 리셋 신호를 생성하는 FPGA부;를 더 포함할 수 있다.

그리고 상기 보드 제어부는, 요청된 파워 시퀀스에 따라 상기 조정부에서 제어된 소스 전원을 이용하여 전원을 출력하는 각 스위칭 소자 및 레귤레이터의 출력을 피드백 받아 정상 여부를 판단할 수 있다.

또한, 상기 보드 제어부는, 상기 판단 결과 모든 스위칭 소자 및 레귤레이터의 출력 전원이 정상인 경우에만 상기 FPGA로 제어 신호를 전송할 수 있다.

그리고 상기 보드 제어부는, 입력되는 제1 소스 전원이 미리 정한 범위 내인 경우에만 정상으로 판단하여 해당 스위칭 소자 또는 레귤레이터로 상기 제1 소스 전원을 출력할 수 있다.

또한, 상기 조정부는, 오픈 드레인 출력을 풀-업시키는 적어도 하나 이상의 풀-업 저항 소자;를 더 포함할 수 있다.

그리고 상기 조정부는, 입력되는 소스 전원의 클록 타임과 다른 시점에서 해당 소스 전원과 동일한 전원이 필요한 경우에는, 제2 소스 전원이 온되도록 제어할 수 있다.

또한, 상기 조정부는, 상기 제1 소스 전원과 제2 소스 전원 중 어느 하나만을 온시키고, 상기 두 전원을 동시에 동일하게 온/오프 제어하지 않을 수 있다.

그리고 상기 조정부는, 클록 타이밍을 서로 다르게 제어하여 다수 개의 소자로 출력할 수 있다.

또한, 상기 보드 제어부는, 입력되는 전원이 안정화된 이후에 시스템 클록을 공급하고, 상기 공급 후 적어도 미리 정한 시간 이후에 제어 클록을 발생시키는 클록 합성기;를 더 포함할 수 있다.

본 발명에 따르면,

첫째, 싱글 보드 컴퓨터상에서 종래에 비해 더욱 많은 소자에 대하여 파워 시퀀스/클록 타이밍을 제어할 수 있는 효과가 있다.

둘째, 원하는 파워 시퀀스/클록 타이밍 제어를 위해 필요한 소자의 개수를 줄일 수 있으며, 간단하게 제어 회로를 구성할 수 있는 효과가 있다.

셋째, 싱글 보드 컴퓨터(SBC)의 효율을 극대화할 수 있으며, 그 활용 가치를 제고할 수 있는 효과가 있다.

도 1은 본 발명에 따른 싱글 보드 컴퓨터(SBC)에서 파워 시퀀스 제어 장치 구성의 일 예를 설명하기 위해 도시한 블록도,
도 2는 상기 도 1의 상세 회로도 및 본 발명에 따른 전원 공급 조정부의 일 예를 설명하기 위해 도시한 도면,
도 3은 본 발명에 따른 전원 공급 조정부의 일 예를 설명하기 위해 도시한 도면,
도 4는 본 발명에 따른 전원 공급 조정부의 다른 예를 설명하기 위해 도시한 도면,
도 5는 본 발명에 따른 전원 공급 조정부의 또 다른 예를 설명하기 위해 도시한 도면,
도 6은 본 발명에 따라 싱글 보드 컴퓨터(SBC)에서 클록 타이밍 제어의 일 예를 설명하기 위해 도시한 그래프, 그리고
도 7은 상기 도 6의 클록 타이밍 제어를 위한 클록 합성기의 일 예를 설명하기 위해 도시한 도면이다.

이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시 예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.

본 발명은 파워 시퀀스/클록 타이밍(power sequence/clock timing) 제어 장치에 관한 것이다. 이하 본 명세서에서는 본 발명의 이해를 돕고 출원인의 설명의 편의를 위해, 싱글 보드 컴퓨터(SBC: Single Board Computer)에서 파워 시퀀스/클록 타이밍 제어 장치를 예로 하여 설명한다. 다만, 본 발명의 권리범위가 상기한 싱글 보드 컴퓨터(SBC)에만 한정되는 것은 아니며, 다른 장치나 시스템에서 파워 시퀀스 내지 클록 타이밍 제어에도 적용 가능함은 자명하다 할 것이다.

본 발명과 관련하여, 싱글 보드 컴퓨터(SBC) 내 프로그래머블 논리 소자(PLD: Programmable Array Device)들이 이용된다. 예를 들어, 그 중 하나로 FPGA(field programmable gate array, 현장 프로그래머블 게이트 어레이)는, 프로그래머블 논리 요소와 프로그래밍 가능 내부선이 포함된 반도체 소자이다. 다른 하나인 CPLD(Complex Programmable Logic Device, 복합 프로그래머블 논리 소자)는, 전술한 FPGA와 프로그래머블 어레이 논리(PAL: Programmable Array Logic)의 복합성과 구조적 특성을 지니고 있는 프로그래머블 논리 소자(PLD)이다.

도 1은 본 발명에 따른 싱글 보드 컴퓨터(SBC)에서 파워 시퀀스 제어 장치 구성의 일 예를 설명하기 위해 도시한 블록도이다.

도 1을 참조하면, 본 발명에 따른 싱글 보드 컴퓨터(SBC)에서 파워 시퀀스/클록 타이밍 제어 장치의 일 예는, 다수 개의 스위칭 소자들(switching devices)과 레귤레이터들(regulators), 요청된 파워 시퀀스(power sequence)에 따라 제1 소스 전원을 해당 스위칭 소자 또는 레귤레이터로 출력하는 보드 제어부(board controller), 및 제2 소스 전원과 상기 제1 소스 전원과 제2 소스 전원의 출력 중 어느 하나가 해당 스위칭 소자 또는 레귤레이터로 출력되도록 온/오프(on/off) 제어하는 스위칭 소자가 포함된 조정부를 포함하여 파워 시퀀스/클록 타이밍을 제어한다.

보드 제어부(110)는, 모니터부(111), 입력부(112), 구동부(113), 출력부(114) 및 제어부(115)를 포함하여 구성된다.

모니터부(111)는, 입력되는 전원의 파워(power)를 모니터링(monitering)한다. 예를 들어, 모니터부(111)는 보드 외부의 백플레인(Backplane)으로부터 입력되는 소스 전원을 모니터링한다. 여기서, 입력되는 소스 전원의 값은 설명의 편의상 예를 들어, 3.3v와 5.5v 두 개를 가정한다. 그리고 모니터부(111)는 보드 제어부(110)의 출력을 이용하여 요청된 파워 시퀀스에 따라 구동되는 각종 디바이스들(devices)의 출력을 피드백(feedback) 받아 상기 각 소자의 출력이 정상인지 모니터링한다. 모니터부(111)는 각 입력 전원의 파워에 대한 모니터링 결과를 적절한 프로세스가 이루어질 수 있도록 제어부(115)로 전송한다.

입력부(112)는, 일반적인 목적(general purpose)에 이용되는 디지털 입력(digital input)을 수신하여 제어부(115)로 전달하거나 출력부(114)로 직접 전달할 수 있다.

제어부(115)는, 우선 모니터부(111)에서 모니터링된 소스 전원의 정상 여부를 판단한다. 예를 들어, 제어부(115)는 상기 소스 전원이 미리 정한 일정 범위 내이면 해당 소스 전원은 정상으로 판단한다. 제어부(115)는 이렇게 소스 전원이 정상으로 판단되면, 이를 보드 제어부(110)에 연결된 각 소자로 출력하도록 제어한다. 여기서, 상기 소자에는 다수 개의 고전력 스위칭 소자들(high-power switching devices)(132,134)와 다수 개의 레귤레이터들(regulators)(142,144,146,148,152,154,162)이 포함될 수 있다. 상기에서 제어부(115)는 구동부(113)을 제어하여 고전력 스위칭 소자들(132,134)에 소스 전원이 공급되도록 제어한다. 또한, 제어부(115)는 출력부(114)를 제어하여 다수 개의 레귤레이터들(142,144,146,148,152,154,162)과 그 밖에 추가적인 소자 예를 들어, 레귤레이터나 고전력 스위칭 소자(172) 등에 해당 파워 시퀀스 또는/및 클록 타이밍에 따른 소스 전원이 공급되도록 제어한다.

제어부(115)는 또한 각 소자에서 공급된 소스 전원을 이용하여 출력되는 전원을 모니터부(111)를 통해 피드백받아 해당 소자의 출력 전원이 정상인지 판단한다. 예를 들어, 제어부(115)는 상기 판단 결과 각 소자의 출력 전원이 모두 정상으로 판단되는 경우에는, 제어 신호인 파워 굿(Power_Good) 신호를 FPGA부(120)로 전송한다.

FPGA부(120)는 상기 제어부(115)의 제어 신호인 파워 굿(Power_Good) 신호가 수신되면, 각 소자들에 파워 온 리셋(Power On Reset) 신호를 생성하여 출력한다.

제어부(115)는 연결된 각 레귤레이터들(142, 144, 146, 148, 152, 154, 162)을 파워 시퀀스에 따라 전원을 공급하기 전에 모두 셧-다운(Shut-Down)하여 초기화하도록 제어할 수 있다.

레귤레이터들(142,144,146,148,152,154,162)은, 출력부(114)로부터 인에블(enable) 신호와 함께 전달되는 소스 전원을 이용하여 요청된 해당 파워 시퀀스에 적합한 전원을 출력한다. 여기서, 상기 출력되는 전원은 전술한 바와 같이, 보드 제어부(110) 내 모니터부(111)를 거쳐 제어부(115)로 전송되어 각 레귤레이터의 출력 전원의 정상 여부 판단에 이용된다.

구동부(113)는, 제어부(115)의 제어에 따라 입력되는 소스 전원을 다수 개의 고전압 스위칭 소자(132,134)로 공급한다.

출력부(114)는, 제어부(115)의 제어에 따라 입력되는 소스 전원을 이용하여 파워 시퀀스에 따라 다양한 범위의 전원을 해당 레귤레이터들(142,144,146,148,152,154,162)로 공급한다.

예를 들어, 보드 제어부(110)에 연결된 고전압 스위칭 소자가 N-채널 모스펫(N-channel MOSFET)이라고 한다면, 상기 보드 제어부(110)의 오픈 드레인 출력(Open Drain Output) 자체는 N-채널 모스펫 자체를 온 시킬 수 있는 능력이 안되어 백플레인을 통해 입력되는 소스 전원(3.3v,5.5v)처럼 보드 자체적으로 레귤레이터를 사용해서 전원을 생성시키지 않고, 모스펫을 통해 막아놓았다가 스위치를 온시켜서 공급해 줄 수 없기 때문에 상기 보드 제어부(110)에서 공급할 수 있는 전원의 개수 즉, 연결될 수 있는 고전압 스위칭 소자의 개수가 제한적일 수밖에 없다.

그러나 싱글 보드 컴퓨터(SBC)를 운용함에 있어서, 이러한 제한적인 자원 사용 구조는 전술한 바와 같이, 출력에 제한이 있어 미리 정해진 소자 이외에 다른 소자에 대한 전원 공급이 불가능하고, 그로 인해 회로 구성을 위한 자원이 제한적인 문제점이 있다. 또한, 이러한 이유로 싱글 보드 컴퓨터(SBC)의 효율이 낮아지고, 그 활용 가치도 떨어지는 문제점이 있다.

이에 따라 이하 본 명세서에서 본 발명에 따른 다양한 실시 예의 회로 구성을 통해, 원하는 파워 시퀀스/클록 타이밍 제어를 위해 필요한 소자의 개수를 줄일 수 있으며, 간단하게 제어 회로를 구성함으로써, 싱글 보드 컴퓨터(SBC)의 효율을 극대화할 수 있으며, 그 활용 가치를 제고하고자 한다.

도 2는 상기 도 1의 상세 회로도 및 본 발명에 따른 전원 공급 조정부의 일 예를 설명하기 위해 도시한 도면이다.

도 2를 참조하면, 본 발명에 따른 싱글 보드 컴퓨터(SBC)는, 전술한 도 1의 보드 제어부(110)와 각 레귤레이터(142,144,146,148,152,154,162) 사이에 본 발명에 따른 전원 공급 조정부(141,143,145,147,151,153,161,171,172)를 더 포함한다.

이러한 전원 공급 조정부(141,143,145,147,151,153,161,171,172)는, 보드 제어부(110)에서 출력되는 소스 전원을 요청된 파워 시퀀스에 따라 각 레귤레이터(142,144,146,148,152,154,162)에 공급되도록 공급되는 소스 전원을 조정한다.

여기서, 전원 공급 조정부(141,143,145,147,151,153,161,171,172)는, 입력되는 오픈 드레인 출력 타입에 따라 필요한 풀-업 저항을 포함한다.

이러한 본 발명에 따른 전원 공급 조정부(141,143,145,147,151,153,161,171,172)는, 후술하는 바와 같이 다양한 조건에 따라 다양한 형태로 구성할 수 있다.

이하 본 발명에 따른 전원 공급 조정부의 다양한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명하면, 다음과 같다.

도 3은 본 발명에 따른 전원 공급 조정부의 일 예를 설명하기 위해 도시한 도면이고, 도 4는 본 발명에 따른 전원 공급 조정부의 다른 예를 설명하기 위해 도시한 도면이고, 도 5는 본 발명에 따른 전원 공급 조정부의 또 다른 예를 설명하기 위해 도시한 도면이다.

도 3 내지 5는 본 발명에 따른 다양한 형태로 구성된 전원 공급 조정부의 상세 회로를 도시한 것으로, 본 발명에 따르면 연결되는 소자에 따라 다양한 형태로 전원 공급 조정부를 구성할 수 있음을 알 수 있다.

예를 들어, 도 3과 4는, 각각 도 2에 도시된 전원 공급 조정부의 하나를 개별적으로 도시한 것이다.

도 3의 경우에는, 외부로부터 입력되는 소스(Source) 전원(3.3v, 5.0v 중 적어도 하나, 이하에서는 3.3v를 가정하여 설명한다.)은, 전술한 바와 같이 보드 제어부(110) 내 구동부(113)를 통해 두 개의 고전력 스위칭 소자(132,134)에만 공급되었으나, 동일한 소스 전원이 예를 들어, 다른 타이밍(Timing)에 온(ON) 되는 그 밖에 소스 전원(3.3v: PEX_3.3v)이 필요한 경우에 사용하기 위해 구성된 회로이다.

달리 말하면, 구동부(113)로부터 소스 전원을 공급받는 고전압 스위칭 소자(132,134) 이외에 추가로 더 고전압 스위칭 소자가 필요한 경우에 동일한 소스 전원을 추가 스위칭 소자에도 공급되도록 하고자 한다.

도 3을 참조하여, 전원 공급 조정부의 구성 및 회로 동작을 설명하면, 다음과 같다.

전원 공급 조정부는, 기본적으로 입력되는 오픈 드레인 출력을 풀-업시키는 풀-업 저항(R1 내지 R4)과, 소스 전원(제1 소스 전원)(3.3v) 이외에 개별 소스 전원(제2 소스 전원)(예를 들어, 12.0v)를 입력받고, 파워 시퀀스에 따라 상기 제1 소스 전원 또는 제2 소스 전원 중 어느 하나의 소스 전원이 출력되도록 스위칭 즉, 온/오프되는 제1 스위칭 소자(310)와 제2 스위칭 소자(320)가 있다.

여기서, 제1 스위칭 소자(310)와 제2 스위칭 소자(320)는 예를 들어, 각각 모스펫, 바이폴라 정션 트랜지스터(BJT: Bipolar Junction Transistor)와 같이 서로 다른 스위칭 타입의 소자일 수 있다.

또한, 제1 스위칭 소자(310)와 제2 스위칭 소자(320)는 예를 들어, 동시에 온이 되거나 오프되지 않도록 상보적으로 스위칭이 된다.

예를 들어, 오픈 드레인 출력(Open Drain Output)이 오픈(Open)일 경우, 제2 스위칭 소자(Q2)(320)의 베이스(base)에 3.3v 입력이 들어가게 되기 때문에 제2 스위칭 소자(Q2)(320)가 도통이 되고, 따라서 제1 스위칭 소자(Q1)(310)의 게이트(GATE) 단에 0v가 입력이 되므로 제1 스위칭 소자(Q1)(310)은 셧-다운(Shut-down)되게 된다.

반대로 출력이 접지(GND: Ground)일 때는, 제2 스위칭 소자(Q2)(320)가 셧-다운(shut-down)되서 제1 스위칭 소자(Q1)(310)의 게이트(Gate) 단에 12v가 인가되어 제1 스위칭 소자(Q1)(310)이 도통되서 원하는 타이밍(Timing)에 온(ON)되는 PEX_3.3V를 만들어 낼 수 있다.

이렇게 되면 추가로 3.3v 출력 레귤레이터를 사용하지 않아도 되므로 원하는 파워 아키텍쳐(Power Architecture)를 구성하는데 필요한 소자를 줄일 수 있다.

도 4의 경우에는 보드 제어부의 출력의 전체 전류(total current)가 예를 들어, 대략 20mA 정도로 제한되어 있기 때문에 출력부(114)의 출력이 제한적인바 동일한 조건에서 더욱 많은 소자를 제어할 수 있도록 구성한 회로가 포함된 전원 공급 조정부의 일 예를 도시한 것이다.

도 4를 참조하여, 전원 공급 조정부의 구성 및 회로 동작을 설명하면, 다음과 같다.

특히, 전원 공급 제어부는 전술한 바와 같이, 보드 제어부(110)가 오픈 드레인 출력 타입에 따라 풀-업 저항(R1 내지 R3)와 함께 스위칭 소자를 포함하여 구성되어, 파워 시퀀스(Sequence)가 동일한 전원의 경우에 하나의 출력(output)에 여러 레귤레이터의 인에이블(enable) 입력에 연결될 수 있도록 한다.

예를 들어, 도 4의 전원 공급 조정부의 회로 구성을 이용하면, 전류를 보드 제어부(110)에서 공급해 주는 것이 아니기 때문에 전술한 보드 제어부(110)의 출력의 전체 전류에 대한 제한을 받지 않아 상기 보드 제어부(110)의 하나의 출력 단자에 전원 공급 조정부 내 스위칭 소자가 공급 가능한 범위 내에서는 다수 개의 레귤레이터를 연결 가능하다.

도 5의 경우에는, 하나의 출력(Output)으로 적어도 두 개 이상의 서로 다른 출력을 공급할 수 있도록 구성한 전원 공급 조정부의 일 예이다.

이하 도 5의 전원 공급 조정부의 회로 동작을 설명하면, 다음과 같다.

오픈 드레인 출력(Open Drain Output)이 접지(GND)일 때, 전원 공급 조정부의 출력은 접지(GND)가 되어 1.5v 레귤레이터/인에이블(enable) 입력으로 들어가게 되고, 스위칭 소자(Q4)(401)의 게이트(GATE) 단으로는 12v 가 걸리게 된다.

반대로, 오픈 드레인 출력(Open Drain Output)이 오픈(Open)일 때에는, 전원 공급 조정부의 출력은 3.3v 가 나가게 되며, 스위칭 소자(Q4)(401)의 게이트(GATE) 단에는 접지(GND)가 걸리게 된다.

이상 상술한 도 3 내지 5와 같은, 전원 공급 조정부를 싱글 보드 컴퓨터에 구비하면,보드 제어부의 제한된 능력을 확대할 수 있어 싱글 보드 컴퓨터의 향후 업그레이드나 다양한 기능을 구현할 수 있게 된다.

도 6은 본 발명에 따라 싱글 보드 컴퓨터(SBC)에서 클록 타이밍 제어의 일 예를 설명하기 위해 도시한 그래프이고, 도 7은 상기 도 6의 클록 타이밍 제어를 위한 클록 합성기의 일 예를 설명하기 위해 도시한 도면이다.

전술한 본 발명에 따른 보드 제어부(110)는, 파워 매니지먼트 소자(Power Management Device)로서 전원 관리에만 사용하는 것이 일반적이다. 그러나 싱글 보드 컴퓨터(SBC) 보드 개발시 CPU(Central Processing Unit)에 따라 시스템 클록(SYSTEM CLOCK; SYSCLK) 을 동작시키는 타이밍이 필요한 경우가 있다.

예를 들어, 본 발명에 따른 싱글 보드 컴퓨터(SBC)에서 사용하는 보드 제어부(110)는 도 6과 같은 전원 및 시스템(SYSTEM) 클록 타이밍을 제어할 수 있다.

보드 제어부는, 입력되는 전원이 안정화된 이후에 시스템 클록을 공급하고, 상기 공급 후 적어도 미리 정한 시간 이후에 제어 클록을 발생시키는 클록 합성기를 더 포함할 수 있다.

도 6의 (a)에서는 직류 전원 공급 전압(DC Power Supply Voltage)의 그래프이고, (b) 내지 (d)에서는 그와 관련된 시스템 클록 타이밍 제어에 관한 설명을 위한 그래프이다.

도 6(a)에 도시된 바와 같이, 각각의 CPU 요구 전원이 모두 오케이(OK)된 시점 이후, 도 6(b)와 같이 상기 시점 이후 시스템 클록(SYSCLK)를 공급하며, 도 6(c)와 같이 시스템 클록(SYSCLK)이 동작한 후 최소 100us 후에 CPU로 /HRESET을 걸어주어야 한다.

이러한 시스템 클록(SYSCLK) 및 /HRESET 타이밍을 보드 제어부(110)를 통해 구현할 수 있다.

이때, 도 7에 도시된 바와 같이, 클록 합성기(Clock Synthesizer)를 사용하게 되면, CPU 시스템 클록(SYSCLK), FPGA부 공급 클록, USB(Universal Serial Bus) 클록, SATA 클록 등 싱글 보드 컴퓨터(SBC)에 필요한 여러 가지 클록을 최소한의 소자를 통해 공급할 수 있다.

전술한 바와 같이, 보드 제어부(110)의 오픈 드레인 디지털 출력(Open Drain Digital Output)을 시스템 클록(SYSCLK_OE) 입력으로 연결시켜서 클록 합성기의 출력을 제어할 수 있다.

보드 제어부(110)를 통해 전술한 바와 같이, 파워 시퀀스에 따른 각 소자들에 요청된 전원들이 모두 오케이(OK)이면, 보드 제어부는(110)는 시스템 클록(SYSCLK)을 인에이블(enable)시키고, 특정 시점(예를 들어, 100㎲ 정도)이 지난 후 뒤에 파워 굿(Power Good) 신호를 FPGA부(120)로 입력한다. 그러면 전술한 바와 같이, FPGA부(120)에서 생성하는 /HRESET 신호가 싱글 보드 컴퓨터의 요구 사항을 만족하도록 해준다.

상술한 바와 같이, 본 발명에 따르면, 싱글 보드 컴퓨터(SBC)상에서 종래에 비해 더욱 많은 소자에 대하여 파워 시퀀스/클록 타이밍을 제어할 수 있으며, 원하는 파워 시퀀스/클록 타이밍 제어를 위해 필요한 소자의 개수를 줄여 간단하게 제어 회로를 구성할 수 있다. 따라서, 본 발명에 따르면, 싱글 보드 컴퓨터(SBC)의 효율을 극대화할 수 있을 뿐만 아니라, 그 활용 가치를 제고할 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

110 : 보드 제어부(110) 111 : 모니터부
112 : 입력부 113 : 구동부
114 : 출력부 115 : 제어부
132,134 : 고전력 스위칭 소자들
142,144,146,148,152,154,162 : 레귤레이터들
141,143,145,147,151,153,161,171,172 : 전원 공급 조정부

Claims

다수 개의 스위칭 소자들과 레귤레이터들;
제1 소스 전원을 해당 스위칭 소자 또는 레귤레이터로 출력하는 보드 제어부; 및
제2 소스 전원 및 상기 제1 소스 전원의 출력 중 어느 하나가 해당 스위칭 소자 또는 레귤레이터로 출력되도록 온/오프 제어하는 스위칭 소자와 오픈 드레인 출력을 풀-업시키는 적어도 하나 이상의 풀-업 저항 소자를 구비한 조정부; 및
상기 제어부의 판단에 따라 파워 온 리셋 신호를 생성하는 FPGA부;
를 포함하여 파워 시퀀스/클록 타이밍을 제어하는 싱글 보드 컴퓨터.
삭제
제1항에 있어서,
상기 보드 제어부는,
요청된 파워 시퀀스에 따라 상기 조정부에서 제어된 소스 전원을 이용하여 전원을 출력하는 각 스위칭 소자 및 레귤레이터의 출력을 피드백 받아 정상 여부를 판단하는 것을 특징으로 하는 싱글 보드 컴퓨터.
제3항에 있어서,
상기 보드 제어부는,
상기 판단 결과 모든 스위칭 소자 및 레귤레이터의 출력 전원이 정상인 경우에만 상기 FPGA로 제어 신호를 전송하는 것을 특징으로 하는 싱글 보드 컴퓨터.
제1항에 있어서,
상기 보드 제어부는,
입력되는 제1 소스 전원이 미리 정한 범위 내인 경우에만 정상으로 판단하여 해당 스위칭 소자 또는 레귤레이터로 상기 제1 소스 전원을 출력하는 것을 특징으로 하는 싱글 보드 컴퓨터.
삭제
제1항에 있어서,
상기 조정부는,
입력되는 소스 전원의 클록 타임과 다른 시점에서 해당 소스 전원과 동일한 전원이 필요한 경우에는, 제2 소스 전원이 온(on) 되도록 제어하는 것을 특징으로 하는 싱글 보드 컴퓨터.
제7항에 있어서,
상기 조정부는,
상기 제1 소스 전원과 제2 소스 전원 중 어느 하나만을 온시키고, 상기 두 전원을 동시에 동일하게 온/오프 제어하지 않는 것을 특징으로 하는 싱글 보드 컴퓨터.
제1항에 있어서,
상기 조정부는,
클록 타이밍을 서로 다르게 제어하여 다수 개의 소자로 출력하는 것을 특징으로 하는 싱글 보드 컴퓨터.
제1항에 있어서,
상기 보드 제어부는,
입력되는 전원이 안정화된 이후에 시스템 클록을 공급하고, 상기 공급 후 적어도 미리 정한 시간 이후에 제어 클록을 발생시키는 클록 합성기;를 더 포함하는 것을 특징으로 하는 싱글 보드 컴퓨터.