CN117240273A - 一种缩延时驱动电路与电子设备 - Google Patents

Abstract

本申请提供了一种缩延时驱动电路与电子设备，涉及缩延时技术领域。该缩延时驱动电路包括上拉模块、下拉模块、传输模块以及触发器，上拉模块、下拉模块均与传输模块电连接，上拉模块还连接电源，下拉模块还接地，传输模块与触发器电连接；其中，当处于正常工作状态时，上拉模块关断，下拉模块导通，以通过传输模块向触发器输出低电平信号，触发器也输出低电平信号；当处于缩延时状态时，上拉模块导通，以通过传输模块向触发器输出高电平信号，触发器也输出高电平信号。本申请提供的缩延时驱动电路与电子设备具有实现了为缩延时模块提供驱动信号且功耗较低的效果。

Description

一种缩延时驱动电路与电子设备

技术领域

本申请涉及缩延时技术领域，具体而言，涉及一种缩延时驱动电路与电子设备。

背景技术

近年来随着半导体行业的兴起，越来越多的芯片相继推出，行业竞争也越来越激烈，锂电池保护领域更是如此。因此芯片成本越低，性价比越高才能让产品具有更强的竞争力。而在芯片的CP和FT测试阶段能提高测试良率缩短测试时间同样能提升产品竞争力。

但是在芯片CP测试阶段由于芯片某些功能有较长的保护延时，而当需要CP的芯片数量较多时就会耗费大量时间，进而增加了芯片成本延长了芯片的量产时间。

因此，为了缩短测试时间，一般芯片内还包括缩延时模块，缩延时模块一般需要特定的驱动信号，但目前的驱动电路一般较为复杂。

综上，现有技术中存在缩延时模块的驱动电路较为复杂的问题。

发明内容

本申请的目的在于提供缩延时驱动电路，以解决现有技术中存在的缩延时模块的驱动电路较为复杂的问题。

为了实现上述目的，本申请实施例采用的技术方案如下：

一方面，本申请实施例提供了一种缩延时驱动电路，所述缩延时驱动电路包括上拉模块、下拉模块、传输模块以及触发器，所述上拉模块、所述下拉模块均与所述传输模块电连接，所述上拉模块还连接电源，所述下拉模块还接地，所述传输模块与所述触发器电连接；其中，

当处于正常工作状态时，所述上拉模块关断，所述下拉模块导通，以通过所述传输模块向所述触发器输出低电平信号，所述触发器也输出低电平信号；

当处于缩延时状态时，所述上拉模块导通，以通过所述传输模块向所述触发器输出高电平信号，所述触发器也输出高电平信号。

可选地，所述上拉模块包括第一PMOS管，第二PMOS管以及PMOS管组，所述PMOS管组包括多个串联的二极管接法的PMOS管，所述第一PMOS管、所述第二PMOS管的源极均连接电源，所述第一PMOS管的栅极分别连接第一PMOS管的漏极与所述第二PMOS管的栅极，所述第一PMOS管的漏极通过所述PMOS管组接地，所述第二PMOS管的漏极与所述传输模块的输入端电连接；其中，

当所述电源电压低于阈值时，所述缩延时驱动电路处于正常工作状态，所述第一PMOS管与所述第二PMOS管均关断；

当所述电源电压高于阈值时，所述缩延时驱动电路处于缩延时工作状态，所述第一PMOS管导通，以使所述第二PMOS管导通。

可选地，所述上拉模块还包括第三PMOS管与连接单元，所述第三PMOS管的源极连接电源，所述第三PMOS管的栅极连接所述第一PMOS管的栅极，所述第三PMOS管的漏极与连接单元电连接，且所述连接单元与所述传输模块的输入端电连接。

可选地，所述连接单元还包括第四PMOS管，所述传输模块包括第一反相器与第二反相器，第四PMOS管的源极与所述第三PMOS管的漏极电连接，所述第四PMOS管的漏极与所述下拉模块均与所述第一反相器的输入端电连接，所述第四PMOS管的栅极与所述第一反相器的输出端电连接，所述第一反相器的输出端还与所述第二反相器的输入端电连接，所述第二反相器的输出端与所述触发器电连接。

可选地，所述上拉模块的上拉能力大于所述下拉模块的下拉能力，当处于缩延时状态时，所述下拉模块也导通。

可选地，所述下拉模块包括第一NMOS管，所述第一NMOS管的源极接地，所述第一NMOS管的漏极连接所述传输模块，所述第一NMOS管的栅极输入偏置电压，并在处于正常工作状态与缩延时状态时均导通。

可选地，所述缩延时驱动电路还包括第二NMOS管，所述第二NMOS管的栅极与所述传输模块的输入端电连接，所述第二NMOS管的源极与漏极均接地。

可选地，所述缩延时驱动电路还包括第三NMOS管，所述第三NMOS管的漏极与所述传输模块的输入端电连接，所述第三NMOS管的源极接地，所述第三NMOS管的栅极连接驱动信号。

可选地，所述触发器包括RS触发器，所述传输模块与所述RS触发器的S端电连接，所述RS触发器的R端用于接收低电平使能信号。

另一方面，本申请实施例还提供了一种电子设备，所述电子设备包括上述的缩延时驱动电路。

相对于现有技术，本申请具有以下有益效果：

本申请提供了一种缩延时驱动电路与电子设备，该缩延时驱动电路包括上拉模块、下拉模块、传输模块以及触发器，上拉模块、下拉模块均与传输模块电连接，上拉模块还连接电源，下拉模块还接地，传输模块与触发器电连接；其中，当处于正常工作状态时，上拉模块关断，下拉模块导通，以通过传输模块向触发器输出低电平信号，触发器也输出低电平信号；当处于缩延时状态时，上拉模块导通，以通过传输模块向触发器输出高电平信号，触发器也输出高电平信号。一方面，由于在正常状态时，该缩延时驱动电路可以输出低电平信号，而在处于缩延时状态时，可以输出高电平信号，因此实现了驱动信号的输出。另一方面，本申请提供的缩延时驱动电路中，电路结构相对简单，且器件数量相对较少，并且在正常工作状态下不会产生功耗，成本较低。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。

图1为本申请提供的缩延时驱动电路的模块示意图。

图2为本申请提供的缩延时驱动电路的电路示意图。

图中：

100-缩延时驱动电路；110-上拉模块；111-PMOS管组；120-下拉模块；130-传输模块；140-触发器；PM1-第一PMOS管；PM2-第二PMOS管；PM3-第三PMOS管；PM4-第四PMOS管；NM1-第一NMOS管；NM2-第二NMOS管；NM3-第三NMOS管；131-第一反相器；132-第二反相器。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

正如背景技术中所述，目前，为了实现芯片的保护，在芯片内一般会设置保护延时，例如，当模块A向模块B发信号时，模块A发出信号后，经过延时电路处理，模块B在500us后接收到该信号，则信号延时为500us。

然而，当芯片制作完成后，需要对芯片进行测试，在芯片测试阶段，保护延时电路则会延长芯片测试时间，一方面，每个芯片中可能存在多个延时电路，因此其某些功能的保护延时可能较长；另一方面，当对多个芯片进行测试时，所有芯片的延时之和也可能较长，因此可能在测试阶段耗费大量时间，延长了芯片量产的时间。

因此，为了缩短测试阶段的延时，在芯片中一般还设置有缩延时模块，当芯片正常工作时，延时电路正常作用，芯片具备保护延时功能。而当处于芯片测试阶段时，缩延时模块作用，进而在测试阶段缩短某些带有较长保护延时功能的检测时间，以达到节约测试时间和成本的目的。

对于缩延时模块而言，其需要驱动电路进行驱动，但目前的驱动电路相对较为复杂，因此电路成本较高，且功耗较大。

有鉴于此，本申请提供了一种缩延时驱动模块，通过较为简单的电路实现对缩延时模块的驱动，进而减小功耗与成本。

下面对本申请提供的缩延时驱动电路进行示例性说明：

作为一种可选的实现方式，请参阅图1，该缩延时驱动电路100包括上拉模块110、下拉模块120、传输模块130以及触发器140，上拉模块110、下拉模块120均与传输模块130电连接，上拉模块110还连接电源，下拉模块120还接地，传输模块130与触发器140电连接；其中，当处于正常工作状态时，上拉模块110关断，下拉模块120导通，以通过传输模块130向触发器140输出低电平信号，触发器140也输出低电平信号；当处于缩延时状态时，上拉模块110导通，以通过传输模块130向触发器140输出高电平信号，触发器140也输出高电平信号。

其中，触发器140的输出端可以连接缩延时模块，一方面，由于在正常状态时，该缩延时驱动电路100可以输出低电平信号，而在处于缩延时状态时，可以输出高电平信号；因此可以通过输出低电平信号或高电平信号的方式，实现对缩延时模块的驱动。可以理解地，当触发器140输出低电平信号时，缩延时模块不动作，进而可以使得芯片可以按照设定的保护延时工作；而当触发器140输出高电平信号时，缩延时模块动作，进而可以缩短芯片的保护延时，以达到缩短测试时间的目的。另一方面，本申请提供的缩延时驱动电路100中，电路结构相对简单，且器件数量相对较少，成本较低。同时，当处于正常工作状态时，由于上拉模块110关断，下拉模块120导通，因此不会产生功耗，整个驱动电路的功耗相对较低。

在一种实现方式中，上拉模块110包括第一PMOS管PM1，第二PMOS管PM2以及PMOS管组，PMOS管组111包括多个串联的二极管接法的PMOS管，第一PMOS管PM1、第二PMOS管的源极均连接电源，第一PMOS管PM1的栅极分别连接第一PMOS管PM1的漏极与第二PMOS管PM2的栅极，第一PMOS管PM1的漏极通过PMOS管组111接地，第二PMOS管PM2的漏极与传输模块130的输入端电连接；其中，当电源电压低于阈值时，缩延时驱动电路100处于正常工作状态，第一PMOS管PM1与第二PMOS管PM2均关断；当电源电压高于阈值时，缩延时驱动电路100处于缩延时工作状态，第一PMOS管PM1导通，以使第二PMOS管PM2导通。

本申请并不对PMOS管组111中PMOS管的数量进行限制，例如，图2中，PMOS管的数量为4个，且4个PMOS管串联，其中，每个PMOS管的源极连接上一个PMOS管的漏极，每个PMOS管的栅极还连接自身的漏极，且每个PMOS管的漏极还与下一个PMOS管的源极电连接，第一个PMOS管的源极与第一PMOS管PM1的漏极电连接，最后一个PMOS管的漏极接地，进而实现PMOS管组111的二极管接法。

同时，第一PMOS管PM1实际也为采用二极管接法进行连接，当电源电压较低时，第一PMOS管PM1与第二PMOS管PM2均不导通，且下拉模块120导通，进而将传输模块130输入端的电压拉低，最终使触发器140输出低电平。

而当电压较高时，第一PMOS管PM1导通并的通过串联多个二极管接法的PMOS管，保证了第一PMOS管PM1工作在饱和区，同时为第二PMOS管PM2提供偏置电压，使得第二PMOS管PM2导通。当第二PMOS管PM2导通后，将传输模块130输入端的电压拉高，最终使触发器140输出高电平。

需要说明的是，本申请并不对阈值进行限定，该阈值可以通过实际的电路进行调节，例如，通过调节PMOS管组111中PMOS管的数量，实现阈值的调节。本申请中，当电源电压为3.6V时，该缩延时驱动电路100处于正常工作状态；而当改变电源电压至6.83V时，该缩延时驱动电路100则处于缩延时状态。

并且，在一种实现方式中，下拉模块120可以包括第一NMOS管NM1，第一NMOS管NM1的源极接地，第一NMOS管NM1的漏极连接传输模块130，第一NMOS管NM1的栅极输入偏置电压。

在一种实现方式中，上拉模块110的上拉能力大于下拉模块120的下拉能力，当处于缩延时状态时，上拉模块110与下拉模块120均导通，在该实现方式中，无论处于正常工作状态还是处于缩延时状态，第一NMOS管NM1的栅极均接收高电平偏置电压，始终处于导通状态。并在，由于上拉模块110的上拉能力大于下拉模块120的下拉能力，因此当上拉模块110与下拉模块120同时导通时，传输模块130的输入端上拉至高电平。

需要说明的是，当下拉模块120始终处于导通状态时，可以保证在正常工作状态时，传输模块130的输入端始终拉至低电平，因此可以防止在正常工作状态时的误导通。同时，在正常工作状态时，上拉模块110关断，因此不会产生功耗，整个电路的功耗较低。

为了进一步提升上拉模块110的上拉能力，上拉模块110还包括第三PMOS管PM3与连接单元，第三PMOS管PM3的源极连接电源，第三PMOS管PM3的栅极连接第一MOS管的栅极，第三PMOS管PM3的漏极通过连接单元与传输模块130的输入端电连接。

当第一PMOS管PM1导通并工作于饱和区时，可以同时为第二PMOS管PM2与第三PMOS管PM3提供偏置电压，使得第二PMOS管PM2与第三PMOS管PM3也导通。且第二PMOS管PM2与第三PMOS管PM3导通后均作用于传输模块130的输入端，因此整体上提升了上拉能力。

在一种实现方式中，连接单元包括第四PMOS管PM4，传输模块130包括第一反相器131与第二反相器132，第四PMOS管PM4的源极与第三PMOS管PM3的漏极电连接，第四PMOS管PM4的漏极与下拉模块120均与第一反相器131的输入端电连接，第四PMOS管PM4的栅极与第一反相器131的输出端电连接，第一反相器131的输出端还与第二反相器132的输入端电连接，第二反相器132的输出端与触发器140电连接。

通过该连接方式，当第一反相器131输入端的信号被拉高，第一反相器131输出低电平信号，此时可以加剧第四PMOS管PM4的导通，进而起到正反馈的作用同时也产生了一定的迟滞，使得整个电路带有迟滞功能。

同时，作为一种实现方式，缩延时驱动电路100还包括第二NMOS管NM2，第二NMOS管NM2的栅极与传输模块130的输入端电连接，第二NMOS管NM2的源极与漏极均接地。通过该连接方式，可以将第二NMOS管NM2作为滤波电容使用，通过在net1信号线上增加一个滤波电容，可以防止出现因为电源突然抖动导致电路的误触发的情况。当然地，在其它的一些实施例中，也可以无需利用NMOS管作为滤波电容，而是直接使用一个实体电容。

此外，缩延时驱动电路100还包括第三NMOS管NM3，第三NMOS管NM3的漏极与传输模块130的输入端电连接，第三NMOS管NM3的源极接地，第三NMOS管NM3的栅极连接驱动信号。其中，该第三NMOS管NM3可以作为备用晶体管，当需要控制电路断开时，则直接控制电路导通，因此，该驱动信号可以根据实际情况进行设置。

在一种实现方式中，触发器140包括RS触发器，传输模块130与RS触发器的S端电连接，RS触发器的R端用于接收低电平使能信号。

其中，本申请提供的RS触发器是由两个或非门构成的触发器，RS触发器140的复位端(R端)的使能信号为低电平，当S置位端信号也为低时，此时触发器140端输出为前一个状态，因此最终输出的信号为低电平信号。若此时S置位端信号为高，则触发器140端输出为高电平信号。

综合而言，本申请提供的缩延时驱动电路100的工作原理为：

当处于正常工作状态时，电源为3.6V，此时第一PMOS管PM1，第二PMOS管PM2以及第三PMOS管PM3均不导通。第一NMOS管NM1的栅极接电压偏置，第一NMOS管NM1导通并将net1拉低，经两个反相器传输到由两个或非门构成的RS触发器140，触发器140复位端信号en_b为低，S置位端信号也为低，此时触发器140端输出为前一个状态，所以此时TD信号为低。

当处于缩延时状态时，改变电源电压至6.83V时，第一PMOS管PM1导通并且通过串联多个二极管接法PMOS管，保证了第一PMOS管PM1工作在饱和区同时为第二PMOS管PM2与第三PMOS管PM3提供了偏置电压。第二PMOS管PM2与第三PMOS管PM3导通，net1信号被拉高经反相器后net2信号为低。加剧了第四PMOS管PM4的导通，起到了一个正反馈的作用同时也产生了一定的迟滞。当RS触发器140复位端信号en_b为低，S置位端信号高，此时触发器140端输出TD信号为高。

基于上述实现方式，本申请实施例还提供了一种电子设备，该电子设备包括上述缩延时驱动电路100。

综上所述，本申请提供了一种缩延时驱动电路100与电子设备，该缩延时驱动电路100包括上拉模块110、下拉模块120、传输模块130以及触发器140，上拉模块110、下拉模块120均与传输模块130电连接，上拉模块110还连接电源，下拉模块120还接地，传输模块130与触发器140电连接；其中，当处于正常工作状态时，上拉模块110关断，下拉模块120导通，以通过传输模块130向触发器140输出低电平信号，触发器140也输出低电平信号；当处于缩延时状态时，上拉模块110导通，以通过传输模块130向触发器140输出高电平信号，触发器140也输出高电平信号。一方面，由于在正常状态时，该缩延时驱动电路100可以输出低电平信号，而在处于缩延时状态时，可以输出高电平信号，因此实现了驱动信号的输出。另一方面，本申请提供的缩延时驱动电路100中，电路结构相对简单，且器件数量相对较少，并且在正常工作状态下不会产生功耗，成本较低。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种缩延时驱动电路(100)，其特征在于，所述缩延时驱动电路(100)包括上拉模块(110)、下拉模块(120)、传输模块(130)以及触发器(140)，所述上拉模块(110)、所述下拉模块(120)均与所述传输模块(130)电连接，所述上拉模块(110)还连接电源，所述下拉模块(120)还接地，所述传输模块(130)与所述触发器(140)电连接；其中，

当处于正常工作状态时，所述上拉模块(110)关断，所述下拉模块(120)导通，以通过所述传输模块(130)向所述触发器(140)输出低电平信号，所述触发器(140)也输出低电平信号；

当处于缩延时状态时，所述上拉模块(110)导通，以通过所述传输模块(130)向所述触发器(140)输出高电平信号，所述触发器(140)也输出高电平信号。

2.如权利要求1所述的缩延时驱动电路(100)，其特征在于，所述上拉模块(110)包括第一PMOS管(PM1)，第二PMOS管(PM2)以及PMOS管组，所述PMOS管组(111)包括多个串联的二极管接法的PMOS管，所述第一PMOS管(PM1)、所述第二PMOS管(PM2)的源极均连接电源，所述第一PMOS管(PM1)的栅极分别连接第一PMOS管(PM1)的漏极与所述第二PMOS管(PM2)的栅极，所述第一PMOS管(PM1)的漏极通过所述PMOS管组(111)接地，所述第二PMOS管(PM2)的漏极与所述传输模块(130)的输入端电连接；其中，

当所述电源电压低于阈值时，所述缩延时驱动电路(100)处于正常工作状态，所述第一PMOS管(PM1)与所述第二PMOS管(PM2)均关断；

当所述电源电压高于阈值时，所述缩延时驱动电路(100)处于缩延时工作状态，所述第一PMOS管(PM1)导通，以使所述第二PMOS管(PM2)导通。

3.如权利要求2所述的缩延时驱动电路(100)，其特征在于，所述上拉模块(110)还包括第三PMOS管(PM3)与连接单元，所述第三PMOS管(PM3)的源极连接电源，所述第三PMOS管(PM3)的栅极连接所述第一PMOS管(PM1)的栅极，所述第三PMOS管(PM3)的漏极与所述连接单元电连接，且所述连接单元与所述传输模块(130)的输入端电连接。

4.如权利要求3所述的缩延时驱动电路(100)，其特征在于，所述连接单元包括第四PMOS管(PM4)，所述传输模块(130)包括第一反相器(131)与第二反相器(132)，第四PMOS管(PM4)的源极与所述第三PMOS管(PM3)的漏极电连接，所述第四PMOS管(PM4)的漏极与所述下拉模块(120)均与所述第一反相器(131)的输入端电连接，所述第四PMOS管(PM4)的栅极与所述第一反相器(131)的输出端电连接，所述第一反相器(131)的输出端还与所述第二反相器(132)的输入端电连接，所述第二反相器(132)的输出端与所述触发器(140)电连接。

5.如权利要求1所述的缩延时驱动电路(100)，其特征在于，所述上拉模块(110)的上拉能力大于所述下拉模块(120)的下拉能力，当处于缩延时状态时，所述下拉模块(120)也导通。

6.如权利要求5所述的缩延时驱动电路(100)，其特征在于，所述下拉模块(120)包括第一NMOS管(NM1)，所述第一NMOS管(NM1)的源极接地，所述第一NMOS管(NM1)的漏极连接所述传输模块(130)，所述第一NMOS管(NM1)的栅极输入偏置电压，并在处于正常工作状态与缩延时状态时均导通。

7.如权利要求1所述的缩延时驱动电路(100)，其特征在于，所述缩延时驱动电路(100)还包括第二NMOS管(NM2)，所述第二NMOS管(NM2)的栅极与所述传输模块(130)的输入端电连接，所述第二NMOS管(NM2)的源极与漏极均接地。

8.如权利要求1所述的缩延时驱动电路(100)，其特征在于，所述缩延时驱动电路(100)还包括第三NMOS管(NM3)，所述第三NMOS管(NM3)的漏极与所述传输模块(130)的输入端电连接，所述第三NMOS管(NM3)的源极接地，所述第三NMOS管(NM3)的栅极连接驱动信号。

9.如权利要求1所述的缩延时驱动电路(100)，其特征在于，所述触发器(140)包括RS触发器，所述传输模块(130)与所述RS触发器的S端电连接，所述RS触发器的R端用于接收低电平使能信号。

10.一种电子设备，其特征在于，所述电子设备包括如权利要求1至9任一项所述的缩延时驱动电路(100)。