CN112702050B - 集成电路芯片和电子装置 - Google Patents

Abstract

一种集成电路芯片和电子装置。该集成电路芯片包括至少一个可控去耦电容单元。至少一个可控去耦电容单元包括去耦电容单元和第一开关电路；去耦电容单元包括第一端和第二端；第一开关电路的第一端被配置为与去耦电容单元的第一端耦接，第一开关电路的第二端被配置为与第一电源线耦接，第一开关电路的控制端被配置为接收第一开关控制信号，第一开关控制信号的导通部分使得第一开关电路导通从而将去耦电容单元的第一端与第一电源线耦接；去耦电容单元的第一端被配置为在工作中可从第一电源线接收第一电源电压，去耦电容单元的第二端被配置为在工作中可从第二电源线接收第二电源电压，第一电源电压不同于第二电源电压。

Description

集成电路芯片和电子装置

技术领域

本公开的实施例涉及一种集成电路芯片和电子装置。

背景技术

在集成电路中，由于互连线存在电阻，流过电源网络的电流会造成电压降(IRDrop)现象，也即，负载(例如，逻辑单元)接收的电源电压小于电压源提供的电源电压的现象。电源压降导致的噪声不但可能破坏动态信号的传输斜率(使之变得更差)；还可能会造成电路的时序延迟和逻辑错误。

随着集成电路工艺尺寸变小，电源电压相应降低，而时钟频率却不断提高，电源网格中的动态电流变化率越来越大，这使得动态电源压降(IR Drop)的问题更为突出。例如，动态电路中，时钟频率越快，则电流的改变率越大，这导致电源网络上的噪声也加大。例如，电路中大量的标准单元同时翻转时会导致充放电瞬间电流增大，这使得电路动态供电电压下降或者地线电压升高(地弹)，引起的动态电压降。

由于电压降的大小与从电压源的供电端口到负载之间的电源线上的等效阻抗以及流经电源线的电流的大小相关，因此可以通过在电压源的供电端口到负载之间的电源网络中插入去耦电容单元(例如，连接在电源线和地线之间)，并利用去耦电容单元局部吸附电荷，分流部分电流，由此可以缓解电压降现象。此外，在去耦电容单元对应的区域(例如，所在的区域)的电源电压降低至影响集成电路的功能的程度时，去耦电容单元可以通过释放所吸附的电荷，部分地抵消去耦电容单元对应的区域的电源电压降低对逻辑单元的不利影响。

发明内容

本公开的至少一个实施例提供了一种集成电路芯片，其包括至少一个可控去耦电容单元。所述至少一个可控去耦电容单元包括去耦电容单元和第一开关电路；所述去耦电容单元包括第一端和第二端；所述第一开关电路的第一端被配置为与所述去耦电容单元的第一端耦接，所述第一开关电路的第二端被配置为与第一电源线耦接，所述第一开关电路的控制端被配置为接收第一开关控制信号，所述第一开关控制信号的导通部分被配置为使得所述第一开关电路导通从而将所述去耦电容单元的第一端与所述第一电源线耦接；以及所述去耦电容单元的第一端被配置为在工作中可从所述第一电源线接收第一电源电压，所述去耦电容单元的第二端被配置为在工作中可从第二电源线接收第二电源电压，所述第一电源电压不同于所述第二电源电压。

例如，在所述集成电路芯片的至少一个示例中，所述至少一个可控去耦电容单元还包括第二开关电路；所述第二开关电路的第一端被配置为与所述去耦电容单元的第二端耦接，所述第二开关电路的第二端被配置为与所述第二电源线耦接；以及所述第二开关电路的控制端被配置为接收第二开关控制信号，所述第二开关控制信号的导通部分被配置为使得所述第二开关电路导通从而将所述去耦电容单元的第二端与所述第二电源线耦接。

例如，在所述集成电路芯片的至少一个示例中，所述去耦电容单元包括第一P型晶体管和第一N型晶体管；所述第一P型晶体管的栅极与所述第一N型晶体管的漏极电连接；以及所述第一P型晶体管的漏极与所述第一N型晶体管的栅极电连接。

例如，在所述集成电路芯片的至少一个示例中，所述第一P型晶体管的源极和所述第一N型晶体管的源极分别被配置为所述去耦电容单元的第一端和所述去耦电容单元的第二端。

例如，在所述集成电路芯片的至少一个示例中，所述第一开关电路包括第二P型晶体管；所述第二P型晶体管的栅极被配置为接收所述第一开关控制信号；所述第二P型晶体管的源极被配置为与所述第一电源线耦接；所述第二P型晶体管的漏极被配置为与所述第一P型晶体管的源极电连接。

例如，在所述集成电路芯片的至少一个示例中，所述第二开关电路包括第二N型晶体管；所述第二N型晶体管的栅极被配置为接收所述第二开关控制信号；所述第二N型晶体管的源极被配置为与所述第二电源线耦接；以及所述第二N型晶体管的漏极被配置为与所述第一N型晶体管的源极电连接。

例如，在所述集成电路芯片的至少一个示例中，所述去耦电容单元还包括至少一个第三P型晶体管和至少一个第三N型晶体管的至少一个；所述至少一个第三P型晶体管与所述第一P型晶体管并联；以及所述至少一个第三N型晶体管与所述第一N型晶体管并联。

例如，在所述集成电路芯片的至少一个示例中，所述第一电源电压大于所述第二电源电压。

例如，在所述集成电路芯片的至少一个示例中，所述集成电路芯片还包括多个固定容值式去耦电容单元。所述多个固定容值式去耦电容单元的第一端被配置为分别为与所述第一电源线耦接；以及所述多个固定容值式去耦电容单元的第二端被配置为分别与所述第二电源线耦接。

例如，在所述集成电路芯片的至少一个示例中，所述集成电路芯片还包括多个标准单元。所述至少一个可控去耦电容单元位于所述多个标准单元的间隙中。

本公开的至少一个实施例还提供了一种电子装置，其包括：本公开的至少一个实施例提供的任一集成电路芯片。

例如，在所述电子装置的至少一个示例中，所述集成电路芯片还包括控制信号生成电路；所述控制信号生成电路被配置为生成开关控制信号；以及所述开关控制信号用于形成所述第一开关控制信号。

例如，在电子装置的至少一个示例中，所述集成电路芯片还包括第一反相电路；所述第一反相电路的第一端被配置为与所述控制信号生成电路的输出端耦接，以从所述控制信号生成电路的输出端接收所述开关控制信号；所述第一反相电路的被配置为将所述开关控制信号反相，以基于所述开关控制信号生成所述第一开关控制信号；以及所述第一反相电路的第二端被配置为与所述第一开关电路的控制端耦接，以将所述第一开关控制信号提供给所述第一开关电路的控制端。

例如，在电子装置的至少一个示例中，所述可控去耦电容单元还包括第二开关电路；所述第二开关电路的第一端被配置为与所述去耦电容单元的第二端耦接，所述第二开关电路的第二端被配置为与所述第二电源线耦接；所述集成电路芯片还包括缓冲电路；所述缓冲电路的第一端被配置为与所述控制信号生成电路的输出端耦接，以从所述控制信号生成电路的输出端接收所述开关控制信号；所述缓冲电路被配置为基于所述开关控制信号生成所述第二开关控制信号；以及所述缓冲电路的第二端被配置为与所述第二开关电路的控制端耦接，以将所述第二开关控制信号提供给所述第二开关电路的控制端。

例如，在电子装置的至少一个示例中，所述缓冲电路包括偶数个第二反相电路，所述偶数个第二反相电路彼此串联；以及所述第一反相电路和所述偶数个第二反相电路的每个包括反相器。

例如，在所述电子装置的至少一个示例中，所述电子装置还包括:电压调节模块。所述电压调节模块被配置为：输出调压信号，并基于所述调压信号调节所述第一电源电压；以及所述控制信号生成电路还被配置为：接收所述调压信号，并基于所述调压信号生成所述开关控制信号。

例如，在所述电子装置的至少一个示例中，所述电压调节模块包括电压调节确定模块和电压控制模块；所述电压调节确定模块被配置为生成并输出所述调压信号；以及所述电压控制模块被配置为基于所述调压信号调节所述第一电源电压。

例如，在所述电子装置的至少一个示例中，所述电压控制模块被配置为：响应于所述调压信号为第一调压信号，调高所述第一电源电压，以及响应于所述调压信号为第二调压信号，调低所述第一电源电压；所述控制信号生成电路被配置为：响应于所述调压信号为所述第一调压信号，使得所述第一开关控制信号为无效信号，以及响应于所述调压信号为所述第二调压信号，使得所述第一开关控制信号为有效信号。

例如，在所述电子装置的至少一个示例中，所述至少一个可控去耦电容单元包括多个所述可控去耦电容单元；所述多个可控去耦电容单元中的第一部分的第一开关电路被配置为在工作中持续接收有效信号，以使得所述第一部分的第一开关电路接收的第一开关控制信号仅具有导通部分；以及所述多个可控去耦电容单元中的第二部分的第一开关电路被配置为在工作中持续接收无效信号，以使得所述第一部分的第一开关电路接收的第一开关控制信号不具有导通部分。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1是一种集成电路芯片的示意图；

图2A示出了图1所示的集成电路芯片的去耦电容单元的等效电路图；

图2B示出了图1所示的集成电路芯片的泄漏电流；

图3是本公开的至少一个实施例提供的一种集成电路芯片的示例性框图；

图4是图3所示的集成电路芯片的第一个示例的示意图；

图5是图4所示的集成电路芯片的另一个示意图；

图6是图3所示的集成电路芯片的第二个示例的示意图；

图7是本公开的至少一个实施例提供的另一种集成电路芯片的示例性框图；

图8是本公开的至少一个实施例提供的再一种集成电路芯片的示意图；

图9是本公开的至少一个实施例提供的再一种集成电路芯片的示意图；

图10是本公开的至少一个实施例提供的再一种集成电路芯片的示意图；

图11是本公开的至少一个实施例提供的电子装置的示例性框图；

图12A是本公开的至少一个实施例提供的再一种集成电路芯片的示意图；

图12B是本公开的至少一个实施例提供的再一种集成电路芯片的示意图；

图13是图11所示的电子装置的第一个示例的示例性框图；

图14是图11所示的电子装置的第二个示例的示例性框图；

图15是图11所示的电子装置的第三个示例的示例性框图；以及

图16是图11所示的电子装置的第四个示例的示例性框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本公开的至少一个实施例可能涉及的术语的说明如下。

芯片级系统(system on chip，SOC)、也被称为片上系统或者系统级芯片。例如，芯片级系统可以包括一个具有专用目标的集成电路。

PMOS：N型衬底、P型沟道金属氧化物半导体场效应(MOS)晶体管。

NMOS：N沟道金属氧化物半导体场效应(MOS)晶体管。

图1是一种集成电路芯片500的示意图。如图1所示，该集成电路芯片500包括去耦电容单元511；该去耦电容单元511的第一端被配置为与第一电源线501耦接，以在工作中从第一电源线501接收第一电源电压；该去耦电容单元511的第二端被配置为与第二电源线502耦接，以在工作中从第二电源线502接收第二电源电压；第一电源电压例如大于第二电源电压。例如，第一电源线501与电压源的供电端口耦接，第二电源线502为地线。例如，通过将去耦电容单元511耦接在第一电源线501和第二电源线502之间，可以降低动态电压降对集成电路芯片500的性能的不利影响。

如图1所示，该去耦电容单元511包括P型晶体管(例如，P型MOS晶体管，PMOS)511p和N型晶体管(例如，N型MOS晶体管，NMOS)511n；P型晶体管511p的栅极耦接到N型晶体管511n的漏极，P型晶体管511p的漏极耦接到N型晶体管511n的栅极；在上电以后，P型晶体管511p的栅极的电压为第二电源电压(例如，零电位)，N型晶体管511n的栅极的电压为第一电源电压。

图2A示出了图1所示的集成电路芯片500的去耦电容单元511的等效电路图；如图2A所示，图1所示的集成电路芯片500的去耦电容单元511可以等效为彼此串联的电容C_eff和电阻R_eff。电容C_eff和电阻R_eff满足以下的表达式。

C_eff≈C_eff_p||C_eff_n＝C_eff_p+C_eff_n。

R_eff≈(R_eff_p+R_on_n)||(R_eff_n+R_on_p)。

此处，“||”表示并联；C_eff_p和C_eff_n分别为P型晶体管511p和N型晶体管511n的本征有效电容；R_eff_p和R_eff_n分别为P型晶体管511p和N型晶体管511n的本征有效电阻；R_on_p和R_on_n分别为P型晶体管511p和N型晶体管511n的沟道电阻。

本公开的发明人在研究中注意到，图1所示的集成电路芯片500存在因去耦电容单元511导致的泄漏电流，并且，在集成电路芯片500中设置过多的图1所示的去耦电容单元511将导致集成电路芯片500的功耗增加；因此，在满足有效抑制动态电压降对集成电路芯片500的性能的不利影响的情况下，应当尽可能的降低集成电路芯片500包括的去耦电容单元511的数目。下面结合图2B对图1所示的集成电路芯片500的泄漏电流进行示例性说明。

图2B示出了图1所示的集成电路芯片500的泄漏电流。例如，如图2B所示，集成电路芯片500的泄漏电流包括栅氧化层漏电流(使用黑色虚线表示)和衬底漏电流(使用点划线表示)。例如，图1所示的集成电路芯片500的泄漏电流为固定值。

例如，如图2B所示，栅氧化层漏电流(也即，通过MOS管栅氧的隧穿电流)从第一电源线501经由P型晶体管511p的沟道和栅极两条通路分别传输至N型晶体管511n(例如，分别传输至N型晶体管511n的栅极和沟道)，最后，栅氧化层漏电流传输至第二电源线502。

本公开的发明人在研究中注意到，在图1所示的集成电路芯片500的产品中，去耦电容单元511的数目和位置固定不变，对应地，集成电路芯片500包括的去耦电容单元511的总体电容值固定不变；因此，为了在不明显增加集成电路功耗的情况下，使得集成电路芯片500包括的去耦电容单元511能够有效抑制动态电压降对集成电路芯片500的性能的不利影响，需要对集成电路芯片500包括的去耦电容单元511的数目和位置进行多次设计、模拟、版图制作、制造和测试，这增大了开发的工作量和成本。

例如，在集成电路芯片500的物理实现流程中，去耦电容单元511(例如，去耦电容标准单元)的插入都是在集成电路芯片500的布局布线完成后做的；去耦电容单元511被设置(例如，插入)在集成电路芯片500的未被标准单元利用的空白区域；在去耦电容单元511插入动作完成后，整个集成电路芯片500的去耦电容单元511的类型、数量和物理位置已经确定；此种情况下，如果已插入的去耦电容单元511不能满足要求，则需要修改版图以及去耦电容标准单元的位置后，并通过测试来确定修改后的集成电路芯片500包括去耦电容单元511是否满足需求，这增大了开发的工作量和成本。

此外，在集成电路芯片500工作时，无法根据去耦电容单元511所在区域的电源电压(例如，第一电源电压)的动态变化情况，对该区域的去耦电容单元511的总体容值进行动态调节，由此无法进一步地降低集成电路芯片500的功耗。

本公开的发明人在研究中还注意到，除了可以通过在集成电路芯片中设置去耦电容单元的方法来应对集成电路芯片可能存在的时序偏差问题，还可以通过主动调节集成电路芯片的第一电源电压来在应对集成电路芯片可能存在的时序偏差问题。例如，在出现预定数目(例如，2-5个)的时序偏差预警的情况下，调高第一电源电压，以降低出现逻辑错误以及逻辑错误导致的误操作的可能性；在预定数目的时钟周期(例如，80-120个)均没有出现时序偏差预警的情况下，调低第一电源电压，以降低功耗。

本公开的发明人在研究中还注意到，在第一电源电压较高的情况下，电压降现象引起的噪声对集成电路芯片的影响较小(例如，引起误操作的可能性较小)；在第一电源电压较低的情况下，电压降现象引起的噪声对集成电路芯片的影响较大(例如，引起误操作的可能性较大)，并限制了第一电源电压的进一步降低。

本公开的发明人在研究中还注意到，为了降低电压源的复杂程度，电压源提供的第一电源电压通常为少量的分立值，这使得集成电路芯片的调节能力较为粗放，并增加了第一电源电压的调节频率(对应地，增大了调节第一电源电压的功耗)。

本公开的至少一个实施例提供了一种集成电路芯片和电子装置。该集成电路芯片包括至少一个可控去耦电容单元。至少一个可控去耦电容单元包括去耦电容单元和第一开关电路；去耦电容单元包括第一端和第二端；第一开关电路的第一端被配置为与去耦电容单元的第一端耦接，第一开关电路的第二端被配置为与第一电源线耦接，第一开关电路的控制端被配置为接收第一开关控制信号，第一开关控制信号的导通部分使得第一开关电路导通从而将去耦电容单元的第一端与第一电源线耦接；以及去耦电容单元的第一端被配置为在工作中可从第一电源线接收第一电源电压，去耦电容单元的第二端被配置为在工作中可从第二电源线接收第二电源电压，第一电源电压不同于第二电源电压。

例如，通过使得集成电路芯片包括可控去耦电容单元，可以在满足集成电路芯片对抑制电压降问题的需求的情况下，更精细的调节集成电路芯片的总体容值和功耗。

下面通过几个示例和实施例对根据本公开的至少一个实施例提供的集成电路芯片进行非限制性的说明，如下面所描述的，在不相互抵触的情况下这些具体示例和实施例中不同特征可以相互组合，从而得到新的示例和实施例，这些新的示例和实施例也都属于本公开保护的范围。

图3是本公开的至少一个实施例提供的一种集成电路芯片100的示例性框图。图4是图3所示的集成电路芯片100的第一个示例的示意图；图5是图4所示的集成电路芯片100的另一个示意图。下面结合图3-图5对本公开的至少一个实施例提供的一种集成电路芯片100进行示例性说明。

如图3所示，该集成电路芯片100包括至少一个可控去耦电容单元103。例如，该可控去耦电容单元103位于该集成电路芯片100的封装(例如，外壳)的内部。例如，可控去耦电容单元103可以实现为集成电路芯片100的标准单元的一类。

如图3所示，至少一个可控去耦电容单元103包括去耦电容单元110、第一开关电路121和第二开关电路122。

如图3所示，去耦电容单元110包括第一端和第二端；去耦电容单元110的第一端TM1被配置为在工作中可从第一电源线101接收第一电源电压，去耦电容单元110的第二端TM2被配置为在工作中可从第二电源线102接收第二电源电压，第一电源电压不同于第二电源电压。例如，第一电源电压大于第二电源电压。例如，第二电源电压为零。

如图3所示，第一开关电路121的第一端被配置为与去耦电容单元110的第一端TM1耦接，第一开关电路121的第二端被配置为与第一电源线101耦接，第一开关电路121的控制端CTL1被配置为接收第一开关控制信号S_g1，第一开关控制信号S_g1的导通部分被配置为使得第一开关电路121导通从而将去耦电容单元110的第一端TM1与第一电源线101耦接。例如，在去耦电容单元110的第一端TM1与第一电源线101耦接的情况下，去耦电容单元110的第一端TM1可从第一电源线101接收第一电源电压。

例如，在一些示例中，本公开的至少一个实施例中的两个元件的“耦接”是指两个元件在功能上有关联，这种关联通过电连接和信号通信的至少一种实现，不再赘述。

如图3所示，第二开关电路122的第一端被配置为与去耦电容单元110的第二端TM2耦接，第二开关电路122的第二端被配置为与第二电源线102耦接；第二开关电路122的控制端CTL2被配置为接收第二开关控制信号S_g2，第二开关控制信号S_g2的导通部分被配置为使得第二开关电路122导通从而将去耦电容单元110的第二端TM2与第二电源线102耦接。例如，在去耦电容单元110的第二端TM2与第二电源线102耦接的情况下，去耦电容单元110的第二端TM2可从第二电源线102接收第二电源电压。

例如，如图3-图5所示，去耦电容单元110包括第一P型晶体管(例如，PMOS)和第一N型晶体管(例如，NMOS)。例如，如图3-图5所示，第一P型晶体管的栅极与第一N型晶体管的漏极电连接；第一P型晶体管的漏极与第一N型晶体管的栅极电连接。例如，如图3-图5所示，第一P型晶体管的源极和第一N型晶体管的源极分别被配置为去耦电容单元110的第一端TM1和去耦电容单元110的第二端TM2。

例如，如图3-图5所示，在去耦电容单元110的第二端TM2与第二电源线102耦接的情况下，第一P型晶体管的栅极的电压为第二电源电压；在去耦电容单元110的第一端TM1与第一电源线101耦接的情况下，第一N型晶体管的栅极的电压为第一电源电压。

例如，如图3-图5所示，第一开关电路121包括第二P型晶体管；第二P型晶体管的栅极被配置为接收第一开关控制信号S_g1；第二P型晶体管的源极被配置为与第一电源线101耦接；第二P型晶体管的漏极被配置为与第一P型晶体管的源极电连接。例如，在第一电源电压大于第二电源电压的情况下，通过使得第一开关电路121包括第二P型晶体管，可以使得第一开关电路121的第一端的信号与第二开关电路122的第二端的信号更为接近，也即，可以提升第一开关电路121的信号传输能力。

例如，第二开关电路122包括第二N型晶体管；第二N型晶体管的栅极被配置为接收第二开关控制信号S_g2；第二N型晶体管的源极被配置为与第二电源线102耦接；以及第二N型晶体管的漏极被配置为与第一N型晶体管的源极电连接。例如，在第一电源电压大于第二电源电压的情况下，通过使得第二开关电路122包括第二N型晶体管，可以使得第二开关电路122的第一端的信号与第二开关电路122的第二端的信号更为接近，也即，可以提升第二开关电路122的信号传输能力。

例如，第一开关电路121包括的晶体管和第二开关电路122包括的晶体管(例如，MOS管)分别用于控制第一开关电路121和第二开关电路122的开启和关闭，对可控去耦电容单元103的有效电容值影响不大。例如，为了减小集成电路芯片100的泄漏电流以及可控去耦电容单元103(可控去耦电容标准单元)占据的版图的面积，在实际电路设计时，可以使得第一开关电路121包括的晶体管和第二开关电路122包括的晶体管的尺寸小于去耦电容单元110包括的晶体管的尺寸。

图5示出了图4所示的集成电路芯片100的泄漏电流，上述集成电路芯片100的泄漏电流(例如，静态漏电流)包括栅氧化层漏电流(使用黑色虚线表示)和衬底漏电流(使用点划线表示)

例如，如图3-图5所示，第一开关电路121被配置为控制第一电源线101到去耦电容单元110的泄漏电流(例如，沟道电流)。例如，第一开关控制信号S_g1包括导通部分和截止部分的至少一个；第一开关控制信号S_g1的导通部分使得第一开关电路121导通从而将去耦电容单元110的第一端TM1与第一电源线101耦接，也即，允许泄漏电流从第一电源线101经由第一开关电路121传输至去耦电容单元110的第一端TM1；第一开关控制信号S_g1的截止部分使得第一开关电路121关闭，去耦电容单元110的第一端TM1悬接，并切断泄漏电流从第一电源线101至去耦电容单元110的第一端TM1的通路，也即，不允许泄漏电流从第一电源线101经由第一开关电路121传输至去耦电容单元110的第一端TM1；此种情况下，可控去耦电容单元103处于低功耗模式。

例如，如图3所示，第二开关电路122被配置为控制去耦电容到第二电源线102的泄漏电流(例如，沟道电流)。例如，第二开关控制信号S_g2包括导通部分和截止部分的至少一个；第二开关控制信号S_g2的导通部分使得第二开关电路122导通从而将去耦电容单元110的第二端TM2与第二电源线102耦接，也即，允许泄漏电流从去耦电容单元110的第二端TM2经由第二开关电路122传输至第二电源线102；第二开关控制信号S_g2的截止部分使得第二开关电路122关闭，去耦电容单元110的第二端TM2悬接，并切断泄漏电流从去耦电容单元110的第二端TM2至第二电源线102的通路，也即，不允许泄漏电流从去耦电容单元110的第二端TM2经由第二开关电路122传输至第二电源线102；此种情况下，可控去耦电容单元103处于低功耗模式。

例如，第一开关控制信号S_g1包括导通部分和截止部分，第二开关控制信号S_g2包括导通部分和截止部分，且第一开关控制信号S_g1的导通部分与第二开关控制信号S_g2的导通部分在时间上至少部分重叠，由此使得第一开关电路121和第二开关电路122在对应于上述时间上重叠部分的时间段中同时开启，并使得可控去耦电容单元103的第一端和第二端在上述时间段分别耦接到第一电源线101和第二电源线102上。例如，在上述第一个示例中第一开关控制信号S_g1的导通部分与第二开关控制信号S_g2的导通部分在时间上可以完全对应和重叠，也即，第一开关电路121和第二开关电路122同时开启、同时关闭。

例如，在第一开关电路121包括第二P型晶体管，第二开关电路122包括第二N型晶体管的情况下，第一开关控制信号S_g1的导通部分为第一电平，第二开关控制信号S_g2的导通部分为不同于第一电平的第二电平；第一开关控制信号S_g1的截止部分为第二电平，第二开关控制信号S_g2的截止部分为第一电平。

例如，在第一开关电路121和第二开关电路122均开启的情况下，去耦电容单元110的第一端TM1和第二端TM2与对应的电源线耦接，此种情况下，该可控去耦电容单元103处于去耦电容模式。例如，第一开关电路121和第二开关电路122中的至少一个关闭的情况下，去耦电容单元110的第一端TM1和第二端中的至少一个无法与对应的电源线耦接，此种情况下，因该可控去耦电容单元103引起的泄漏电流降低，可控去耦电容单元103处于低功耗模式。

下面结合仿真验证进行示例性说明。本公开的发明人通过仿真验证注意到，在第一开关电路121和第二开关电路122同时开启时，本公开的至少一个实施例提供的集成电路芯片100的去耦电容单元110的总体有效容值与设置同等数量的固定容值式去耦电容单元110的集成电路芯片100的总体容值(去耦电容单元110的总体容值)基本一致，且本公开的至少一个实施例提供的集成电路芯片100的静态功耗比设置同等数量的固定容值式去耦电容单元110的集成电路芯片100的静态功耗略小；在第一开关电路121和第二开关电路122同时关闭时，相比于上述设置同等数量的固定容值式去耦电容单元110的集成电路芯片100，本公开的至少一个实施例提供的集成电路芯片100的去耦电容单元110的总体有效容值和静态功耗均明显下降，例如，静态功耗降低至上述设置同等数量的固定容值式去耦电容单元110的集成电路芯片100的静态功耗的十分之一。

例如，通过设置第一开关电路121，使得可控去耦电容单元103可以在去耦电容模式和低功耗模式之间切换，由此可以调节集成电路芯片100的去耦电容单元110的总体容值(有效容值)和功耗，由此可以在满足集成电路芯片100对抑制电压降问题的需求的情况下，更精细的调节集成电路芯片100的功耗(例如，静态功耗)，

例如，通过使得可控去耦电容还包括第二开关电路122，且使得第二开关电路122和第一开关电路121对去耦电容单元110进行串联控制，可以进一步地降低泄露电流，并可以降低第二电源线102上的第二电源电压的波动与去耦电容单元110之间的相互影响。

需要说明的是，为清楚起见和方便描述，图3-图5所示的集成电路芯片100仅包括一个可控去耦电容单元103，但本公开的至少一个实施例提供的集成电路芯片100不限于此。例如，本公开的至少一个实施例提供的至少一个集成电路芯片100可以包括两个或多个可控去耦电容单元103。

需要说明的是，本公开的至少一个实施例提供的可控去耦电容单元103的第一开关电路121接收的第一开关控制信号S_g1不限于包括导通部分和截止部分；在一些示例中，多个可控去耦电容单元103中的部分可控去耦电容单元103的第一开关电路121接收的第一开关控制信号S_g1可以仅包括截止部分而不具有导通部分，也即，多个可控去耦电容单元103中的部分可控去耦电容单元103的第一开关电路被配置为在工作中持续接收无效信号，具体请见图16所示的示例，在此不再赘述。

需要说明的是，尽管图4所示的集成电路芯片100中第一开关电路121和第二开关电路122均具有单个晶体管，但本公开的至少一个实施例提供的集成电路芯片100的第一开关电路121和第二开关电路122不限于此。例如，本公开的至少一个实施例提供的至少一个集成电路芯片100的第一开关电路121和第二开关电路122的至少一个还可以具有串联的多个晶体管，以进一步降低泄露电流。

需要说明的是，尽管图4所示的集成电路芯片100的去耦电容单元110仅包括一个第一P型晶体管和一个第一N型晶体管，但本公开的至少一个实施例提供的集成电路芯片100的去耦电容单元110不限于此。例如，本公开的至少一个实施例提供的至少一个去耦电容单元110还包括至少一个第三P型晶体管Tp(例如，多个第三P型晶体管Tp)和至少一个第三N型晶体管Tn(例如，多个第三N型晶体管Tn)的至少一个。下面结合图6进行示例性说明。

图6是图3所示的集成电路芯片100的第二个示例的示意图；图6所示的集成电路芯片100与图4所示的集成电路芯片100相似，因此，在此仅阐述两者的不同之处，相似之处不再赘述。

例如，如图6所示，去耦电容单元110还包括至少一个(例如，两个)第三P型晶体管Tp和至少一个(例如，两个)第三N型晶体管Tn；至少一个第三P型晶体管Tp(例如，两个第三P型晶体管Tp的每个)与第一P型晶体管并联；至少一个第三N型晶体管Tn(例如，两个第三N型晶体管Tn的每个)与第一N型晶体管并联。

例如，如图6所示，“至少一个第三P型晶体管Tp(例如，两个第三P型晶体管Tp的每个)与第一P型晶体管并联”，是指至少一个第三P型晶体管Tp的栅极、源极和漏极分别与第一P型晶体管栅极、源极和漏极电连接；“至少一个第三N型晶体管Tn(例如，两个第三N型晶体管Tn的每个)与第一N型晶体管并联”，是指至少一个第三N型晶体管Tn的栅极、源极和漏极分别与第一N型晶体管栅极、源极和漏极电连接。

例如，通过使得去耦电容单元110还包括至少一个第三P型晶体管Tp和至少一个第三N型晶体管Tn的至少一个，可以增加去耦电容单元110的有效容值(例如，实现去耦电容单元110的有效容值的倍增)，由此可以在第一开关电路121的设置数目不变的情况下，增加有效容值的可调范围；并且，可以在有效容值的可调范围不变的情况下，降低第一开关电路121的设置数目以及集成电路芯片100包括的第一开关电路121占据集成电路芯片100的面积。

图7是本公开的至少一个实施例提供的另一种集成电路芯片100的示例性框图；图7所示的集成电路芯片100与图3所示的集成电路芯片100相似，因此，在此仅阐述两者的不同之处，相似之处不再赘述。

例如，如图7所示，相比于图3所示的集成电路芯片100，图7所示的集成电路芯片100还包括至少一个(例如，多个)固定式去耦电容单元130；多个固定式去耦电容单元130的第一端TM1被配置为分别为与第一电源线101耦接；多个固定式去耦电容单元130的第二端TM2被配置为分别与第二电源线102耦接。

例如，通过使得集成电路芯片100包括固定式去耦电容单元130，可以降低集成电路芯片100包括的可控去耦电容单元103的数目，由此可以降低第一开关电路121的设置数目以及集成电路芯片100包括的第一开关电路121占据集成电路芯片100的面积，由此可以根据实际应用需求增大集成电路芯片100包括的去耦电容单元110的总体容值。例如，图7所示的固定式去耦电容单元130可以与图3-图6所示的去耦电容单元110具有相同或相似的结构，在此不再赘述。

图8是本公开的至少一个实施例提供的再一种集成电路芯片100的示意图。例如，如图8所示，集成电路芯片100还包括多个标准单元140(例如，除去耦电容标准单元之外的标准单元)。例如，多个标准单元140的电路可以包括组合逻辑电路和时序逻辑电路；组合电路包括：反向器、与非门、或非门、缓冲器、与门、或门、数据选择器、异或门、上拉网络和下拉网络的任意一个或者任意组合；时序电路包括：锁存器和寄存器的任意一个或者任意组合。

例如，如图8所示，至少一个可控去耦电容单元103(例如，可控去耦电容单元103的每个)位于多个标准单元140的间隙中。例如，如图8所示，集成电路芯片100还包括至少一个固定式去耦电容单元130(例如，多个固定式去耦电容单元130)，至少一个固定式去耦电容单元130(例如，多个固定式去耦电容单元130的每个)位于多个标准单元140的间隙中。

需要说明的是，尽管图3-图7所示的集成电路芯片100的可控去耦电容单元103均包括第一开关电路121和第二开关电路122，但本公开的至少一个实施例提供的集成电路芯片100不限于此，在一些示例中，集成电路芯片100的至少一个可控去耦电容单元103(例如，图3-图7所示的集成电路芯片100的至少一个可控去耦电容单元103)可以仅包括第一开关电路121和第二开关电路122中的一个，下面结合图9和图10进行示例性说明。

图9是本公开的至少一个实施例提供的再一种集成电路芯片100的示意图；图10是本公开的至少一个实施例提供的再一种集成电路芯片100的示意图。图9和图10所示的集成电路芯片100与图4所示的集成电路芯片100相似，因此，在此仅阐述图9和图10所示的集成电路芯片100与图4所示的集成电路芯片100的不同之处，相似之处不再赘述。

例如，如图9所示，集成电路芯片100的可控去耦电容单元103可以包括第一开关电路121，但不包括第二开关电路122；此种情况下，去耦电容单元110的第二端TM2与第二电源线102耦接。例如，如图10所示，集成电路芯片100的可控去耦电容单元103可以包括第二开关电路122，但不包括第一开关电路121，此种情况下，去耦电容单元110的第一端TM1与第一电源线101耦接。

本公开的至少一个实施例提供了一种电子装置10。图11是本公开的至少一个实施例提供的电子装置10的示例性框图。例如，如图11所示，该电子装置10包括：本公开的至少一个实施例提供的任一集成电路芯片100。

图12A是本公开的至少一个实施例提供的再一种集成电路芯片100的示意图。图12B是本公开的至少一个实施例提供的再一种集成电路芯片100的示意图。

例如，如图12A和图12B所示，集成电路芯片100还包括控制信号生成电路150；控制信号生成电路150被配置为生成开关控制信号S_g；开关控制信号S_g用于形成第一开关控制信号S_g1。下面结合图12A和图12B进行示例性说明。

例如，如图12A所示，控制信号生成电路150被配置为生成开关控制信号S_g；控制信号生成电路150生成的开关控制信号S_g包括第一开关控制信号S_g1和第二开关控制信号S_g2，且第一开关控制信号S_g1和第二开关控制信号S_g2分别被提供至第一开关电路121的控制端CTL1和第二开关电路122的控制端CTL2。例如，第一开关控制信号S_g1和第二开关控制信号S_g2为反相的信号，以使得第一开关电路121的和第二开关电路122同时开启，同时关闭。

例如，如图12B所示，集成电路芯片100还包括奇数个(例如，一个)第一反相电路161以及缓冲电路。例如，通过使得集成电路芯片100包括奇数个第一反相电路161以及缓冲电路，可以在改善第一开关控制信号S_g1和第二开关控制信号S_g2的信号质量(例如，延迟特性)的情况下，降低控制信号生成电路150的输出端口的数目和复杂度，并使得第一开关控制信号S_g1和第二开关控制信号S_g2为反相的信号，以使得第一开关电路121的和第二开关电路122同时开启，同时关闭。

例如，如图12B所示，奇数个(例如，一个)第一反相电路161的每个包括一个反相器。下面以集成电路芯片100包括一个第一反相电路161为例进行示例性描述。

例如，如图12B所示，控制信号生成电路150被配置为生成开关控制信号S_g；第一反相电路161的第一端与控制信号生成电路150耦接，以从控制信号生成电路150接收开关控制信号S_g；第一反相电路161被配置为将开关控制信号S_g的相位反相(也即，反转180度)，以将开关控制信号S_g转换为第一开关控制信号S_g1。例如，如图12B所示，第一反相电路161的第二端与第一开关电路121的控制端CTL1耦接，以将第一开关控制信号S_g1提供至第一开关电路121的控制端CTL1。例如，第一反相电路161还被配置为改善开关控制信号S_g的信号质量，例如，第一反相电路161还被配置为使得反相后的开关控制信号S_g的时序与第一开关控制信号S_g1的预设的时序更为接近(例如，一致)。

例如，如图12B所示，缓冲电路的第一端被配置为与控制信号生成电路150的输出端耦接，以接收开关控制信号S_g；缓冲电路被配置为基于开关控制信号S_g生成第二开关控制信号S_g2；缓冲电路的第二端被配置为第二开关电路122的控制端CTL2耦接，以将第二开关控制信号S_g2提供给第二开关电路122的控制端CTL2。

例如，缓冲电路被配置为改善开关控制信号S_g的延迟，并将改善后的开关控制信号S_g作为第二开关控制信号S_g2输出。例如，如图12B所示，缓冲电路包括偶数个(例如，两个)第二反相电路162。例如，缓冲电路被配置为被配置为使得经偶数次反相后的开关控制信号S_g的时序与第二开关控制信号S_g2的预设的时序更为接近(例如，一致)。例如，通过使得缓冲电路包括偶数个(例如，两个)第二反相电路162，可以降低缓冲电路的尺寸、功耗和插入延迟的至少一个。

例如，如图12B所示，偶数个(例如，两个)第二反相电路162的每个包括一个反相器。下面以缓冲电路包括两个第二反相电路162为例进行示例性描述。

例如，如图12B所示，两个第二反相电路162彼此串联，两个第二反相电路162之一的第一端与控制信号生成电路150的输出端耦接，以从控制信号生成电路150的输出端接收开关控制信号S_g；两个第二反相电路162之一被配置为将开关控制信号S_g的相位反转180度，以将开关控制信号S_g转换为第一信号；两个第二反相电路162之一的第二端与两个第二反相电路162的另一个的第一端耦接，以将第一信号提供至两个第二反相电路162的另一个的第一端；两个第二反相电路162的另一个被配置为将第一信号的相位反转180度，以将第一信号转换为第二开关信号；两个第二反相电路162的另一个的第二端被配置为与第二开关电路122的控制端CTL2耦接，以将第二开关控制信号S_g2提供至第二开关电路122的控制端CTL2。

在一个示例中，对于图12B所示集成电路芯片100，奇数个第一反相电路161也可以耦接在控制信号生成电路150的输出端和第二开关电路122的控制端CTL2之间，对应地，缓冲电路可以耦接在控制信号生成电路150的输出端和第一开关电路121的控制端CTL1之间。

在另一个示例中，集成电路芯片100可以包括奇数个第一反相电路161，但不包括缓冲电路，此种情况下，奇数个第一反相电路161也可以耦接在控制信号生成电路150的输出端和第二开关电路122的控制端CTL2之间，或者耦接在控制信号生成电路150的输出端和第一开关电路121的控制端CTL1之间。

例如，本公开的至少一个实施例提供的电子装置10还包括电压调节模块200。下面以图13-图15进行示例性说明。

图13是图11所示的电子装置10的第一个示例的示例性框图；图14是图11所示的电子装置10的第二个示例的示例性框图。图15是图11所示的电子装置10的第三个示例的示例性框图。

例如，如图13和图14所示，电压调节模块200被配置为：输出调压信号S_vc，并基于调压信号S_vc调节第一电源电压。例如，电压控制模块202被配置为：响应于调压信号S_vc为第一调压信号，调高第一电源电压，以及响应于调压信号S_vc为第二调压信号，调低第一电源电压。

例如，如图15所示，电压调节模块200包括电压调节确定模块201和电压控制模块202；电压调节确定模块201被配置为生成并输出调压信号S_vc；电压控制模块202被配置为基于调压信号S_vc调节第一电源电压。

例如，在出现预定数目(例如，2-5个)的时序偏差预警的情况下，电压调节确定模块201生成并输出第一调压信号，电压控制模块202响应于调压信号S_vc为第一调压信号，调高第一电源电压，以降低出现逻辑错误以及逻辑错误导致的误操作的可能性；在预定数目的时钟周期(例如，80-120个)均没有出现时序偏差预警的情况下，电压调节确定模块201生成并输出第二调压信号，电压控制模块202响应于调压信号S_vc为第二调压信号，调低第一电源电压，以降低功耗。例如，第一电源电压为少量的分立值(例如，两个值，第一值和第二值)。

例如，如图13和图14所示，控制信号生成电路150还被配置为：接收调压信号S_vc，并基于调压信号S_vc生成开关控制信号S_g。例如，通过使得控制信号生成电路150被配置为基于电压调节模块200输出的调压信号S_vc生成开关控制信号S_g，可以在不额外设置电压降检测模块的情况下，复用电压调节模块200实现对控制信号生成电路150输出的开关控制信号S_g以及可控去耦单元103的状态的调节，由此可以在降低开发工作量的情况下，实现对集成电路芯片100的有效容值和功耗的更为精细的调节。

例如，控制信号生成电路150被配置为：响应于调压信号S_vc为第一调压信号(也即，用于调高第一电源电压的信号)，使得开关控制信号S_g允许第一开关控制信号S_g1为无效信号，也即，使得第一开关控制信号S_g1的在时间上对应于第一调压信号的部分为截止部分；此种情况下，可控去耦电容单元处于低功耗模式。

例如，在调压信号S_vc为第一调压信号的情况下，第一电源电压处于或即将处于较高的数值，此种情况下，电压降现象引起的噪声对集成电路芯片100的影响较小，因此，可以通过断开可控去耦电容单元103与第一电源线101之间的电连接，并使得可控去耦电容单元103处于低功耗模式，来降低功耗。

例如，响应于调压信号S_vc为第二调压信号(也即，用于调低第一电源电压的信号)，使得开关控制信号S_g允许第一开关控制信号S_g1为有效信号，也即，使得第一开关控制信号S_g1的在时间上对应于第一调压信号的部分为导通部分；此种情况下，可控去耦电容单元处于去耦电容模式。

例如，在调压信号S_vc为第二调压信号的情况下，第一电源电压处于或即将处于较低的数值，此种情况下，电压降现象引起的噪声对集成电路芯片100的影响较大，因此，可以使得可控去耦电容单元103与第一电源线101之间耦接，并使得可控去耦电容单元103处于去耦电容模式，由此不仅可以更好的应对突然出现的电压降现象，而且还可以将第一电源电压调节至更低的水平，以降低功耗。

在一些示例中，本公开的至少一个实施例提供的电子装置10可以包括多个电压调节模块200、多个控制信号生成电路和多组可控去耦电容单元。例如，多个电压调节模块200被配置为分别基于集成电路芯片100的多个区域的电压变化情况(例如，电压时序)生成并输出多个调压信号；多个调压信号被提供给多个控制信号生成电路中对应的控制信号生成电路。例如，每组可控去耦电容单元包括至少一个去耦电容单元(例如，多个去耦电容单元)，每组可控去耦电容单元包括的多个去耦电容单元形成可控去耦电容网络。例如，每组可控去耦电容单元包括至少一个去耦电容单元接收基于对应的控制信号生成电路生成并输出(基于对应于该组可控去耦电容单元和该控制信号生成电路的电压调节模块200)的开关控制信号生成的第一开关控制信号和第二开关控制信号。

图16是图11所示的电子装置10的第四个示例的示例性框图。例如，如图16所示，集成电路芯片100包括多个可控去耦电容单元103；多个可控去耦电容单元103中的第一部分的去耦电容单元103a的第一开关电路121被配置为在工作中持续接收有效信号(例如，控制信号生成电路150输出的有效信号)，也即，使得多个可控去耦电容单元103中的第一部分的第一开关电路121接收的第一开关控制信号S_g1仅包括导通部分而不包括截止部分；多个可控去耦电容单元103中的第二部分的去耦电容单元103b的第一开关电路121被配置为在工作中持续接收无效信号(例如，接地信号或者控制信号生成电路150输出的无效信号)，也即，使得多个可控去耦电容单元103中的第二部分的第一开关电路121接收的第一开关控制信号S_g1仅包括截止部分而不包括导通部分；此种情况下，可以在实现更精细的调节集成电路芯片100的功耗的情况下降低本公开的至少一个实施例提供了一种集成电路芯片100的开发工作量(例如，降低设计、模拟、版图制作、制造和测试的至少一项的次数)。例如，可以基于集成电路芯片100的测试结果确定多个可控去耦电容单元103的每个是属于多个可控去耦电容单元103中的第一部分，还是属于多个可控去耦电容单元103中的第二部分。

虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (17)

1.一种集成电路芯片，包括至少一个可控去耦电容单元，

其中，所述至少一个可控去耦电容单元包括去耦电容单元和第一开关电路；

所述去耦电容单元包括第一端和第二端；

所述第一开关电路的第一端被配置为与所述去耦电容单元的第一端耦接，所述第一开关电路的第二端被配置为与第一电源线耦接，所述第一开关电路的控制端被配置为接收第一开关控制信号，所述第一开关控制信号的导通部分被配置为使得所述第一开关电路导通从而将所述去耦电容单元的第一端与所述第一电源线耦接；以及

所述去耦电容单元的第一端被配置为在工作中可从所述第一电源线接收第一电源电压，所述去耦电容单元的第二端被配置为在工作中可从第二电源线接收第二电源电压，所述第一电源电压不同于所述第二电源电压，

其中，所述去耦电容单元包括第一P型晶体管和第一N型晶体管；所述第一P型晶体管的栅极与所述第一N型晶体管的漏极电连接；以及所述第一P型晶体管的漏极与所述第一N型晶体管的栅极电连接，

其中，所述去耦电容单元还包括与所述第一P型晶体管并联的至少一个第三P型晶体管和与所述第一N型晶体管并联的至少一个第三N型晶体管的至少一个。

2.根据权利要求1所述的集成电路芯片，其中，所述至少一个可控去耦电容单元还包括第二开关电路；

所述第二开关电路的第一端被配置为与所述去耦电容单元的第二端耦接，所述第二开关电路的第二端被配置为与所述第二电源线耦接；以及

所述第二开关电路的控制端被配置为接收第二开关控制信号，所述第二开关控制信号的导通部分被配置为使得所述第二开关电路导通从而将所述去耦电容单元的第二端与所述第二电源线耦接。

3.根据权利要求2所述的集成电路芯片，其中，所述第一P型晶体管的源极和所述第一N型晶体管的源极分别被配置为所述去耦电容单元的第一端和所述去耦电容单元的第二端。

4.根据权利要求2所述的集成电路芯片，其中，所述第一开关电路包括第二P型晶体管；

所述第二P型晶体管的栅极被配置为接收所述第一开关控制信号；

所述第二P型晶体管的源极被配置为与所述第一电源线耦接；

所述第二P型晶体管的漏极被配置为与所述第一P型晶体管的源极电连接。

5.根据权利要求4所述的集成电路芯片，其中，所述第二开关电路包括第二N型晶体管；

所述第二N型晶体管的栅极被配置为接收所述第二开关控制信号；

所述第二N型晶体管的源极被配置为与所述第二电源线耦接；以及

所述第二N型晶体管的漏极被配置为与所述第一N型晶体管的源极电连接。

6.根据权利要求1-5任一项所述的集成电路芯片，其中，所述第一电源电压大于所述第二电源电压。

7.根据权利要求1-5任一项所述的集成电路芯片，还包括多个固定容值式去耦电容单元，

其中，所述多个固定容值式去耦电容单元的第一端被配置为分别为与所述第一电源线耦接；以及

所述多个固定容值式去耦电容单元的第二端被配置为分别与所述第二电源线耦接。

8.根据权利要求1-5任一项所述的集成电路芯片，还包括多个标准单元，其中，所述至少一个可控去耦电容单元位于所述多个标准单元的间隙中。

9.一种电子装置，包括：如权利要求1所述的集成电路芯片。

10.根据权利要求9所述的电子装置，其中，所述集成电路芯片还包括控制信号生成电路；

所述控制信号生成电路被配置为生成开关控制信号；以及

所述开关控制信号用于形成所述第一开关控制信号。

11.根据权利要求10所述的电子装置，其中，所述集成电路芯片还包括第一反相电路；

所述第一反相电路的第一端被配置为与所述控制信号生成电路的输出端耦接，以从所述控制信号生成电路的输出端接收所述开关控制信号；

所述第一反相电路的被配置为将所述开关控制信号反相，以基于所述开关控制信号生成所述第一开关控制信号；以及

所述第一反相电路的第二端被配置为与所述第一开关电路的控制端耦接，以将所述第一开关控制信号提供给所述第一开关电路的控制端。

12.根据权利要求11所述的电子装置，其中，所述可控去耦电容单元还包括第二开关电路；

所述第二开关电路的第一端被配置为与所述去耦电容单元的第二端耦接，所述第二开关电路的第二端被配置为与所述第二电源线耦接；

所述集成电路芯片还包括缓冲电路；

所述缓冲电路的第一端被配置为与所述控制信号生成电路的输出端耦接，以从所述控制信号生成电路的输出端接收所述开关控制信号；

所述缓冲电路被配置为基于所述开关控制信号生成所述第二开关控制信号；以及

所述缓冲电路的第二端被配置为与所述第二开关电路的控制端耦接，以将所述第二开关控制信号提供给所述第二开关电路的控制端。

13.根据权利要求12所述的电子装置，其中，所述缓冲电路包括偶数个第二反相电路，所述偶数个第二反相电路彼此串联；以及

所述第一反相电路和所述偶数个第二反相电路的每个包括反相器。

14.根据权利要求10-13任一项所述的电子装置，还包括:电压调节模块，

其中，所述电压调节模块被配置为：输出调压信号，并基于所述调压信号调节所述第一电源电压；以及

所述控制信号生成电路还被配置为：接收所述调压信号，并基于所述调压信号生成所述开关控制信号。

15.根据权利要求14所述的电子装置，其中，所述电压调节模块包括电压调节确定模块和电压控制模块；

所述电压调节确定模块被配置为生成并输出所述调压信号；以及

所述电压控制模块被配置为基于所述调压信号调节所述第一电源电压。

16.根据权利要求14所述的电子装置，其中，电压控制模块被配置为：响应于所述调压信号为第一调压信号，调高所述第一电源电压，以及响应于所述调压信号为第二调压信号，调低所述第一电源电压；

所述控制信号生成电路被配置为：响应于所述调压信号为所述第一调压信号，使得所述开关控制信号允许所述第一开关控制信号为无效信号，以及响应于所述调压信号为所述第二调压信号，使得所述开关控制信号允许所述第一开关控制信号为有效信号。

17.根据权利要求9所述的电子装置，其中，所述至少一个可控去耦电容单元包括多个所述可控去耦电容单元；

所述多个可控去耦电容单元中的第一部分的第一开关电路被配置为在工作中持续接收有效信号，以使得所述第一部分的第一开关电路接收的第一开关控制信号仅具有导通部分；以及

所述多个可控去耦电容单元中的第二部分的第一开关电路被配置为在工作中持续接收无效信号，以使得所述第一部分的第一开关电路接收的第一开关控制信号不具有导通部分。

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