JP2650113B2 - 集積回路チツプとその動作速度検出方法 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はソリッド・ステート集積回路、詳細にいえば
特定のチップにおける回路の速度を検知するための回
路、ならびにそのチップ上の回路の性能を安定させるた
めに性能検知を使用することに関するものである。

B.従来技術 デジタル集積回路における回路の性能特性は、その製
造時の工程パラメータの不可避的な変化、その電源電圧
の変化、及びその環境の温度によって変動する。同一の
システム内であっても、これらの「PVT（気圧・電圧・
温度）」の変動が、その公称値のきわめて広い範囲にわ
たって作動速度及び電流変化率（di/dt）を変化させる
ことは珍しくない。したがって、論理回路を公称値の近
傍にではなく、最悪の条件について規定しなければなら
ない。

性能範囲の両極限で、不利が生じる。チップ上のオフ
・チップ・ドライバ回路は、チップ上の信号強度を増加
し、これらを他のチップまたは何らかの他のデバイスへ
の伝送のため、外部のパッケージ・ピンに供給する。公
称速度を大幅に上回るオフ・チップ・ドライバの作動
は、di/dtを増加させ、チップの電源電圧及び接地母線
に過剰なスパイクを生じるのに充分なものとし、これは
チップの信号に障害をもたらすに充分なノイズを、論理
回路及び信号線に結合する。

過剰な速度は「早期モード」のクロック障害も引き起
こし、信号線における偽のデータの格納及び伝送をもた
らす。多くのディジタル回路は少なくとも２つの異なっ
たクロック位相を使用しているが、これらは重畳しては
ならないものである。たとえば、従来のマスタ／スレー
ブ・ラッチは第１のクロック・パルスの前縁及び後縁の
それぞれで、データ入力の状態を受信し、格納し、かつ
第２のクロック・パルスの立上り縁部及び立下り縁部の
その出力で、このデータを発信し、格納する。クロック
が重畳した場合、最初に到着したデータ入力レベルはマ
スタ・ラッチを通って伝搬し、１サイクル早くスレーブ
・ラッチにラッチされる。

時間スケールの他端においては、チップの回路が低速
であると、「遅延モード」のクロック障害が発生する。
マルチ・チップ・システムにおいては、各種のチップに
対する各クロック線の経路を回路板または基板上で慎重
に指定して、信号がすべてのチップにできるだけほとん
ど同時に到着するように、またチップ間を移動する信号
が正確に処理され、格納できるようにされる。しかしな
がら、システムのさまざまなチップの間のPVTの変動
は、クロック信号を処理する各チップ上の回路へのクロ
ック信号の到着もひずませる。周知のチップにおいて
は、このチップ間のひずみが、システム全体に対して高
い信頼性で得ることのできる最小サイクル時間を制限す
る。

低い速度はオフ・チップ・ドライバの全体的な速度も
制限する。それ故、di/dtを高速な回路について安全な
値に制限すると、低い回路速度におけるチップ全体の性
能を大幅に損なう。

もちろん、製造工程のパラメータの許容限度を厳しく
すると、上記の問題の深刻度が下げられる。環境の温度
管理を厳しくすることも、その影響を軽減するものであ
る。電源の調整を大幅に行なうこと、及び幅の広いオン
チップ配電バスによって達成される電源電圧の厳しい許
容公差は、チップ・パッケージの低い抵抗及びインダク
タンスと同様に、最悪の場合と公称動作の間の範囲をさ
らに狭くする。しかしながら、このような強引な解決策
は費用の嵩むものであり、また他の目標と矛盾すること
がしばしばある。

過剰なdi/dtによるドライバ・ノイズの問題を軽減す
るために、他の余り直接的でない手法が採用されてい
る。「ドライバ用の自動調整スタッガ回路（Self−Adju
sting Stagger Circuit for Drivers）」28、IBMテクニ
カル・ディスクロジャー・ブルテン、2178（1985年10
月）は、異なるグループのドライバを若干異なる時間で
切り換え、チップの全体のdi/dtを減少させるものであ
る。同様な手法が「片面クロスポイント・スイッチング
・マトリックスにおけるデルタ−Ｉ問題を解決するため
の方法（Method for Solving the Delta−I Problem in
One−Sided Crosspoint Switching Matrices）」28、I
BMテクニカル・ディスクロージャ・ブルテン、2248（19
85年10月）で使用されている。「ノイズ依存スイッチン
グ速度制御機能を有するドライバ（Driver with Noise
−Dependent Switching Speed Control）」29IBMテクニ
カル・ディスクロージャ・ブルテン1243（1986年８月）
はノイズ・フィードバックを使用して、プルダウンFET
の実効強さを制御している。この解決策はある程度の利
点を有しているが、特異な特性の特殊なFETを必要と
し、かつスイッチングの影響を受ける接地参照に依存す
るものである。米国特許第4437022号は類似したもので
ある。米国特許第4725747号はサーペンタイン・ポリシ
リコン・ゲート構成を使用して、ターン・オン時間を制
限している。この手法はいくつかの半導体テクノロジー
には実施できず、また他の欠点もある。米国特許第4398
106号及び第4508981号はオフチップ・ドライバに適用で
きないものであり、チップ自体が大幅なデカップリング
を有している場合には、価値が損なわれるものである。

「半導体回路における電力増幅器の出力信号のディジ
タル勾配制御のための方法（Method for Digital Slope
Control of Output Signals for Power Amplifiers in
Semiconductor Circuits）」に関する、1987年10月20
日に出願された本発明と同じ出願人に係る米国特許願第
110399号（1988年４月27日に、欧州特許庁によって第26
4470号として公告された）は、チップ上の回路の製造を
測定し、かつオフ・チップ・ドライバ回路の性能を制御
して、広いPVTの変動の狭い限度内でそのdi/dtを安定さ
せることに関する広範な概念を提案している。しかしな
がら、この補償回路は多数の精密な構成要素に依存する
ものであって、これらの構成要素は高価であり、チップ
のあらゆるシステムについて個別の人手による調節を必
要とし、あるいは時間、温度及び電圧による値のドリフ
トを生じるものである。この特許のドライバ回路には制
御のための付加的なステージが必要なので、その最大速
度はステージの数が少ないドライバよりも遅くなる。さ
らに、このドライバには、信号線が特定のレベルまで能
動的に駆動されるのではなく、浮遊できる状態がある。
これはノイズによって、あるいは回路内の近傍の信号へ
の望ましくない結合によって、出力線を誤ってオンにす
るものである。最後に、この特許は早期モードまたは遅
延モードのいずれかの障害に対するクロックのひずみの
問題も対象としていない。それ故、これはこれらの難点
を解決し、かつドライバの問題を軽減するために性能の
検知を用いる方法を示唆するものではない。

可変クロックひずみの最も一般的な従来の解決策は、
クロック・サイクルの一部を放棄し、回路速度の予期さ
れる全範囲において遅延モードの状況が発生しないよう
保証することである。付加的なインバータを有するラッ
チの間に回路を埋めこむことによって、早期モードの障
害は回避される。しかしながら、これはチップの回路の
多くの部分を、すなわち速度の補償のためだけに、単一
のチップで約4000個のインバータを使用するものであ
る。

C.発明が解決しようとする問題点 本発明の目的は、集積回路チップ上の回路の性能を検
知するための単純で、廉価な回路を提供することであ
る。

D.問題点を解決するための手段 本発明は集積回路チップ上の回路の性能を検知するた
めの新規の回路を提案する。この回路は実現が廉価に行
なえ、必要なものがただ１本の外部ピン（ならびに、回
路をテストする他のもの）、及びきわめて廉価で、本質
的に安定した精密構成要素１個というものである。

本発明は性能検知素子によって制御されるドライバ回
路を含んであり、静的及び動的に、その速度及びdi/dt
をPVT変動の広い範囲にわたって安定させる。ドライバ
には２つのステージしかなく、何らかの時点で浮遊する
内部線を有していない。これは高速で、廉価なものであ
り、PVTの変動に対して、複数のモードの補償を行なう
ものである。

本発明はさらに、性能検知素子を用いて、システム内
の複数のチップの間の単一のクロック、及び同一チップ
上の複数の関連したクロックの両方に対するクロックの
ひずみを軽減する。これらの機能も単純で、実現するの
が廉価なものである。

第１の態様において、性能検知素子は多数の異なるチ
ップの各々においてクロック・ツリーを制御して、チッ
プの入力へのクロックの到着と、異なるチップ内の論理
回路へのクロックの到着との間の全時間間隔での変動を
軽減する。

他の態様において、性能検知素子はチップ上のあるク
ロック・ツリーとは異なる同一のチップ上の他のクロッ
ク・ツリーを制御して、２つのクロック信号の間のひず
みの影響を軽減する。

簡単にいえば、本発明は性能検知素子を有する集積回
路チップを含んでおり、該素子は既知の間隔を有するパ
ルスと、このパルスに対して所定の関係を有するストロ
ーブ・クロック信号を受信する。パルス信号はチップ上
の回路素子のカスケードを伝搬し、カスケード内の各種
のポイントに接続された記憶装置は、ストローブ・クロ
ックから信号を受けた時点での、カスケード内のパルス
の位置の指示を保持する。性能の指示は同一のチップ上
の他の回路を制御する。

性能検知素子（PSE）の用途のひとつは、ドライバ回
路における出力電流の変化率を安定させることである。
この目的に特に有利なドライバは、ひとつまたは複数の
入力信号を受信するための機能回路ないしプリドライ
バ、入力を多数の高電流レベルのひとつに上げるための
出力回路、及びPSEの性能指示に応じてこれらのレベル
から選択を行なうための制御回路を有している。

集積回路のシステムの複数のチップにおけるPSEの用
途は、異なるチップにおける同一のシステム・クロック
信号を受信し、PSEからの性能の指示に応じて、多数の
異なる時間間隔のひとつだけこの信号を遅らせ、遅延し
たクロック信号を同一のチップ上の他の回路に分配する
ことである。

このようなシステムの単一のチップ内におけるPSEの
用途は、チップ外から複数のクロック信号を受信し、性
能の指示に応じて、他のクロックに関してクロックのひ
とつを遅らせ、次いで、そのクロックを同一のチップ内
の他の回路に分配することである。

E.実施例 第１図は電子データ処理装置で使用されるようなひと
つまたは複数の論理機能を実行するための集積回路チッ
プのシステム100を示している。多数の個別のチップ200
は101などの入力に信号を受け取り、102などの出力に信
号を発生し、103などの中間配線の信号を介して、互い
に連絡を行なう。

周知のクロック発生器110は111及び112などのクロッ
ク信号を、線113及び114のそれぞれに発生する。以下で
説明するように、２つのクロック信号の高い部分が重な
り合ってはならないことがしばしばある。クロックは一
般に、チップ上のラッチ及び他の回路の作動を同期させ
るために、すべてのチップ200に入力される。もうひと
つのクロック発生器120は本発明独自のものである。発
生器120は正確で、安定したサイクル時間を有するパル
ス信号121を発生する周知の発振器である。本実施例の
説明において、この信号は20・48MHzの方形波で、約１
％よりも良好な精度を有するものである。精度が0.05％
で、安定性が優れたパッケージ水晶発振器が、容易に、
かつきわめて廉価に入手可能である。

第２図は本発明を組み込んだチップ200のレイアウト
を示している。内部領域210は配線ベイ212によって分離
された周知の論理セル211の列を含んでいる。ベイ212、
及びセル211上の配線層は、セル211を相互接続し、これ
らのセルをチップの周辺領域220の入出力（I/O）セル22
1に接続するための個別化された配線を含んでいる。こ
れらのセルはピン222で101、113及び114などの信号を受
け取るための周知の受信回路を含んでおり、かつオフ・
チップ・ピン223に現われる出力信号を増幅するための
ドライバ回路を含んでいる。これらの増幅された出力信
号は次いで、線102及び103を通って、他のチップ及び他
のシステムで伝わる。

周辺領域220でI/Oセル221が占めている領域は、性能
検知素子（PSE）300を含んでいる。この素子の回路は専
用オフ・チップ・ピン224にある線122で、PSクロック・
パルス信号を受け取る。PSEはこの信号を使用して、そ
れ自体のチップ200における回路の速度を判断し、かつ
この速度を示す信号を複数の制御線340に出す。PSE300
の回路がチップ上の他の回路と同時に作製されるので、
すべての工程変動は同じチップ上の他の回路211及び221
と同様に、PSE回路に影響を及ぼし、動的な電圧及び温
度の変動はこのチップ上の他のすべての回路と同様に、
PSE回路に影響を及ぼす。制御線340はすべての入出力セ
ル221にオーバーレイし、チップ200上のあらゆるオフ・
チップ・ドライバと通信を行なう。

第３図は本発明による性能検知素子300の主要装置を
示すものである。PSクロック発生器310は精密な周波数
のPSクロック信号122を使用して、既知のパルス間隔を
有するパルス信号311を導き、かつ少なくとも一方がパ
ルス信号311に対して既知の時間関係を有する１組のス
トローブ・クロック信号312及び313を導く。この実施形
態において、信号312は信号311のパルスの復縁と同じで
あるが、ただし、必要に応じ、これらの２つの信号の時
間関係を互いに異なるものとすることもできる。さら
に、線311はチップ200上の他の回路から、あるいはシス
テム100のチップ外からパルス信号を受け取る何か他の
手段であってもよい。同様に、線312及び313は局所また
は遠隔のストローブ信号を受け取る何かの手段を包含し
ていてもよい。

カスケード装置320は同じチップ上の他の論理回路と
類似した回路のグループ（または単一の回路）である。
したがって、これらの回路の特性は、これらの他の回路
が変動するのと同様に、工程の変動及び作動条件（温度
など）で変動する。カスケード装置320は線321上に信号
を発生するが、これはチップ回路の速度の変動によって
左右される。記憶装置330は信号321の値をラッチし、関
連する信号を制御手段340、すなわちワイヤのバスに出
力する。

ブロック350はテスト回路で、カスケード出力321E、
およびチップ200を回ってからPSEセルに再度進入した制
御バス340′に接続されている。PSEにクロック入力を印
加すると、PSEが適正に作動しているのであれば、テス
ト出力358に所定の応答を発生する。

第４図はPSE300の回路の詳細を示すものである。３段
のカウンタ314は20.48MHzのPSクロック122を受け取る。
（この装置が必要なのは、PSEに精密な接続時間のパル
スが必要だからである。PSクロック120の全体的なサイ
クル時間はきわめて精密なものであるが、そのパルス幅
ないし衝撃係数は通常、十分に制御されないのもであ
る。）カウンタ314は周知のグレー・コード・カウンタ
であり、１個の出力だけが各クロック・パルスの縁部で
変化するものである。３段の出力314A、Ｂ及びＣの順序
は次のとおりである。

カウント ０ １ ２ ３ ４ ５ ６ ７ 314A: ０ １ １ ０ ０ １ １ ０ 314B: ０ ０ １ １ １ １ ０ ０ 314C: ０ ０ ０ ０ １ １ １ １ 各ステージは相補出力314A′、Ｂ′及びＣ′も有して
いる。それ故、ANDゲート315は８つのPSクロック・パル
スのサイクルカウント＃５（111）で、線311及び312に
パルスを発生し、ANDゲート316はカウント＃７（001）
で線313にパルスを発生する。この選択、及びグレー・
コードでグリッチが発生しないことで、信号312及び313
が重なり合わないことが保証される。

カスケード装置320は一連のインバータ322からなって
いる。インバータを選択したのは、これらが論理回路の
ファミリーで最も単純で、最も高速なものであり、した
がってチップの回路の速度を測定するのに最も高い分解
能をもたらすからである。最初のインバータ・グループ
322Aは、短い遅延をもたらし、かつ線312Aでパルス信号
311の極性を逆転する。インバータ・グレープ322Bは信
号を22回逆転するので、線321Bにおける極性は321Aにお
けるものと同じである。インバータ・グループ322C−Ｅ
はさらに、線321C−Ｅに極性保持遅延をもたらす。各グ
ループ322A−Ｅのインバータの数は、実際には93、22、
30、36、及び46であるから、線321A−Ｅにおける遅延の
総量は93、115、145、181、及び227となる。遅延とタッ
プの任意の関数を与えることができる。本実施例におい
て、インバータ対当りの分解能は、約２％である。

記憶装置330はパルス信号311がカスケードに入った後
の、既知の一定の時間におけるカスケード装置320内の
そのパルス信号の位置を格納するためのラッチを含んで
いる。ラッチ331はマスタ／スレーブ・タイプのもの
で、このラッチにおいて、クロック入力332におけるク
ロック・パルスの復縁はデータ入力333における信号の
値を格納し、もう一方のクロック入力の復縁はこの信号
の値を出力線335に転送する。出力線336は出力335の信
号の相補信号を送る。クロック線312及び313は伝搬遅延
を有しているが、これはカスケード装置320による遅延
に比較して小さいものであるから、ラッチ331A−Ｅはす
べてそれぞれのクロック信号をほぼ同時に受け取る。

チップ200が非常に遅い場合、線311上のパルス信号の
前縁は、パルスの復縁が線312を通ってラッチ331Aのク
ロック入力332に到達するときまでにインバータ322Aの
途中までしか伝搬できない。この場合、ラッチ331A−Ｅ
はすべて１という値を格納する。処理が若干速い場合に
は、線311上のパルスの前縁は線312上のパルスの復縁が
ラッチ331A−Ｅのクロック入力に到達するときまでに、
インバータ322Aを完全に伝搬し、データ入力321Aを下げ
る。それ故、処理が徐々に高速になると、ますます多く
のラッチがオフになる。ラッチの状態は、次のようにな
る。

速度： 低 → → → → 高 331A: １ ０ ０ ０ ０ ０ 331B: １ １ ０ ０ ０ ０ 331C: １ １ １ ０ ０ ０ 331D: １ １ １ １ ０ ０ 331E: １ １ １ １ １ ０ バス340はラッチの出力を、一連の制御信号に集める
が、これらは第２図に示すように、チップ200の作動に
影響を及ぼす。バス線341A−Ｅはそれぞれ、ラッチ331A
−Ｅの真の出力に接続され、クロック313が格納されて
いる値を、その出力線に転送した後、ラッチの値を送
る。バス線342A−Ｅはラッチの相補出力に接続される。
制御バス340は必要に応じ、信号をコーディングした
り、あるいは何らかの機能によってこれらの信号を変更
することができる。

第９図上方の回路PSE300のテスト回路350を示すもの
である。300のような回路は、レベル検知走査設計（LSS
D）のような周知の手法を使用して、適正にテストする
ことが困難である。テスト回路は真数及び補数の線が互
いに入り込んだ制御バス340のレイアウトを使用してい
る。

比較器351はチップ200を一週した後の制御バス線341
A′−Ｅ′を受け取る。第９図上方の回路において、先3
41A−ＥはPSEセルの右側から出るものであり、線314A′
−Ｅ′はセルの底部へ入るものである。線341A′−Ｅ′
のいずれもが高くないばあいに、NORゲートが高くな
り、全部が高い場合にのみ、ANDゲートが高くなる。XOR
はゲートのいずれかが高い場合に、信号を発生するが、
両方が高い場合には、信号を発生しない。比較器352は
補数制御線342A′−Ｅ′からの出力に同様な信号を発生
する。

バッファ353はSPEカスケード装置320の最終出力321E
を受け取り、これを直接マルチプレクサないしスイッチ
354の入力の一方に渡す。マルチプレクサ354の他方の入
力は同じ信号であるが、トグル・フリップ・フロップ35
5によって1/2の周波数にされたものとなる。制御線341A
の状態は、２つの周波数のどちらがマルチプレクサ354
の出力に現われるかを決定する。ANDゲート356は装置35
1、352及び354の出力を受け取り、これらをオフ・チッ
プ・ピン358に接続された簡単なドライバ回路357に渡
す。

正規の周波数よりもはるかに低い周波数をPSクロック
入力122に印加すると（第４図）、すべての制御線341A
−Ｅが低くなり、すべての補数制御線341A′−Ｅ′が高
くなることが保証される。すなわち、低いPSクロック周
波数はPSEに、チップ回路がきわめて高速であると思わ
せる。341Aにおける低いレベルは、出力358に、PSクロ
ックの速度で上下に脈動する信号をもたらす。これ以外
の出力はPSE回路に障害があることを示す。次いで、正
規の周波数よりもはるかに高い周波数をPSクロック122
に印加すると、すべての線341A−Ｅが高に、またすべて
の線342A−Ｅが低になる。すなわち、高いPSクロック周
波数は、チップ回路がきわめて遅いかのような出力を生
じる。制御線341Aが高レベルとなり、これに応じてマル
チプレクサ354がフリッフロップ355と経由した1/2周波
数の信号を選択するので、出力ピン358がPSクロックの
半分の速度で脈動する事になる。これ以外の出力は、SP
E回路に、障害があることを示すことになる。こうし
て、高および低レベル信号のレベル固着障害、及び制御
バス340の短絡およびSPE自体の内部の回路の障害の有無
がテストされる。

第５図にはオフ・チップ入出力ドライバ500の主要装
置が示されているが、これらをSPE300によって制御し
て、回路速度の変動に対してチップ200のオフ・チップ
・ドライバ（OCD）における電流変化率（di/dt）を安定
させ、同時に規定の切換え速度を維持することができ
る。OCDが論理回路211よりもはるかに多くの電流を消費
するので、ドライバを適切に制御すると、チップ全体の
di/dtが安定する。OCD回路を第２図のI/Oセル221のうち
任意のものに配置することができる。

入力線501は第２図のさまざまな論理セル211からの信
号501A−Ｃを送り、チップ・ピン223のひとつに高出力
の出力信号502を発生する。この出力信号は、第１図の1
03などの配線を通して、システム100の他のチップへ伝
送される。出力502は使用可能信号501Bと使用禁止信号5
01Cの両方が高い限り、データ入力501Aに追随する。そ
れ以外の場合には、出力502は不確定なレベルで浮動す
る。機能ないしプリドライバ回路510はこの作動を行
う。補償回路520は第３図の性能検知素子300からの制御
バス340を受け取り、これが配置されている特定のチッ
プのパラメータに応じて、機能回路の性能を調整する。
次いで、中間信号が出力回路530を駆動してドライバ出
力502に高出力の信号をもたらす。もうひとつの補償回
路540は、バス340の性能信号に応じて出力回路530の性
能を調節する。

第１の補償回路520の目的は、回路速度が増加した場
合に、プリドライバまたは機能段510の電圧変化率（dv/
dt）を安定させ、信号のdv/dtがほぼ一定に維持され
る、すなわち未補償の信号よりも大幅に小さな範囲内に
あるようにする。第２の補償回路540の目的は、回路ま
たは処理速度が増加した場合に、出力段530のdi/dtを安
定させ、すなわち増加しないようにし、最終出力信号50
2のdi/dtがほば一定に維持されるようにする。好ましい
実施例の１形態においては、単一の補償回路だけが使用
されている。状況によっては、処理または環境の変動に
対して過剰補償または過小補償を行ない、回路速度が増
加した場合、ドライバ・パラメータをおそらくは処理、
電圧、及び温度の変化率、あるいは回路の速度の何らか
のより複雑な関数で、増加または減少させるのが有利な
こともある。また、場合によっては、dv/dt及びdi/dt以
外のパラメータを補償するのが、有利なこともある。

第６図は相補型金属酸化膜半導体（CMOS）テクノロジ
のドライバ回路500の例である。Ｎチャネル電界効果ト
ランジスタ（NFET）は空の矩形として示されている。Ｐ
チャネル電界効果トランジスタ（PFET）は斜線の引かれ
た矩形で示されている。小さな正方形はプラスの電源へ
の接続を表わし、三角形は接地接続を表わす。ドライバ
500は２つの対照的な半部として構成されており、下半
分のFETの極性は上半部のものとは逆になっている。上
半分は入力データ信号501Aが高い場合に、出力502を高
くし、下半分はデータ入力に低い場合に、出力を低くす
る。使用可能入力502Bが高い場合、あるいは使用禁止入
力502Cが低い場合、いずれの半部も導通せず、出力が高
インピーダンス状態で自由に浮動することを可能とす
る。

プリドライバ段510において、データ入力501Aは周知
のANDツリー512及び513に直接接続されている、使用可
能及び使用禁止入力はツリー512に直接接続されるが、
ツリー513には、インバータ514及び515を介して接続さ
れている。それ故、使用可能及び使用禁止の両方が高い
場合には、ツリー512の直列のNFETであるデータ入力の
高レベルが線511Tを導通させ、低くする。データ入力の
低レベルばこのツリーの並列なPFETのひとつが導通し、
線511Tを高くすることを可能とする。相補ツリー513に
おいて、高いデータ入力は並列なNFETのひとつが導通
し、先511Cを低くすることを可能とする。低レベルは直
列なPFETが導通し、これを高くすることを可能とする。
使用可能または使用禁止線のいずれかが低い場合、ツリ
ーの並列とされたPFETは線511Tを高くするが、ツリー51
3の並列とされたNFETは線511Cを低くする。

補償回路520は６個のNFET521A−Ｅ及びＺを含んでお
り、これらは上半分の入力ツリー512と直列に挿入さて
おり、互いに並列に接続されている。これらのデバイス
はツリー内の他のFETよりもかなり小さなものであるか
ら、補償回路はツリー全体の性能を効果的に判定する。
たとえば、ツリーのFETが幅75ミクロン、長さ0.5ミクロ
ンである場合、補償回路のFETは５ミクロン×0.5ミクロ
ンとなる。

FET521Zのゲートはプラスの電源に直接接続されてい
るので、これは常に導通する。他のFET521A−Ｅはそれ
ぞれ、制御バス340のPSE制御線341A−Ｅに接続されてい
る。チップ回路がきわめて高速な場合には、これらの制
御線はすべて０を送る（すなわち、低レベルとなる）。
この状況において、１個の小型FET521ZがNFETの直列な
ストリングの導通を制限するので、処理が高速である
か、電源電圧が高いか、あるいはチップが冷えている場
合には、そのdv/dtがきわめて高くなることはない。チ
ップの回路が若干遅い場合には、PSE300は線341Aをオン
にし、FET521Aを導通させる。これはFET521Zに並列の経
路を提供し、遅いdv/dtを補償する。回路全体の速度が
さらに遅いと、さらに多くの制御線がオンとなり、さら
に多くの補償FETが並列に接続され、線511Tの信号の切
換え速度を安定させる。

補償回路は６個のPFET522A−Ｅ及びＺも含んでおり、
これらは下方の入力ツリー513と直列であり、また互い
に並列となっている、これらのFETもツリーのFETよりも
はるかに小さいものである。PFET522Zは常に導通してい
るが、これはそのゲートが恒久的に接地されているから
である。他のFET522A−Ｅのゲートはそれぞれ、制御バ
ス340のPSE制御線342A−Ｅに接続されている。それ故、
回路全体の速度が高い場合には、単一の小型FET522Zが
ツリー513のPFETの直列なストリングの導通を制限する
が、全体的な速度が遅くなった場合には、より多くの補
償FET522A−Ｅが制御線342A−Ｅによって、並列に追加
される。次いで、入力信号501の変化によって、ストリ
ングが電源に接地されると、先511Cはほぼ一定dv/dtで
切り換わる。

補償回路520は、これが高くなったとき（電源電圧に
なったとき）、ツリー512dv/dtを制御せず、また低くな
ったとき（接地電圧になったとき）、ツリー513のdv/dt
を制御しない。これらの状況において、対応する出力回
路が出力線502との間で切り換える電源は、ごくわずか
であるから、補償は不必要である。実際には、ドライバ
が浮動するか、あるいはトライ・ステートになった場合
に、両方のツリーがきわめて迅速にオフとなり、FET533
がすでに導通を開始しているのに、FET531がまだオフと
なっていない場合、あるいは逆の場合に、電源から接地
へ直接接続する「シュート・スルー」経路が形成されな
いようにすることが望ましい。しかしながら、他の回路
テクノロジーの場合には、両方向で補償を行なうのが望
ましいことがある。また、全補償以外の何らかの機能を
提供するのが望ましいこともある。たとえば、出力回路
530に何の補償も使用しない場合、回路速度を下げて、
プリドライバのdv/dtを増加させると、収録回路502に対
してある程度のdi/dtの安定化がもたらされる。

出力回路530は信号の電力を上げて、出力502をもたら
す。データ入力501Aが低い場合、先511Tは高くなる。こ
の線がPFET531Z及び531A−Ｅのベースに並列に接続され
ているので、これらはすべてオフとなり、したがって線
532のプラスの電源電圧の線502との接続が絶たれる。デ
ータ入力が高い状態になったとき、線511Tは低くなり、
すべての出力FETをオンとし、出力502をプラスの電源電
圧に引き上げる。しかしながら、FET531Zのみが線532の
電源電圧に直結されており、他のFET531A−Ｅが導通で
きるのは、第２の補償回路540によって認められた場合
だけである。出力回路530の下半分は、同じように作動
する。データ入力501Aが高い場合に、線511Cが低くなる
ので、NFET533及び533A−Ｅはすべてオフになり、線534
の接地電圧の出力線502との接続が断たれる。データ入
力が低レベルになると、線511Tは高くなり、すべての出
力FETをオンとし、出力502を接地する。この場合も、FE
T533Zのみが線534によって直接接地され、他のFET533A
−Ｅが導通できるのは、第２の補償回路540によって制
御される場合だけである。このようにして、FET531は高
いデータ入力に対して出力502を能動的に高くし、FET53
3は低いデータ入力に対してこの出力を能動的に低くす
る。使用可能及び使用禁止入力501B及び501Cのいずれか
が低い場合には、FETのいずれのセットも出力を引き上
げない。出力は線532及び線534の両方との接続を断た
れ、高インピーダンス状態で不確定な電圧へ浮動する。

出力補償回路540はどれ位の電流が出力回路を通れる
かを調整して、出力回路530がどの程度強く出力を引き
上げるかを決定し、したがって出力のdi/dtを制限す
る。また、比較的一定な出力インピーダンスをもたらす
が、これは整合には有利である。チップ全体の回路がき
わめて低い場合には、制御線342A−Ｅはすべて、高レベ
ルを送り、補償PFET541A−Ｅはすべてオフとなり、かつ
単一の出力回路FET531Zのみが電源電圧532を出力線502
に接続するのに使用できるが、これは補償FETが出力FET
と直列だからである。幅200ミクロン×長さ0.6ミクロン
という出力FETの大きさは、負荷を出力線502に置くこと
のできる容量を切り換えるのに利用できる電流を制限
し、これによって高レベルに切り換えた場合に、出力が
反応することのできる速度、di/dtを制限する。全体的
な回路速度が若干遅い場合には、PSE300は制御線342Aを
下げ、これはFET541Aをオフにし、電流が出力FET531Aを
通って流れることを可能とし、このFETを出力FET531Zと
並列にする。２つの直列のFET531A及び541Aが両方と
も、幅43ミクロンである場合には、電流を531Zのみを通
る電流よりも約10％高くする。しかしながら、回路速度
が遅いので、また補償器520が出力FETに印加されるdv/d
tを制限するので、全体的なdi/dtはほぼ同一に維持され
る。PSE300が制御線をさらに下げると、より多くの電流
が利用できるようになる。しかしながら、この場合も、
PSE300にこれらの線を下げさせた遅い回路速度はdi/dt
を制約して、ドライバが線502の出力を高い値１に切り
換えたときに、比較的狭い範囲に拘束する。

下半分の補償FET542A−Ｅは同様な態様で作動する。
最高の回路速度において、すべての制御線341A−Ｅが低
レベルなので、出力FET531Zのみが電流を供給し、出力
線502を接地させる。切換え電流の欠如は、それ以外の
場合には高速名FET533Zを低いdi/dtに制限する。この場
合も、若干遅い回路速度はPSE300に、制御線431Aを高く
させ、補償FET542AをFET542Zと並列する。電流ドライブ
が高くなると、低い回路速度がオフセットされ、出力di
/dtをほぼ一定の値に安定させる。速度がさらに遅くな
ると、さらに多くの補償FETが導通し、これによってさ
らに多くのFETを並列にして、低下する信号が出力502を
接地させたときに、切換え電流を増加させる。補償FET
がすべて、同じ特性を有している必要なない。たとえ
ば、FET541A−Ｅ及び541A−Ｅを徐々に大きくできるの
で、出力電流を制御線の本数によって線形よりも急速に
増加できる。あるいは、もっと小さくすることも、また
は任意の希望する相対サイズの順序とすることもでき
る。

第７図は第１図の論理システム100における200などの
チップのクロック回路の一部700を示すものである。シ
ステム100の113及び114などのクロック線は周知の方法
（しばしば手作業）によって配置され、システム内の異
なるチップ200におけるクロック信号111及び112の到着
時間のひずみを最小限とする。しかしながら、各種のチ
ップ200間の内部回路速度の相違は依然として、内部論
理回路211におけるクロック信号の到着を、受け入れら
れない量だけひずませる。

114などのクロック線はオフ・チップ・ピン222を介し
て、I/Oセル221の周知のレシーバ回路に接続される。同
一のI/Oセルに配置されているのが好ましい遅延回路720
は、線711にクロック信号を受け取り、遅延した信号を
線721に発生する。第３図の性能検知素子300からの、あ
るいは回路の速度が処理の相違または環境要因によって
チップごとに変動するので、チップ上の回路の速度を検
知するための他のタイプの手段からの制御バス340によ
って、遅延の量が決定される。次いで、731及び733など
の複数のバッファを有する周知のクロック・ツリー730
は、補償されたクロック信号721を、チップ上の周知の
ラッチなどの個々のユーザ回路740に分配する。

第８図は遅延装置720の回路の詳細を示すものであ
る。入来クロック信号711は遅延素子722B−Ｅのチェー
ンに伝搬する。多数のスイッチ723A−ＥはPSE300からの
制御バス340の制御によって、チェーンに沿った数個の
点724A−Ｅのひとつで信号を、１本の出力線721へ分岐
する。

最初のピック・オフ・ポイント724Aはあらゆる遅延素
子よりも前方にある。制御線342Eが高い場合に、スイッ
チ723Aは閉じるが、これはこのスイッチの他の入力が電
源電圧への結線によって、常に活動化されているからで
ある。線342Eが高くなるのは、チップの回路の速度がき
わめて遅い場合だけである。それ故、入力711から出力7
21へのきわめて小さな地縁は、信号が通る他の回路73
2、740等の遅い速度を補償する。

第２のタップ724Bはクロック信号をCMOSの２インバー
タ遅延素子722Bを通すことによって、このクロック信号
を遅延させる、これは最も簡単で、最も高速な回路であ
り、入力信号を変化させない。PSE制御線342Dが高く、
制御線341Eが高い場合のみ、スイッチ723Bはタップ724B
を出力線721に接続する。この後者の条件は342Eのその
相補信号が低い場合に、発生するので、723Bがオンにな
ったとき、スイッチ723Aがオフとなる。それ故、若干回
路速度が速いと、少量の遅延がクロック信号に加えられ
てから、そのクロック信号がクロック分配ツリーに到達
する。

第３のタップ724Cは２組の二重インバータ722Cを単一
の遅延素子722Bに加えることによって、クロック信号を
合計３時間単位遅延させる。回路速度がさらに速くなっ
たときに、スイッチ723Cはこのタップを出力712に接続
する。このことは線342C及び341Dが高くなることによっ
て表わされる。この場合も、342Dが低い場合にのみ、線
341Dが高くなり、スイッチ723Bをオフにする。

タップ724D及び724Eも同様に作動する。遅延722D及び
722Eはより多くの遅延素子を含んでいるが、これは全体
的な回路速度が増加した場合にのみ、これらの素子が信
号経路に含まれるので、単一の遅延素子によってもたら
される効果的な遅延が減少するからである。すなわち、
多数の回路が各段階で挿入されても、信号経路に挿入さ
れる実際の遅延をほぼ一定に保持することができる。も
ちろん、この構成を改変して、入力711と出力721の間の
実際の時間遅延の量が一定でないようにすることができ
る。実際には、遅延素子内の回路の数及びタイプを変え
るだけで、遅延と回路速度の任意の関数を容易に得るこ
とができる。

第７図及び第８図は上述したように、第１図の100の
ような複数チップ・システムにおける、チップごとに異
なる遅延の問題を管理する。単一のチップ上の２つの異
なるクロックの間のひずみの問題も、PSEによって改善
することができる。第１図、第２図、及び第７図に示す
ように、他のクロック信号113も、システム100の各チッ
プに入る。このクロックは通常、クロック114を使用す
る同一の回路740によって使用されるが、これらの回路
では、２つのクロック信号が互いに特定の時間関係を有
していることが必要である。通常、これらは重なり合わ
ないものでなければならない。これらが特に高い回路速
度で、重なりあった場合、第７図の740で示すもののよ
うな、周知のマスタ／スレーブ・ラッチがその入力か
ら、その出力へ間違ったデータを送ることがある。

線113の第２のクロック信号はシレーバ750へのオフ・
チップ・ピンで受け取られるが、このピンは他のI/Oセ
ル221に配置されている。レシーバ750の構成は、レシー
バ710と同一のものであってもかまわない。第２のクロ
ック信号を受け取る単一チップのみを有しているシステ
ムでは、チップ間のひずみは問題ではない。この場合、
結線751′は性能に関連した遅延手段の介入なしに、こ
のひずみを直接第２のクロック・ツリー760へ送る。第
２のクロック・ツリー770のバッファ771及び773は、線7
64を介してチップ回路740のいくつかに、電力が再度与
えられた第２のクロックをもたらす。

ほとんどの場合、第２のクロックはシステム100の複
数のチップ200に接続するので、チップ間ひずみがこの
クロックでも問題となる。これらの場合、線751は遅延
素子760を、レシーバ750とクロック・ツリー770の間に
接続する。遅延回路は回路720と同一のものでもかまわ
ない。総サイクル時間をより有効に使用するために、全
体的な回路速度が遅い場合に、第２のクロックを第１の
クロックと重ね合わせても、あるいは少なくとも重畳状
態に近付くようにすることもできる。したがって、回路
760の各段における遅延量を、遅延回路720の対応する段
の遅延よりも若干小さくすることができる。この場合
も、遅延回路760は遅延と回路速度の他の関数を使用す
ることができ、かつ遅延回路760で使用する関数を、遅
延回路720のものと異なるものとしてもよい。

簡単とするため、第７図及び第８図のクロック回路
は、第５図及び第６図のドライバが使用している本数と
同じ、比較的少ない本数の制御線をバス340に使用す
る。しかしながら、用途によっては、ドライバのdi/dt
を安定させなければならないのが、30％程度までであっ
たとしても、クロックひずみを数パーセントまで調整す
るために、さらに多くの制御線を追加して、複雑度を若
干高めるのに価値があることもある。安定度をこのよう
な高めることは、PSEに段を追加するだけで達成でき
る。

上述の説明は制御可能な遅延を追加することによるク
ロック・ツリーの補償を中心としたものであるが、他の
タイプの回路も、同一のチップ上の回路の実際の速度に
応じて制御可能な遅延を使用することができる。たとえ
ば、PSEでは、上述のバンク切換えという周知の手法を
追加することで、チップ上にさらに多くのドライバが可
能である。異なるバンクを切り換えることのできる時間
間隔は、720などの遅延素子によって設定できる。他の
例として、ダイナミック・メモリ（DRAM）にアドレスす
る回路はしばしば、その各種の入力信号に少量の遅延を
用いている。

第９図は第５図のドライバ回路500の性能を定性的に
示したグラフである。水平軸は任意の装置における、チ
ップ200上の回路の遅延（すなわち、速度の逆数）を示
す。垂直軸はドライバ500が切り換えられたときのdi/d
t、すなわち電流の相対速度である。「NO COMP」という
標識の付いた上の曲線は、回路速度の許容範囲にわたる
di/dtの広い変動を示している。di/dtが回路速度の２乗
として変動するので、回路速度で一般に遭遇する50％と
いう変動は、di/dtを250％増加させる。「COMP」という
標識の付いた下の曲線は、補償回路520及び540の効果を
示している。これらの回路はチップ上の回路の速度が増
加した場合に、付加的な補償をドライバ回路に切り換え
ることによって、速度の全許容範囲にわたってdi/dtの
総変動を30％以下に保持することができる。30％という
変動はほとんどの場合に、受け入れられるものである。
さらに制御線を制御バス340に追加することによって、
厳しい制御を達成できる。また、COMP曲線の全体的な包
絡線は第９図において水平であるが、上向き、下向き、
あるいは特定の目的に望ましい何か他の関数に合わせた
ものとすることができる。

第10図は遅延モードの問題を軽減するための、あるチ
ップから他のチップへの遅延に対する単一クロックC1の
補償を示すものである。この場合も、水平軸は任意の装
置におる回路の全体的な遅延（速度も逆数）のものであ
る。垂直軸は入力114での受信と、第７図のラッチ740へ
の送り出しの間のナノ秒で測定したクロック・ツリー遅
延である。C1という標識の付いた曲線は、低い総合遅延
（高回路速度）における２ナノ秒から、高い総合遅延
（低回路速度）における８ナノ秒までの、400％という
クロック・ツリーの総変動を示している。これはシステ
ム100の総クロック・サイクルで、６ナノ秒を無駄にす
る。合計50ナノ秒であれば、システム内の回路速度の相
違に適合するためだけに、10％を超える無駄が生じる。
COMPという標識が付いている曲線は、遅延装置720によ
ってクロック・ツリーに付加された遅延を表わしてい
る。垂直部分はPSE300が制御バス340を切り換えて、活
動遅延回路の数を減らした部分である。曲線C1′はCOMP
曲線の遅延を、補償されていないクロックC1に加えるこ
とによって生じたものである。補償されたクロック遅延
C1′は、８ナノ秒と10ナノ秒の間で変動するが、これは
わずか20％の変動である。この変動が無駄にするのは、
50ナノ秒のサイクル時間のうち２ナノ秒、すなわち４％
にすぎない。必要に応じ、バス340に６本以上の制御線
を使用すると、無駄となるサイクル時間をさらに削減で
きる。

第11図は単一のチップ内のクロック113と114の間のひ
ずみを示すもので、補償されたもの、補償のないものの
両方が示されている。軸は第10図のものと同じであり、
曲線C1とC1′が第11図にも示されている。

早期モードの問題は、C1の後縁とC2の前縁の間の時間
差である曲線C1−C2で表わされている。これらの２つの
信号は互いに、回路速度全体の全変動にわたって充分に
追随するものであるが、第７図のクロック・ツリー730
及び770による差動遅延は、重畳を生じることがある
が、この例では、C1−C2において１ナノ秒という比較的
一定な重量である。さらに、わずかなミストラッキング
でも、高回路速度では低回路速度よりも多くの重畳をも
たらす。この重畳は高回路速度では受け入れられないも
のであるが、低回路速度ではチップ回路間の遅延を増加
させることによってより容易に受け入れられるものであ
る。C1のクロックのみを補償する（すなわち、第７図の
遅延で760をバイパスするように結線751′を使用する）
と、重畳を完全に除去し、高速において最大の効果を得
ることができ、これはきわめて望ましいものである。曲
線C1′−C2はC1のみの補償が、高速では７ナノ秒、低速
では２ナノ秒に低下する分離（マイナスの重畳）を生じ
ることを示している。

マルチチップ・システムでは、C1及びC2の両方をチッ
プ間（遅延モード）のひずみで補償しなければならな
い。このような補償は異なる割合で２つの信号を補償す
ることによって、早期モードの問題をさらに軽減する。
破線の曲線C2′は入力113からラッチ740への生のC2信号
における補償回路760（第７図）の補償回路の効果を示
している。この場合、２つの別々に補償されたクロック
を差し引いた場合、曲線C1′−C2′は速度の範囲のほと
んどにおいて、重量が生じないことを示している。さら
に、補償を調整し、重畳が生じる場合、これが有害でな
い速度範囲の低速端部で生じるようにする。実際には、
これはシステム全体にとって有利なものである。クロッ
クの分離は、クロック・サイクル全体において無駄にな
った時間である。その唯一の目的はデータ信号が、１サ
イクル早くラッチ740を通って伝搬しないことを保証す
ることである。回路700を低速度における少量の重畳を
認めるように設計できるので、高速度におけるクロック
の分離が減少され、パラメータ空間のこの領域における
総サイクル時間の無駄が少なくなる。

F.発明の効果 上述のように、本発明は集積回路チップ上の回路の性
能を検知する簡単で、廉価な回路を提供する。

【図面の簡単な説明】

第１図は、本発明の環境とすることのできる多重論理チ
ップのシステムの図である。 第２図は、本発明を実施できる集積回路チップを示す図
である。 第３図は、本発明にしたがって改善された性能検知素子
（PSE）の高レベル・ブロック線図である。 第４図は、第３図のPSEの詳細な回路図である。 第５図は、本発明によるオン・チップ性能検知を使用す
るドライバ回路のブロック線図である。 第６図は、第５図のドライバの回路図である。 第７図は、チップ上のクロック・ツリー回路を補償する
ためのオン・チップ性能検知の使い方を示す図である。 第８図は、第７図の遅延素子の回路図である。 第９図は、オン・チップ性能検知によるドライバ回路の
補償を示すグラフおよび第４図のPSEとともに使用でき
るテスト回路の回路図である。 第10図は、本発明によるクロック・ツリーの遅延補償を
示すグラフである。 第11図は、多重クロック・ツリーの遅延補償を示す図で
ある。 110、120……クロック発生器、200……チップ、211……
論理セル、212……配線ベイ、221……入出力セル、300
……性能検知素子（PSE）、310……PSクロック発生器、
314……カウンタ、315、316、356……ANDゲート、320…
…カスケード装置、322……インバータ、330……記憶装
置、331……ラッチ、340……制御手段、350……テスト
回路、351……比較器、353、731、733、771、773……バ
ッファ、354……マルチプレクサ、355……トグル・フリ
ップ・フロップ、357……ドライバ回路、500……オフ・
チップ入出力ドライバ、512、513……ANDツリー、520、
540……補償回路、530……出力回路、710、750……レシ
ーバ、720……遅延回路、722B−Ｅ……遅延素子、723A
−Ｅ……スイッチ、730……クロック・ツリー、740……
ユーザ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チヤールズ・リユーザー・ジヨンソン アメリカ合衆国ミネソタ州ロチエスタ ー、ノース・ウエスト・フアースト・ス トリート 4321番地 (72)発明者 ブラース・ジヨージ・ルドルフ アメリカ合衆国ミネソタ州ロチエスタ ー、ノース・イースト・トウエンテイセ カンド・アヴエニユー4621番地 (72)発明者 マーク・エリオツト・ターナー アメリカ合衆国ヴアーモント州コルチエ スター、ウエストブロツク23番地 (72)発明者 ロバート・ラツセル・ウイリアムズ アメリカ合衆国ミネソタ州ロチエスタ ー、ノース・ウエスト・トウエンテイエ イス・アヴエニユー2503番地 (56)参考文献 特開 昭57−197831（ＪＰ，Ａ) 特開 昭61−133872（ＪＰ，Ａ) 特開 昭61−286768（ＪＰ，Ａ) 特開 昭62−249081（ＪＰ，Ａ) 特開 昭62−265579（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】同一のチップ上の他の回路の速度を検出す
   るための性能感知回路を持つ集積回路チップにおいて、 既知の間隔をもつパルス信号を受信するための手段と、 上記パルス信号と既知の時間的関係をもつストローブ・
   クロック信号を受信するための手段と、 複数の直列に連続する回路素子からなり、各回路素子の
   間にタップを有する、上記パルス信号に応答する回路素
   子のカースケード配列体と、 複数の上記タップに接続され、上記ストローブ・クロッ
   ク信号に応答して、上記ストローブ信号の時点での上記
   カスケード配列体中の上記パルス信号の位置を表示する
   制御信号を記憶するための、ラッチからなる記憶手段
   と、 上記制御信号を、上記同一のチップ上の他の回路に伝送
   するための制御手段とを具備する、 集積回路チップ。
2. 【請求項２】少なくとも１つのクロック信号を発生する
   ためのクロック信号発生器と、複数の集積回路チップ
   と、該クロック信号を該複数の集積回路チップに配分す
   るための手段をもつ電子的システムにおいて、 同一のチップ上の他の回路の動作速度を検出し、該速度
   を表示する制御信号を発生するための性能感知回路と、 同一の集積回路チップに設けられた複数の機能的回路か
   らなる回路網と、 上記チップ上に上記クロック信号を受信するための受信
   手段と、 上記受信手段に接続され、上記制御信号のさまざまな状
   態に応答して上記クロック信号を選択的に遅延させるた
   めの遅延手段と、 上記遅延手段に接続され、同一の集積回路チップの上記
   複数の機能的回路のうちの複数のものに上記クロック信
   号を分配するためのバッファ手段とを具備する、 電子的システム。
3. 【請求項３】さらに、既知の周波数を持つPSクロック信
   号を受けて、上記パルス信号、および少なくとも一方が
   上記パルス信号に対して既知時間の関係を有する１組の
   ストローブ・クロック信号を発生させるためのクロック
   発生手段を具備することを特徴とする、請求項１記載の
   集積回路チップ。
4. 【請求項４】さらに、上記カスケード配列体および上記
   制御手段に接続され、上記性能感知回路の性能に応じた
   所定のテスト出力を形成するためのテスト手段を具備す
   ることを特徴とする、請求項３記載の集積回路チップ。