JPH02284080A - 集積回路チツプとその動作速度検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はソリッド・ステート集積回路、詳細にいえば特
定のチップにおける回路の速度を検知するための回路、
ならびにそのチップ上の回路の性能を安定させるために
性能検知を使用することに関するものである。

Ｂ、従来技術 デジタル集積回路における回路の性能特性は、その製造
時の工程パラメータの不可避的な変化、その電源電圧の
変化、及びその環境の温度によって変動する。同一のシ
ステム内であっても、これらのｒＰＶＴ　（気圧・電圧
・温度）」の変動が、その公称値のきわめて広い範囲に
わたって作動速度及び電流変化率 （ｄ　ｉ／ｄ　ｔ）を変化させることは珍しくない。

したがって、論理回路を公称値の近傍にではなく、最悪
の条件について規定しなければならない。

性能範囲の両極限で、不利が生じる。チップ上のオフ・
チップ・ドライバ回路は、チップ上の信号強度を増加し
、これらを他のチップまたは何らかの他のデバイスへの
伝送のため、外部のパッケージ・ビンに供給する。公称
速度を大幅に上回るオフ・チップ・ドライバの作動は、
ｄｉ／ｄｔを増加させ、チップの電源電圧及び接地母線
に過剰なスパイクを生じるのに充分なものとし、これは
チップの信号に障害をもたらすに充分なノイズを、論理
回路及び信号線に結合する。

過剰な速度は「早期モード」のクロック障害も引き起こ
し、信号線における偽のデータの格納及び伝送をもたら
す。多くのディジタル回路は少なくとも２つの異なった
クロック位相を使用しているが、これらは重畳してはな
らないものである。

たとえば、従来のマスタ／スレーブ・ラッチは第１のク
ロック・パルスの前縁及び後縁のそれぞれで、データ入
力の状態を受信し、格納し、かつ第２のクロック・パル
スの立上り縁部及び立下り縁部のその出力で、このデー
タを発信し、格納する。

クロックが重畳した場合、最初に到着したデータ入力レ
ベルはマスク・ラッチを通って伝搬し、１サイクル早く
スレーブ・ラッチにラッチされる。

時間スケールの他端においては、チップの回路が低速で
あると、「遅延モード」のクロック障害が発生する。マ
ルチ・チップ・システムにおいては、各種のチップに対
する各クロック線の経路を回路板または基板上で慎重に
指定して、信号がすべてのチップにできるだけほとんど
同時に到着するように、またチップ間を移動する信号が
正確に処理され、格納できるようにされる。しかしなが
ら、システムのさまざまなチップの間のＰＶＴの変動は
、クロック信号を処理する各チップ上の回路へのクロッ
ク信号の到着もひずませる。周知のチップにおいては、
このチップ間のひずみが、システム全体に対して高い信
頼性で得ることのできる最小サイクル時間を制限する。

低い速度はオフ・チップ・ドライバの全体的な速度も制
限する。それ故、ｄｉ／ｄｔを高速な回路について安全
な値に制限すると、低い回路速度におけるチップ全体の
性能を大幅に損なう。

もちろん、製造工程のパラメータの許容限度を厳しくす
ると、上記の問題の深刻度が下げられる。

環境の温度管理を厳しくすることも、その影響を軽減す
るものである。電源の調整を大幅に行なうこと、及び幅
の広いオンチップ配電バスによって達成される電源電圧
の厳しい許容公差は、チップ・パッケージの低い抵抗及
びインダクタンスと同様に、最悪の場合と公称動作の間
の範囲をさらに狭くする。しかしながら、このような強
引な解決策は費用の嵩むものであり、また他の目標と矛
盾することがしばしばある。

過剰なｄｉ／ｄｔによるドライバ・ノイズの問題を軽減
するために、他の余り直接的でない手法が採用されてい
る。「ドライバ用の自動調整スタッガ回路（Ｓｅｌｆ−
Ａｄｊｕｓｔｉｎｇ　Ｓｔａｇｇｅｒ　Ｃ１ｒｃｕｉｔ
　ｆｏｒＤｒｉｖｅｒｓ）　Ｊ　２８、Ｉ　８Ｍテクニ
カル・ディスクロージャ・プルテン、２１７８　（１９
８５年１０月）は、異なるグループのドライバを若干具
なる時間で切り換え、チップの全体のｄ　ｉ／ｄ　ｔを
減少させるものである。同様な手法が「片面クロスポイ
ント・スイッチング・マトリックスにおけるデルターエ
問題を解決するための方法（Ｍｅｔｈｏｄｆｏｒ　Ｓｏ
ｌｖｉｎｇ　ｔｈｅ　Ｄｅｌｔａ−Ｉ　Ｐｒｏｂｌｅｍ
　ｉｎ　０ｎｅ−ＳｉｄｅｄＣｒｏｓｓｐｏｉｎｔ　Ｓ
ｗｉｔｃｈｉｎｇ　Ｍａｔｒｉｃｅｓ）　Ｊ　２８１１
８Ｍテクニカル・ディスクロージャ・プルテン、２２４
８　（１９８５年１０月）で使用されている。

「ノイズ依存スイッチング速度制御機能を有するドライ
バ（Ｄｒｉｖｅｒ　ｗｉｔｈ　Ｎｏｉｓｅ−Ｄｅｐｅｎ
ｄｅｎｔＳｗｉｔｃｈｉｎｇ　５ｐｅｅｄ　Ｃｏｎｔｒ
ｏｌ　）　Ｊ　２９　Ｉ　Ｂ　Ｍテクニカル・ディスク
ロージャ・プルテン１２４３　（１９８６年８月）はノ
イズ・フィードバックを使用して、プルダウンＦＥＴの
実効強さを制御している。この解決策はある程度の利点
を有しているが、特異な特性の特殊なＦＥＴを必要とし
、かつスイッチングの影響を受ける接地参照に依存する
ものである。米国特許第４４３７０２２号は類似したも
のである。米国特許第４７２５７４７号はサーペンタイ
ン・ポリシリコン・ゲート構成を使用して、ターン・オ
ン時間を制限している。この手法はいくつかの半導体テ
クノロジーには実施できず、また他の欠点もある。米国
特許第４３９８１０８号及び第４５０８９８１号はオフ
チップ・ドライバに適用できないものであり、チップ自
体が大幅なデカップリングを有している場合には、価値
が損なわれるものである。

「半導体回路における電力増幅器の出力信号のディジタ
ル勾配制御のための方法（Ｍｅｔｈｏｄ　ｆｏｒＤｉｇ
ｉｔａｌ　５ｌｏｐｅ　Ｃｏｎｔｒｏｌ　ｏｆ　０ｕｔ
ｐｕｔ　Ｓｉｇｎａｌｓ　ｆｏｒｏｆ　　Ｐｏｗｅｒ　
　Ａｍｐｌｉｆｉｅｒｓ　　ｉｎ　　Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒＣｉｒｃｕｉｔｓ）　Ｊに関する、１９８７
年１０月２０日に出願された本発明と同じ出願人に係る
米国特許願第１１０３９９号（１９８８年４月２７日に
、欧州特許庁によって第２Ｅ１４４７０号として公告さ
れた）は、チップ上の回路の性能を測定し、かつオフ・
チップ・ドライバ回路の性能を制御して、広いＰＶＴの
変動の狭い限度内でそのｄ　ｉ／ｄ　ｔを安定させるこ
とに関する広範な概念を提案している。しかしながら、
この補償回路は多数の精密な構成要素に依存するもので
あって、これらの構成要素は高価であり、チップのあら
ゆるシステムについて個別の人手による調節を必要とし
、あるいは時間、温度及び電圧による値のドリフトを生
じるものである。この特許のドライバ回路には制御のた
めの付加的なステージが必要なので、その最大速度はス
テージの数が少ないドライバよりも遅くなる。さらに、
このドライバには、信号線が特定ルベルまで能動的に駆
動されるのではなく、浮遊できる状態がある。これはノ
イズによって、あるいは回路内の近傍の信号への望まし
くない結合によって、出力線を誤ってオンにするもので
ある。最後に、この特許は早期モードまたは遅延モード
のいずれかの障害に対するクロックのひずみの問題も対
象としていない。それ故、これはこれらの難点を解決し
、かつドライバの問題を軽減するために性能の検知を用
いる方法を示唆するものではない。

可変クロックひずみの最も一般的な従来の解決策は、ク
ロック・サイクルの一部を放棄し、回路速度の予期され
る全範囲において遅延モードの吠況が発生しないよう保
証することである。付加的なインバータを有するラッチ
の間に回路を埋めこむことによって、早期モードの障害
は回避される。

しかしながら、これはチップの回路の多くの部分を、す
なわち速度の補償のためだけに、単一のチップで約４０
００個のインバータを使用するものである。

Ｃ０発明が解決しようとする問題点 本発明の目的は、集積回路チップ上の回路の性能を検知
するための単純で、廉価な回路を提供することである。

Ｄ０問題点を解決するための手段 本発明は集積回路チップ上の回路の性能を検知するため
の新規の回路を提案する。この回路は実現が廉価に行な
え、必要なものがただ１本の外部ビン（ならびに、回路
をテストする他のもの）、及びきわめて廉価で、本質的
に安定した精密構成要素１個というものである。

本発明は性能検知素子によって制御されるドライバ回路
を含んでおり、静的及び動的に、その速度及びｄｉ／ｄ
ｔをＰＶＴ変動の広い範囲にわたって安定させる。ドラ
イバには２つのステージしかなく、何らかの時点で浮遊
する内部線を有していない。これは高速で、廉価なもの
であり、ＰＶＴの変動に対して、複数のモードの補償を
行なうものである。

本発明はさらに、性能検知素子を用いて、システム内の
複数のチップの間の単一のクロック、及び同一チップ上
の複数の関連したクロックの両方に対するクロックのひ
ずみを軽減する。これらの機能も単純で、実現するのが
廉価なものである。

第１の態様において、性能検知素子は多数の異なるチッ
プの各々においてクロック・ツリーを制御して、チップ
の入力へのクロックの到着と、異なるチップ内の論理回
路へのクロックの到着との間の全時間間隔での変動を軽
減する。

他の態様において、性能検知素子はチップ上のあるクロ
ック・ツリーとは異なる同一のチップ上の他のクロック
・ツリーを制御して、２つのクロック信号の間のひずみ
の影響を軽減する。

簡単にいえば、本発明は性能検知素子を有する集積回路
チップを含んでおり、該素子は既知の間隔を有するパル
スと、このパルスに対して所定の関係を有するストロー
ブ・クロック信号を受信する。パルス信号はチップ上の
回路素子のカスケードを伝搬し、カスケード内の各種の
ポイントに接続された記憶装置は、ストローブ・クロッ
クから信号を受けた時点での、カスケード内のパルスの
位置の指示を保持する。性能の指示は同一のチップ上の
他の回路を制御する。

性能検知素子（ＰＳＥ）の用途のひとつは、ドライバ回
路における出力電流の変化率を安定させることである。

この目的に特に有利なドライバは、ひとつまたは複数の
入力信号を受信するための機能回路ないしプリドライバ
、入力を多数の高電流レベルのひとつに上げるための出
力回路、及びＰＳＥの性能指示に応じてこれらのレベル
から選択を行なうための制御回路を有している。

集積回路のシステムの複数のチップにおけるＰＳＥの用
途は、異なるチップにおける同一のシステム・クロック
信号を受信し、ＰＳＥからの性能の指示に応じて、多数
の異なる時間間隔のひとつだけこの信号を遅らせ、遅延
したクロック信号を同一のチップ上の他の回路に分配す
ることである。

このようなシステムの単一のチップ内におけるＰＳＥの
用途は、チップ外から複数のクロック信号を受信し、性
能の指示に応じて、他のクロックに関してクロックのひ
とつを遅らせ、次いで、そのクロックを同一のチップ内
の他の回路に分配することである。

Ｅ、実施例 第１図は電子データ処理装置で使用されるようなひとつ
または複数の論理機能を実行するための集積回路チップ
のシステム１００を示しテイル。

多数の個別のチップ２００は１０１などの入力に信号を
受は取り、１０２などの出力に信号を発生し、１０３な
どの中間配線の信号を介して、互いに連絡を行なう。

周知のクロック発生器１１０は１１１及び１１２などの
クロック信号を、線１１３及び１１４のそれぞれに発生
する。以下で説明するように、２つのクロック信号の高
い部分が重なり合ってはならないことがしばしばある。

クロックは一般に、チップ上のラッチ及び他の回路の作
動を同期させるために、すべてのチップ２００に入力さ
れる。

もうひとつのクロック発生器１２０は本発明独自のもの
である。発生器１２０は正確で、安定したサイクル時間
を仔するパルス信号１２１を発生する周知の発振器であ
る。本実施例の説明において、この信号は２０．４８Ｍ
Ｈｚの方形波で、約１％よりも良好な精度を有するもの
である。精度が０゜０５％で、安定性が優れたパッケー
ジ水晶発振器が、容易に、かつきわめて廉価に入手可能
である。

第２図は本発明を組み込んだチップ２００のレイアウト
を示している。内部領域２１０は配線ベイ２１２によっ
て分離された周知の論理セル２１１の列を含んでいる。

ベイ２１２、及びセル２１１上の配線層は、セル２１１
を相互接続し、これらのセルをチップの周辺領域２２０
の入出力（Ｉｌｏ）セル２２１に接続するための個別化
された配線を含んでいる。これらのセルはピン２２２で
１０１．１１３及び１１４などの信号を受は取るための
周知の受信回路を含んでおり、かつオフ・チップ・ピン
２２３に現われる出力信号を増幅するためのドライバ回
路を含んでいる。これらの増幅された出力信号は次いで
、線１０２及び１０３を通って、他のチップ及び他のシ
ステムで伝わる。

周辺領域２２０でＩ１０セル２２１が占めている領域は
、性能検知素子（ＰＳ’Ｅ）３００を含んでいる。この
素子の回路は専用オフ・チップ・ピン２２４にある線１
２２で、ＰＳクロック・パルス信号を受は取る。ＰＳＥ
はこの信号を使用して、それ自体のチップ２００におけ
る回路の速度を決定し、かつこの信号を多数の制御線３
４０に示す信号を発生する。ＰＳＥ３００の回路がチッ
プ上の他の回路と同時に作製されるので、すべての工程
変動は同じチップ上の他の回路２１１及び２２１と同様
に、２８８回路に影響を及ぼし、動的な電圧及び温度の
変動はこのチップ上の他のすべての回路と同様に、２８
８回路に影響を及ぼす。制御線３４０はすべての入出力
セル２２１にオーバーレイし、チップ２００上のあらゆ
るオフ・チップ・ドライバと通信を行なう。

第３図は本発明による性能検知素子３００の主要装置を
示すものである。ＰＳクロック発生器３１０は精密な周
波数のＰＳクロック信号１２２を使用して、既知のパル
ス間隔を有するパルス信号３１１を導き、かつ少なくと
も一方がパルス信号３１１に対して既知の時間関係を有
する１組のストローブ・クロック信号３１２及び３１３
を導く。

この実施形態において、信号３１２は信号３１１のパル
スの後縁と同じであるが、ただし、必要に応じ、これら
２つの信号の時間関係を互いに異なるものとすることも
できる。さらに、線３１１はチップ２００上の他の回路
から、あるいはシステム１００のチップ外からパルス信
号を受は取る何か他の手段であってもよい。同様に、線
３１２及び３１３は局所または遠隔のストローブ信号を
受は取る何か他の手段を包含していてもよい。

カスケード装置３２０は同じチップ上の他の論理回路と
類似した回路のグループ（または単一の回路）である。

したがって、これらの回路の特性は、これらの他の回路
が変動するのと同様に、工程の変動及び作動条件（温度
など）で変動する。

カスケード装置３２０は線３２１上に信号を発生するが
、これはチップ回路の速度の変動によって左右される。

記憶装置３３０は信号３２１の値をラッチするか、ある
いは格納し、関連する信号を制御手段３４０、すなわち
ワイヤのバスに出力する。

３００などの回路を適切にテストするのは困難である。

ブロック３５０はテスト回路で、カスケード出力３２１
Ｅを受は取るが、これは３４０′に示すように、チップ
２００を回ってからＰＳＥセルに再度進入した場合に制
御バスとなる。ＰＳのクロック入力と、テスト入力３５
Ｂにテスト信号を印加すると、ＰＳＥが適正に作動して
いるのであれば、テスト出力３５９に既知の応答を発生
する。

第４図はＰＳＥ３００の回路の詳細を示すものである。

３段のカウンタ３１４は２０．４８ＭＨｚのＰＳクロッ
ク１２２を受は取る。（この装置が必要なのは、ＰＳＥ
に精密な持続時間のパルスが必要だからである。ＰＳク
ロック１２０の全体的なサイクル時間はきわめて精密な
ものであるが、そのパルス幅ないし衝撃係数は通常、十
分に制御されないものである。）カウンタ３１４は周知
のグレー・コード・カウンタであり、１個の出力だけが
各クロック・パルスの縁部で変化するものである。３段
の出力３１４Ａ１Ｂ及びＣの順序は次のとおりである。

カラン）　　　０１２３４５６７ ３１４Ａ：　　０　１　１　０　０　１　１　０３１４
Ｂ：　　ＯＯ１１１１００ ３１４Ｃ：　　ＯＯＯＯ１１１１ 各ステージは相補出力３１１Ａ’　　Ｂ”及びＣ１も有
している。それ故、ＡＮＤゲート３１５は８つのＰＳク
ロック愉パルスのサイクルのカラン）＃５　（１１１）
で、線３１１及び３１２にパルスを発生し、ＡＮＤゲー
ト３１６はカウント＃７（００１）で線３１３にパルス
を発生する。この選択、及びグレー・コードでグリッチ
が発生しないことで、信号３１２及び３１３が重なり合
わないことが保証される。

カスケード装置３２０は一連のインバータ３２２からな
っている。インバータを選択したのは、これらが論理回
路のファミリーで最も単純で、最も高速なものであり、
したがってチップの回路の速度を測定するのに最も高い
分解能をもたらすからである。最初のインバータ・グル
ープ３２２Ａは、短い遅延をもたらし、かつ線３１２Ａ
でパルス信号３１１の極性を逆転する。インバータ・グ
ループ３２２Ｂは信号を２回逆転するので、線３２１Ｂ
における極性は３２１Ａにおけるものと同じである。イ
ンバータ・グループ３２２Ｃ−Ｅはさらに、線３２１Ｃ
−Ｅに極性保持遅延をもたらす。各グループ３２２Ａ−
Ｅのインバータの数は、実際には９３．２２．３０１３
６、及び４６であるから、線３２１Ａ−Ｅにおける遅延
の総量は９３．１１５．１４５．１８１、及び２２７と
なる。

遅延とタップの任意の関数を与えることができる。

本実施例において、インバータ対当りの分解能は、約２
％である。

記憶装置３３０はパルス信号３１１がカスケードに入っ
た後の、既知の一定の時間におけるカスケード装置３２
０内のそのパルス信号の位置を格納するためのラッチを
含んでいる。ラッチ３３１はマスタ／スレーブ・タイプ
のもので、このラッチにおいて、クロック人力３３２に
おけるクロック・パルスの後縁はデータ入力３３３にお
ける信号の値を格納し、もう一方のクロック入力の後縁
はこの信号の値を出力線３３５に転送する。出力線３３
６は出力３３５の信号の相補信号を送る。

クロック線３１２及び３１３は伝搬遅延を有しているが
、これはカスケード装置３２０による遅延に比較して小
さいものであるから、ラッチ３３１Ａ−Ｅはすべてそれ
ぞれのクロック信号をほぼ同時に受は取る。

チップ２００が非常に遅い場合、パルス信号３１１の前
縁が伝搬するのは、パルスの後縁が線３１２を通ってラ
ッチ３３１Ａのクロック人力３３２に到達するときまで
にインバータ３２２Ａを通る経路の一部だけである。こ
の場合、ラッチ３３ＩＡ−Ｅはすべて１という値を格納
する。処理が若干速い場合には、前縁は線３１２の後縁
がラッチ３３１Ａ−Ｅのクロック入力に到達するときま
でに、インバータ３２２Ａを完全に伝搬し、切換え線３
２１Ａを下げる。それ故、処理が徐々に高速になると、
ますます多くのラッチがオフになる。

ラッチの状態は、次のようになる。

速度：　高　−＞　　−＞　　−＞　　−＞　　低ＩＡ
：　　１　　０　　０　　０　　０　　０３３１Ｂ：　
　１　　１　　０　　０　　０　　０３３１Ｃ：　　１
　　１　　１　　０　　０　　０３３１Ｄ：　　１　　
１　　１　　１　　０　　０３３１Ｅ：　　１　　１　
　１　　１　　１　　０バス３４０はラッチの出力を、
一連の制御信号に集めるが、これらは第２図に示すよう
に、チップ２００の作動に影響を及ぼす。バス線３４１
Ａ−Ｅはそれぞれ、ラッチ３３１Ａ−Ｈの真の出力に接
続され、クロック３１３が格納されている値を、その出
力線に転送した後、ラッチの値を送る。バス線３４２Ａ
−Ｅはラッチの相補出力に接続される。制御バス３４０
は必要に応じ、信号をコーディングしたり、あるいは何
らかの機能によってこれらの信号を変更することができ
る。

第４Ａ図はＰＳＥ３００のテスト回路３５０を示すもの
である。３００のような回路は、レベル検知走査設計（
ＬＳＳＤ）のような周知の手法を使用して、適正にテス
トすることが困難である。

テスト回路は真及び相補の線が互いに入り込んだ制御バ
ス３４０のレイアウトを使用している。すなわち、線３
４１Ａが３４２Ａの隣に置かれ、次いで３４１８１３４
１Ｃ等の隣に置かれる。このことは隣接する線が、常に
対向するレベルの信号を送ることを確実とする。

比較器３５１はチップ２００を迂回した後の制御バス線
３４１Ａ’−Ｅ’を受は取る。第４Ａ図において、線３
４１Ａ−ＥはＰＳＥセルの右側から出るものであり、線
３４１Ａ’−Ｅ’はセルの底部へ入るものである。線３
４１Ａ“−Ｅｏのいずれもが高くない場合に、ＮＯＲゲ
ートが高くなり、全部が高い場合にのみ、ＡＮＤゲート
は高くなる。ＸＯＲはゲートのいずれかが高い場合に、
線１１１４に信号を発生するが、両方が高い場合には、
信号を発生しない。比較器３５２は補足制御線３４２Ａ
’−Ｅ’からの出力に同様な信号を発生する。

バッファ３５３はＰＳＥカスケード装置３２０の最終出
力３２１Ｅを受は取り、これを直接マルチプレクサない
しスイッチ３５４の入力の一方に渡す。マルチプレクサ
３５４の他方の入力は同じ信号であるが、トグル・フリ
ップ・フロップ３５５によって周波数の半分に分割され
たものとなる。

制御線３４１Ａの状態は、２つの周波数のどちらがマル
チプレクサ３５４の出力に現われるかを決定する。ＡＮ
Ｄゲート３５６は装置３５１．３５２及び３５４の出力
を受は取り、これらをオフ・チップ・ピン３５８に接続
された簡単なドライバ回路３５７に渡す。

正規の周波数よりもはるかに低い周波数をＰＳクロック
人力１２２に印加すると（第４図）、すべての制御線３
４１Ａ−Ｅが低くなり、すべての補足制御線３４１Ａ”
−Ｅ’が高くなることが保証される。すなわち、低いＰ
Ｓクロック周波数はＰＳＥに、チップ回路がきわめて高
速であると思わせる。３４１Ａにおける低いレベルは、
出力３５８に、ＰＳクロックの速度で上下に脈動する信
号をもたらす。他のあらゆる出力はＰＳＥ回路における
障害を示す。次いで、正規の周波数よりもはるかに高い
周波数をＰＳクロック１２２に印加すると、すべての線
３４１Ａ−Ｅを高に、またすべての線３４２Ａ−Ｅを低
に切り換えられる。すなわち、これでＰＳＥは、許容範
囲内でのチップ回路の実際の速度にかかわりなく、チッ
プ回路がきわめて遅いものであると思い込む。制御線３
４１Ａの高レベルは出力ビン３５８を、ＰＳクロックの
半分の速度で脈動させることになる。他のあらゆる出力
は、障害を示すことになる。この手順は高低両方のスタ
ック障害、及び制御バス３４０において互いに短絡した
隣接した線をテストし、さらにＰＳＥ自体の内部の回路
をテストする。

第５図にはオフ・チップ入出力ドライバ５００の主要装
置が示されているが、これらをＰＳＥ３００によって制
御して、回路速度の変動に対してチップ２００のオフ・
チップ・ドライバ（ＯＣＤ）における電流変化率（ｄｉ
／ｄｔ）を安定させ、同時に規定の切換え速度を維持す
ることができる。

ＯＣＤが論理回路２１１よりもはるかに多くの電流を消
費するので、ドライバを適切に制御すると、チップ全体
のｄ　ｉ　／　ｄ　ｔが安定する。ＯＣＤ回路を第２図
のＩ１０セル２２１のうち任意のものに配置することが
できる。

入力線５０１は第２図のさまざまな論理セル２１１から
の信号５０１Ａ−Ｃを送り、チップ・ビン２２３のひと
つに萬出力の出力信号５０２を発生し、第１図の１０３
などの配線を通して、システム１００の他のチップへ伝
送する。出力５０１は使用可能信号５０１Ｂと使用禁止
信号５０１Ｃの両方が高い限り、データ入力５０１Ａに
追随する。それ以外の場合には、出力５０２は不確定な
レベルで浮動させる。機能ないしプリドライバ回路５１
０はこの作動を行なう。補償回路５２０は第３図の性能
検知素子３００からの制御バス３４０を受は取り、これ
が配置されている特定のチップのパラメータに応じて、
機能回路の性能を調整する。次いで、不確定信号５１１
が出力回路５３０を駆動して、ドライバ出力５０２に高
出力の信号５１１をもたらす。もうひとつの補償回路５
４０は、バス３４０の性能信号に応じて出力回路５３０
の性能を調節する。

第１の補償回路５２０の目的は、回路速度が増加した場
合に、プリドライバまたは機能段５１０の電圧変化率（
ｄｖ／ｄｔ）を安定させ、信号５１１のｄｖ／ｄｔがほ
ぼ一定に維持される、すなわち未補償の信号よりも大幅
に小さな範囲内にあるようにする。第２の補償回路５４
０の目的は、回路または処理速度が増加した場合に、出
力段５３０のｄ　ｉ／ｄ　ｔを安定させ、すなわち増加
しないようにし、最終出力信号５０２のｄ　ｆ　／　ｄ
　ｔがほぼ一定に維持されるようにする。好ましい実施
例の１形態においては、単一の補償回路だけが使用され
ている。杖況によっては、処理または環境の変動に対し
て過剰補償または過小補償を行ない、回路速度が増加し
た場合、ドライバ・パラメータをおそらくは処理、電圧
、及び温度の変化率、あるいは回路速度の何らかのより
複雑な関数で、増加または減少させるのが有利なことも
ある。また、場合によっては、ｄｖ／ｄｔ及びｄｉ／ｄ
ｔ以外のパラメータを補償するのが、有利なこともある
。

第６図は相補型金属酸化膜半導体（０ＭＯ８）テクノロ
ジのドライバ回路５００の例である。Ｎチャネル電界効
果トランジスタ（ＮＦＥＴ）は空の矩形として示されて
いる。Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）は
斜線の引かれた矩形で示されている。小さな正方形はプ
ラスの電源への接続を表わし、三角形は接地接続を表わ
す。ドライバ５００は２つの対称的な半部として構成さ
れており、下半分のＦＥＴの極性は上半部のものとは逆
になっている。上半分は入力データ信号５０１Ａが高い
場合に、出力５０２を高＜シ、下半分はデータ入力が低
い場合に、出力を低くする。

使用可能入力５０２Ｂが高い場合、あるいは使用禁止入
力５０２Ｃが低い場合、いずれの半部も導通せず、出力
が高インピーダンス状態で自由に浮動することを可能と
する。

プリドライバ段５１０において、データ人力５０１Ａは
周知のＡＮＤツリー５１２及び５１３に直接接続されて
いる。使用可能及び使用禁止入力はツリー５１２に直接
接続されるが、ツリー５１３には、インバータ５１４及
び５１５を介して接続されている。それ故、使用可能及
び使用禁止の両方が高い場合には、ツリー５１２の直列
のＮＦＥＴであるデータ入力の高レベルが線５１１Ｔを
導通させ、低くする。データ入力の低レベルはこのツリ
ーの並列なＰＦＥＴのひとつが導通し、線５１１Ｔを高
くすることを可能とする。補足ツＩＪ　−５１３におい
て、高いデータ入力は並列なＮＦＥＴのひとつが導通し
、線５１１Ｃを低くすることを可能とする。低レベルは
直列なＰＦＥＴが導通し、これを高くすることを可能と
する。使用可能または使用禁止線のいずれかが低い場合
、ツリーの並列とされたＰＦＥＴは線５１１Ｔを高くす
るが、ツＩＪ−５１３の並列とされたＮＦＥＴは線５１
１Ｃを低くする。

補償回路５２１は６個のＮＦＥＴ５２１Ａ−Ｅ及びＺを
含んでおり、これらは上半分の入力ツリー５１２と直列
に挿入されており、°互いに並列に接続されている。こ
れらのデバイスはツリー内の他のＦＥＴよりもかなり小
さなものであるから、補償回路はツリー全体の性能を効
果的に判定する。

たとえば、ツリーのＦＥＴが幅７５ミクロン、長さ０．
５ミクロンである場合、補償回路のＦＥＴは５ミクロン
×０．５ミクロンとなる。

ＦＥＴ５２１Ａのゲートはプラスの電源に直接接続され
ているので、これは常に導通する。他のＦＥＴ５２１Ａ
−Ｅはそれぞれ、制御バス３４０のＰＳＥ制御線３４１
Ａ−Ｅに接続されている。

チップ回路がきわめて高速な場合には、これらの制御線
はすべて０を送る（すなわち、低レベルとなる）。この
状況において、１個の小型ＦＥＴ５２１ＺはＮＦＥＴの
直列なストリングを絞るので、処理が高速であるか、電
源電圧が高いか、あるいはチップが冷えている場合には
、入力信号５０１の変化がストリングを接地させたとき
に、このＦＥＴのｄｖ／ｄｔがきわめて高くなることは
ない。

チップの回路が若干遅い場合には、ＰＳＥ３００は線３
４１Ａをオンにし、ＦＥＴ５２１Ａを導通させる。これ
はツリー５１２に付加的な経路を提供し、他の場合には
遅いｄｖ／ｄｔを補償する。

回路全体の速度がさらに遅いと、さらに多くの制御線が
オンとなり、さらに多くの補償ＦＥＴを並列に追加して
、線５１１Ｔの信号の切換え速度を安定させる。

補償回路は６個のＰＦＥＴ５２２Ａ−Ｅ及びＺも含んで
おり、これらは下方の入力ツリー５１３と直列であり、
また互いに並列となっている。これらのＦＥＴもツリー
のＦＥＴよりもはるかに小さいものである。ＰＦＥＴ５
２２Ｚは常に導通しているが、これはそのゲートが恒久
的に接地されているからである。他のＦＥＴ５２２Ａ−
Ｅのゲートはそれぞれ、制御バス３４０のＰＳＥ制御線
３４２Ａ−Ｅに接続されている。それ故、回路全体の速
度が高い場合には、単一の小型ＦＥＴ５２２２がツリー
５１３のＰＦＥＴの直列なストリングを絞るが、全体的
な速度が遅くなった場合には、より多くの補償ＦＥＴ５
２２Ａ−Ｅが制御線３４２Ａ−Ｅによって、並列に追加
される。次いで、入力信号５０１の変化によって、スト
リングが電源に接続されると、線５１１Ｃはほぼ一定の
ｄｖ／ｄｔで切り換わる。

補償回路５２０は、これが高くなったとき（電源電圧に
なったとき）、ツリー５１２のｄｖ／ｄｔを制御せず、
また低くなったとき（接地電圧になったとき）、ツリー
５１３のものを制御しない。これらの状況において、対
応する出力回路が出力線５０２との間で切り換える電流
は、ごくわずかであるから、補償は不必要である。実際
には、ドライバが浮動するか、あるいはトライ・ステー
トになった場合に、両方のツリーがきわめて迅速にオフ
となり、ＦＥＴ５３３がすでに導通を開始しているのに
、ＦＥＴ５３１がまだオフとなっていない場合、あるい
は逆の場合に、電源から接地へ直接接続する「シュート
・スルー」経路が形成されないようにすることが望まし
い。しかしながら、他の回路テクノロジーの場合には、
両方向で補償を行なうのが望ましいことがある。また、
全補償以外の何らかの機能を提供するのが望ましいこと
もある。たとえば、出力回路５３０に何の補償も使用し
ない場合、回路速度を下げて、ブリドライバのｄｖ／ｄ
ｔを増加させると、出力回路５０２に対しである程度の
ｄ　ｉ／ｄ　ｔの安定化がもたらされる。

出力回路５３０は信号５１１の電力を上げて、出力５０
２をもたらす。データ入力５０１Ａが低い場合、線５１
１Ｔは高くなる。この線がＰＦＥＴ５３１Ｚ及び５３１
Ａ−Ｅのベースに並列に接続されているので、これらは
すべてオフとなり、したがって線５３２のプラスの電源
電圧の線５０２との接続が断たれる。データ入力が高い
状態になったとき、線５１１Ｔは低くなり、すべての出
力ＦＥＴをオンとし、出力５０２をプラスの電源電圧に
引き上げる。しかしながら、ＦＥＴ５３１Ｚのみが線５
３２の電源電圧に直結されており、他のＦＥＴ５３１Ａ
−Ｅが導通できるのは、第２の補償回路５４０によって
認められた場合だけである。出力回路５３０の下半分は
、同じように作動する。データ入力５０１Ａが高い場合
に、線５１１Ｃが低くなるので、ＮＦＥＴＥ５３３Ｚ及
び５３．３Ａ−Ｅはすべてオフになり、線５３４の接地
電圧の出力線５０２との接続が断たれる。データ入力が
低レベルになると、線５１１Ｔは高くなり、すべての出
力ＦＥＴをオンとし、出力５０２を接地する。この場合
も、ＦＥＴ５３３Ｚのみが線５３４によって直接接地さ
れ、他のＦＥＴ５３３Ａ−Ｅが導通できるのは、第２の
補償回路５４０によって制御される場合だけである。こ
のようにして、ＦＥＴ５３１は高いデータ入力に対して
出力５０２を能動的に高くし、ＦＥＴ５３３は低いデー
タ入力に対してこの出力を能動的に低くする。使用可能
及び使用禁止入力５０１Ｂ及び５０１Ｃのいずれかが低
い場合には、ＦＥＴのいずれのセットも出力を引き上げ
ない。出力は１１５３２及び線５３４の両方との接続を
断たれ、高インピーダンス状態で不確定な電圧へ浮動す
る。

出力補償回路５４０はどれ位の電流が出力回路を通れる
かを調整して、出力回路５３０がどの程度強く出力を引
き上げるかを決定し、したがって出力のｄｉ／ｄｔを制
限する。また、比較的一定な出力インピーダンスをもた
らすが、これは整合には有利である。チップ全体の回路
がきわめて速い場合には、制御線３４２Ａ−Ｅはすべて
、高レベルを送り、補償ＰＦＥＴ５４１Ａ−Ｅはすべて
オフとなり、かつ単一の出力回路ＦＥＴ５３１Ｚのみが
電源電圧５３２を出力線５０２に接続するのに使用でき
るが、これは補償ＦＥＴが出力ＦＥＴと直列だからであ
る。幅約２００ミクロン×長さ０．６ミクロンという出
力ＦＥＴの大きさは、負荷を出力線５０２に置くことの
できる容量を切り換えるのに利用できる電流を制限し、
これによって高レベルに切り換えた場合に、出力が反応
することのできる速度、ｄｉ／ｄｔを制限する。全体的
な回路速度が若干遅い場合には、ＰＳＥ３００は制御線
３４２Ａを下げ、これはＦＥＴ５４１Ａをオフにし、電
流が出力ＦＥＴ５３１Ａを通って流れることを可能とし
、このＦＥＴを出力ＦＥＴ５３１Ｚと並列にする。２つ
の直列のＦＥＴ５３１Ａ及び５４１Ａが両方とも、幅４
３ミクロンである場合には、電流を５３１２のみを通る
電流よりも約１０％高くする。しかしながら、回路速度
が遅いので、また補償器５２０が出力ＦＥＴに印加され
るｄｖ／ｄｔを制限するので、全体的なｄｉ／ｄｔはほ
ぼ同一に維持される。ＰＳＥ３００が制御線をさらに下
げると、より多くの電流が利用できるようになる。しか
しながら、この場合も、ＰＳＥ３００にこれらの線を下
げさせた遅い回路速度はｄｉ／ｄｔを制約して、ドライ
バが線５０２の出力を高い値１に切り換えたときに、比
較的狭い節回に拘束する。

下半分の補償ＦＥＴ５４２Ａ−Ｅは同様な態様で作動す
る。最高の回路速度において、すべての制御線３４１Ａ
−Ｅが低レベルなので、出力ＦＥＴ５３ＬＺのみが電流
を供給し、出力線５０２を接地させる。切換え電流の欠
如は、それ以外の場合ニハ高速名ＦＥＴ５３３Ｚを低い
ｄｉ／ｄｔに制限する。この場合も、若干遅い回路速度
はＰＳＥ３００に、制御線４３１Ａを高くさせ、補償Ｆ
ＥＴ５４２ＡをＦＥＴ５４２Ｚと並列にする。電流ドラ
イブが高くなると、低い回路速度がオフセットされ、出
力ｄ　ｉ　／　ｄ　ｔをほぼ一定の値に安定させる。速
度がさらに遅くなると、さらに多くの補償ＦＥＴが導通
し、これによってさらに多くのＦＥＴを並列にして、低
下する信号が出力５０２を接地させたときに、切換え電
流を増加させる。補償ＦＥＴがすべて、同じ特性を存し
ている必要はない。たとえば、ＦＥＴ５４１Ａ−Ｅ及び
５４１Ａ−Ｅを徐々に大きくできるので、出力電流を制
御線の本数によって線形よりも急速に増加できる。

あるいは、もっと小さくすることも、または任意の希望
する相対サイズの順序きすることもできる。

第７図は第１図の論理システム１００における２００な
どのチップのクロック回路の一部７００を示すものであ
る。システム１００の１１３及び１１４などのクロック
線は周知の方法（しばしば手作業）によって配置され、
システム内の異なるチップ２００におけるクロック信号
１１１及び１１２の到着時間のひずみを最小限とする。

しかしながら、各種のチップ２００間の廁部回路速度の
相違は依然として、内部論理回路２１１におけるクロツ
タ信号の到若を、受は入れられない量だけひずませる。

１１４などのクロック線はオフ・チップ・ビン２２２を
介して、Ｉ１０セル２２１の周知のレシーバ回路に接続
される。同一のＩ１０セルに配置されているのが好まし
い遅延回路７２０は、線７１１にクロック信号を受は取
り、遅延した信号を線７２１に発生する。第３図の性能
検知素子３００からの、あるいは回路の速度が処理の相
違または環境要因によってチップごとに変動するので、
チップ上の回路の速度を検知するための他のタイプの手
段からの制御バス３４０によって、遅延の量が決定され
る。次いで、７３１及び７３３などの複数のバッファを
有する周知のクロック・ツリー７３０は、補償されたク
ロック信号７２１を、チップ上の周知のラッチなどの個
々のユーザ回路７４０に分配する。

第８図は遅延装置７２０の回路の詳細を示すものである
。入来クロック信号７１１は遅延素子７２２Ｂ−Ｅのチ
ェーンに伝搬する。多数のスイッチ７２３Ａ−ＥはＰＳ
Ｅ３００からの制御バス３４０の制御によって、チェー
ンに沿った数個の点７２４Ａ−Ｅのひとつで信号を、１
本の出力線７２１へ分岐する。

最初のピック・オフ・ポイント７２４Ａはあらゆる遅延
素子よりも前方で生じる。（レシーバ７１０が出カフ２
１の可変負荷を駆動できる回路を含んでいない場合には
、遅延回路７２０は最初のビック・オフ・ポイントの前
方に素子を含んでいて、一定の負荷をクロック信号１１
４にもたらさなければならない。）スイッチ７２３Ａは
周知の０Ｍ０８回路であり、左側にある両方の入力が高
い、すなわち論理１のレベルを有している場合に、破線
の枠の頂部の入力から、底部にある出力への導通路をも
たらす。（この回路では、入力と出力は交換可能である
。）制御線３４２Ａが高い場合に、スイッチ７２８Ａは
閉じるが、これはこのスイッチの他の入力が電源電圧へ
の結線によって、常に活動化されているからである。線
３４２Ａが高くなるのは、チップの回路の速度がきわめ
て遅い場合だけである。それ故、入カフ１１から出カフ
２１へのきわめて小さな遅延は、信号が通る他の回路７
３２．７４０等の遅い速度を補償する。

第２のタップ７２４Ｂはクロック信号を０ＭＯ８の２イ
ンバータ遅延素子７２２Ｂを通すことによって、このク
ロック信号を遅延させる。これは最も簡単で、最も高速
な回路であり、入力信号を変化させない。ＰＳＥ制御線
３４２Ｄが高く、制御線３４１Ｅが高い場合にのみ、ス
イッチ７２３Ｂはタップ７２４Ｂを出力線７２１に接続
する。

この後者の条件は３４２Ｅのその補足信号が低い場合に
、発生するので、７２３Ｂがオンになったときに、スイ
ッチ７２３Ａがオフとなる。それ故、若干回路速度が速
いと、少量の遅延がクロック信号に加えられてから、そ
のクロック信号がクロック分配ツリーに到達する。

第３のタップ７２４Ｃは２組の二重インバータ７２２Ｃ
を単一の遅延素子７２２Ｂに加えることによって、クロ
ック信号を合計３時間単位遅延させる。回路速度がさら
に速くなったときに、スイッチ７２３Ｃはこのタップを
出カフ１２に接続する。

このことは線３４２Ｃ及び３４１Ｄが高くなることによ
って表わされる。この場合も、３４２Ｄが低い場合にの
み、線３４１Ｄが高くなり、スイッチ７２３Ｂをオフに
する。

タップ７２４Ｄ及び７２４Ｅも同様に作動する。

遅延７２２Ｄ及び７２２Ｅはより多くの遅延素子を含ん
でいるが、これは全体的な回路速度が増加した場合にの
み、これらの素子が信号経路に含まれるので、単一の遅
延素子によってもたらされる効果的な遅延が減少するか
らである。すなわち、多数の回路が各段階で挿入されて
も、信号経路に挿入される実際の遅延をほぼ一定に保持
することができる。もちろん、この構成を改変して、入
カフ１１と出カフ２１の間の実際の時間遅延の量が一定
でないようにすることができる。実際には、遅延素子内
の回路の数及びタイプを変えるだけで、遅延と回路速度
の任意の関数を容易に得ることができる。

第７図及び第８図は上述したように、第１図の１０ｏの
ような複数チップ・システムにおける、チップごとに異
なる遅延の問題を管理する。単一のチップ上の２つの異
なるクロックの間のひずみの問題も、ＰＳＥによって改
善することができる。

第１図、第２図、及び第７図に示すように、他のクロッ
ク信号１１３も、システム１００の各チップに入る。こ
のクロックは通常、クロック１１４を使用する同一の回
路７４０によって使用されるが、これらの回路では、２
つのクロック信号が互いに特定の時間関係を有している
ことが必要である。通常、これらは重なり合わないもの
でなければならない。これらが特に高い回路速度で、重
なり合った場合、第７図の７４０で示すもののような、
周知のマスタ／スレーブ・ラッチがその入力から、その
出力へ間違ったデータを送ることがある。

線１１３の第２のクロック信号はレシーバ７５０へのオ
フ・チップ・ビンで受は取られるが、このビンは他のＩ
１０セル２２１に配置されている。

レシーバ７５０の構成は、レシーバ７１０と同一のもの
であってもかまわない。第２のクロック信号を受は取る
単一チップのみを存しているシステムでは、チップ間の
ひずみは問題ではない。この場合、結線７５１°は性能
に関連した遅延手段の介入なしに、このひずみを直接筒
２のクロック・ツリー７６０へ送る。第２のクロック・
ツリー７７０のバッファ７７１及び７７３は、線７６４
を介してチップ回路７４０のいくつかに、電力が再度与
えられた第２のクロックをもたらす。

はとんどの場合、第２のクロックはシステム１００の複
数のチップ２００に接続するので、チップ間ひずみがこ
のクロックでも問題となる。これらの場合、線７５１は
遅延素子７６０を、レシーバ７５０とクロック・ツリー
７７０の間に接続する。遅延回路は回路７２０と同一も
のものでもかまわない。総サイクル時間をより有効に使
用するために、全体的な回路速度が遅い場合に、第２の
クロックを第１のクロックと重ね合わせても、あるいは
少なくとも重畳状態に近付くようにすることもできる。

したがって、回路７６０の各段における遅延量を、遅延
回路７２０の対応する段の遅延よりも若干小さくするこ
とができる。この場合も、遅延回路７６０は遅延と回路
速度の他の関数を使用することができ、かつ遅延回路７
６０で使用する関数を、遅延回路７２０のものと異なる
ものとしてもよい。

簡単とするため、第７図及び第８図のクロック回路は、
第５図及び第６図のドライバが使用している本数と同じ
、比較的少ない本数の制御線をバス３４０に使用する。

しかしながら、用途によっては、ドライバのｄ　ｉ／ｄ
　ｔを安定させなければならないのが、３０％程度まで
であったとしても、クロックひずみを数パーセントまで
調整するために、さらに多くの制御線を追加して、複雑
度を若干高めるのに価値があることもある。安定度をこ
のように高めることは、ＰＳＥに段を追加するだけで達
成できる。

上述の説明は制御可能な遅延を追加することによるクロ
ック・ツリーの補償を中心としたものであるが、他のタ
イプの回路も、同一のチップ上の回路の実際の速度に応
じて制御可能な遅延を使用することができる。たとえば
、ＰＳＥでは、上述のパンク切換えという周知の手法を
追加することで、チップ上にさらに多くのドライバが可
能である。異なるバンクを切り換えることのできる時間
間隔は、７２０などの遅延素子によって設定できる。他
の例として、ダイナミック・メモリ（ＤＲＡＭ）にアド
レスする回路はしばしば、その各種の入力信号に少量の
遅延を用いている。

第９図は第５図のドライバ回路５００の性能を定性的に
示したグラフである。水平軸は任意の装置における、チ
ップ２００上の回路の遅延（すなわち、速度の逆数）を
示す。垂直軸はドライバＳ００が切り換えられたときの
ｄ　ｉ／　ｄ　ｔ　１すなわち電流の相対速度である。

ｒＮＯＣＯＭＰＪという標識の付いた上の曲線は、回路
速度の許容範囲にわたるｄｉ／ｄｔの広い変動を示して
いる。

ｄｉ／ｄｔが回路速度の２乗として変動するので、回路
速度で一般に遭遇する５０％という変動は、ｄｉ／ｄｔ
を２５０％増加させる。ｒｃＯＭＰＪという標識の付い
た下の曲線は、補償回路５２０及び５４０の効果を示し
ている。これらの回路はチップ上の回路の速度が増加し
た場合に、付加的な補償をドライバ回路に切り換えるこ
とによって、速度の全許容範囲にわたってｄｉ／ｄｔの
総変動を３０％以下に保持することができる。３０％と
いう変動はほとんどの場合に、受は入れられるものであ
る。さらに制御線を制御バス３４０に追加することによ
って、厳しい制御を達成できる。また、００Ｍ２曲線の
全体的な包絡線は第９図において水平であるが、上向き
、下向き、あるいは特定の目的に望ましい何か他の関数
に合わせたものとすることができる。

第１０図は遅延モードの問題を軽減するための、あるチ
ップから他のチップへの遅延に対する単一クロックＣ１
の補償を示すものである。この場合も、水平軸は任意の
装置における回路の全体的な遅延（速度の逆数）のもの
である。垂直軸は入力１１４での受信と、第７図のラッ
チ７４０への送り出しの間のナノ秒で測定したクロック
・ツリー遅延である。Ｃ１という標識の付いた曲線は、
低い総合遅延（高回路速度）における２ナノ秒から、高
い総合遅延（低回路速度）における８ナノ秒までの、４
００％というクロック・ツリーの総変動を示している。

これはシステム１００の総クロック・サイクルで、６ナ
ノ秒を無駄にする。合計５０ナノ秒であれば、システム
内の回路速度の相違に適合するためだけに、１０％を超
える無駄が生じる。ＣＯＭＰという標識が付いている曲
線は、遅延装置？２０によってクロック・ツリーに付加
された遅延を表わしている。垂直部分はＰＳＥ３００が
制御バス３４０を切り換えて、活動遅延回路の数を減ら
した部分である。曲線０１′は００Ｍ２曲線の遅延を、
補償されていないクロックＣＩに加えることによって生
じたものである。補償されたクロック遅延ＣＩ’は、８
ナノ秒と１０ナノ秒の間で変動するが、これはわずか２
０％の変動である。この変動が無駄にするのは、５０ナ
ノ秒のサイクル時間のうち２ナノ秒、すなわち４％にす
ぎない。必要に応じ、バス３４０に６本以上の制御線を
使用すると、無駄となるサイクル時間をさらに削減でき
る。

第１１図は単一のチップ内のクロック１１３と１１４の
間のひずみを示すもので、補償されたもの、補償のない
ものの両方が示されている。軸は第１０図のものと同じ
であり、曲線Ｃ１とＣ１゜が第１１図にも示されている
。

早期モードの問題は、Ｃ１の後縁とＣ２の前縁の間の時
間差である曲線Ｃ１−０２で表わされている。これらの
２つの信号は互いに、回路速度全体の全変動にわたって
充分に追随するものであるが、第７図のクロック・ツリ
ー７３０及び７７０による差動遅延は、重畳を生じるこ
とがあるが、この例では、Ｃ１−Ｃ２において１ナノ秒
という比較的一定な重畳である。さらに、わずかなミス
トラッキングでも、高回路速度では低回路速度よりも多
くの重畳をもたらす。この重畳は高回路速度では受は入
れられないものであるが、低回路速度ではチップ回路間
の遅延を増加させることによってより容易に受は入れら
れるものである。Ｃ１のクロツタのみを補償する（すな
わち、第７図の遅延７６０をバイパスするように結線７
５１°を使用する）と、重畳を完全に除去し、高速にお
いて最大の効果を得ることができ、これはきわめて望ま
しいものである。曲線Ｃ１°−Ｃ２はＣ１のみの補償が
、高速では７ナノ秒、低速では２ナノ秒に低下する分離
（マイナスの重畳）を生じることを示している。

マルチチップ・システムでは、Ｃ１及びＣ２の両方をチ
ップ間（遅延モード）のひずみで補償しなければならな
い。このような補償は異なる割合で２つの信号を補償す
ることによって、早期モードの問題をさらに軽減する。

破線の曲線Ｃ２“は入力１１３からラッチ７４０への生
の０２信号における補償回路７６０（第７図）の補償回
路の効果を示している。この場合、２つの別々に補償さ
れたクロックを差し引いた場合、曲線Ｃ１°−Ｃ２′は
速度の範囲のほとんどにおいて、重畳が生じないことを
示している。さらに１．補償を調整し、重畳が生じる場
合、これが有害でない速度範囲の低速端部で生じるよう
にする。実際には、これはシステム全体にとって有利な
ものである。クロックの分離は、クロック・サイクル全
体において無駄になった時間である。その唯一の目的は
データ信号が、１サイクル早（ラッチ７４０を通って伝
搬しないことを保証することである。回路７００を低速
度における少量の重畳を認めるように設計できるので、
高速度におけるクロックの分離が減少され、パラメータ
空間のこの領域における総サイクル時間の無駄が少なく
なる。

Ｆ１発明の効果 上述のように、本発明は集積回路チップ上の回路の性能
を検知する簡単で、廉価な回路を提供する。

【図面の簡単な説明】

第１図は、本発明の環境とすることのできる多重論理チ
ップのシステムの図である。 第２図は、本発明を実施できる集積回路チップを示す図
である。 第３図は、本発明にしたがって改善された性能検知素子
（ＰＳＥ）の高レベル・ブロック線図である。 第４図は、第３図のＰＳＥの詳細な回路図である。 第４Ａ図は、第４図のＰＳＥとともに使用できるテスト
回路の回路図である。 第５図は、本発明によるオン・チップ性能検知を使用す
るドライバ回路のブロック線図である。 第６図は、第５図のドライバの回路図である。 第７図は、チップ上のクロック・ツリー回路を補償する
ためのオン・チップ性能検知の使い方を示す図である。 第８図は、第７図の遅延素子の回路図である。 第９図は、オン・チップ性能検知によるドライバ回路の
補償を示すグラフである。 第１０図は、本発明によるクロック・ツリーの遅延補償
を示すグラフである。 第１１図は、多重クロック・ツリーの遅延補償を示す図
である。 １１０．１２０・・・・クロック発生器、２００・・・
・チップ、２１１・・・・論理セル、２１２・・・・配
線ペイ、２２１・・・・入出力セル、３００・・・・性
能検知素子（ＰＳＥ）、３１０・・・・ＰＳクロック発
生器、３１４・・・・カウンタ、３１５．３１８．３５
６・・・・ＡＮＤゲート、３２０・・・・カスケード装
置、３２２・・・・インバータ、３３０・・・・記憶装
置、３３１・・・・ラッチ、３４０・・・・制御手段、
３５０・・・・テスト回路、３５１・・・・比較器、３
５３，７３１．７３３．７７１７７３・・・・バッファ
、３５４・・・・マルチプレクサ、３５５・・・・トグ
ル・フリップ・フロップ、３５７・・・・ドライバ回路
、５００・・・・オフ・チップ入出力ドライバ、５１２
．５１３・・・・ＡＮＤツＵ−５２０，５４０・・・・
補償回路、５３０・・・・出力回路、７１０．７５０・
・・・レシーバ、７２０・・・・遅延回路、７２２Ｂ−
Ｅ・・・・遅延素子、７２３Ａ−Ｅ・・・・スイッチ、
７３０・・・・クロック・ツリー、７４０・・・・ユー
ザ回路。 １ｇｌ −小 回路遅延 大− Ｍ９図 手続補正書（刀剣 特許庁長官　吉　Ｉｌｌ　　文　毅　殿１、事件の表示 平成１年　特許願　第１５５９８２号 ２、発Ｉｌｌの名称 集積回路チップとその動作速度検出方法３、補正をする
者 事件との関係　　特許出願人 住所　アメリカ合衆国＋０５０４、ニューヨーク州アー
モンク（番地なし） 名称　インターナショナル・ビジネス・マシーンズ・コ
ーポレーション ４、イｔ　　理　　人 ６、補正の対象 明細書の図面の簡単な説明の欄 ７、補正の内容 明細書の第５２ページ第５行の「第４Ａ図は、」から同
ページ第６行の「回路図である。」までの記載を削除す
る。 ５、補正命令の日付 平成　２年 ２月　２７日

Claims (4)

【特許請求の範囲】
1. （１）同一のチップ上の他の回路の速度を検出するため
   の性能感知回路をもつ集積回路チップにおいて、 （ａ）既知の間隔をもつパルス信号を受信するための手
   段と、 （ｂ）上記パルス信号と既知の時間的関係をもつストロ
   ーブ・クロック信号を受信するための手段と、 （ｃ）複数のタップをもち、上記パルス信号に応答する
   回路素子のカスケード配列体と、 （ｄ）上記複数のタップに接続され、上記ストローブ・
   クロック信号に応答して、上記ストローブ信号の時点で
   の上記カスケード中の上記パルス信号の位置を表示する
   制御信号を記憶するための記憶手段と、 （ｅ）上記制御信号を、上記同一のチップ上の他の回路
   に伝送するための制御手段とを具備する、集積回路チッ
   プ。
2. （２）少なくとも１つのクロック信号を発生するための
   クロック信号発生器と、複数の集積回路チップと、該ク
   ロック信号を該複数の集積回路チップに分配するための
   手段をもつ電子的システムにおいて、 （ａ）同一のチップ上の他の回路の動作速度を検出し、
   該速度を表示する制御信号を発生するための性能感知回
   路と、 （ｂ）同一の集積回路チップに設けられた複数の機能的
   回路からなる回路網と、 （ｃ）上記チップ上に上記クロック信号を受信するため
   の受信手段と、 （ｄ）上記受信手段に接続され、上記制御信号のさまざ
   まな状態に応答して上記クロック信号を選択的に遅延さ
   せるための遅延手段と、 （ｅ）上記遅延手段に接続され、上記複数の集積回路チ
   ップのうちの１つ上の上記複数の機能的回路のうちの複
   数のものに上記クロック信号を分配するためのバッファ
   手段とを具備する、 電子的システム。
3. （３） （ａ）同一のチップ上の他の回路の動作速度を検出し、
   該速度を表示する制御信号を発生するための性能感知回
   路と、 （ｂ）入力信号を受信するための受信手段と、（ｃ）上
   記受信手段に接続され、上記入力信号を操作して出力信
   号を発生するための機能手段と、（ｄ）上記受信手段と
   上記機能手段の間に接続され、上記受信手段と上記機能
   手段の間の上記入力信号の遅延と、上記動作速度との間
   に予定の関係を達成するように、上記制御信号に応答し
   て上記入力信号を遅延させるためのバッファ手段とを具
   備する、 集積回路。
4. （４）集積回路チップ上の回路の動作速度を検出するた
   めの方法において、 （ａ）既知の時間間隔によって隔てられた第１及び第２
   の特徴をもつパルス信号を発生する段階と、（ｂ）上記
   パルス信号の少なくとも１つの特徴に対して予定の時間
   的関係をもつストローブ信号を発生する段階と、 （ｃ）上記パルス信号を、上記チップ上の回路素子のカ
   スケード配列体を通過させる段階と、（ｄ）上記ストロ
   ーブ信号によって決定された予定の時点で、上記カスケ
   ード配列体の個々の回路素子の状態を検出する段階と、 （ｅ）上記個々の回路素子の状態から、上記チップ上の
   回路の動作速度を表示する制御信号を発生する段階を有
   する、 集積回路チップの動作速度決定方法。