CN111415689A - 输出电路和芯片 - Google Patents

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Abstract

本发明提供一种输出电路和芯片。输出电路包括第一级电路、第二级电路第三级电路和第四级电路。第一级电路用于将读取存储器内部的串行数据，并将串行数据分成设定速率等级的电压信号；第二级电路用于接收第一级电路输出的电压信号，并为电压信号分配传输路径；第三级电路用于接收第二级电路输出的电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径；第四级电路包括上拉电路和下拉电路，上拉电路和下拉电路均包括薄栅低阈值NMOS管，第四级电路用于接收第三级电路输出的电压信号，生成输出电路的输出电压信号。本发明通过消除开启阈值电压对最低工作电源电压的限制，可以兼容多种不同的高速数据输出端口，提高效率。

Description

输出电路和芯片
技术领域
本发明涉及半导体存储器，具体涉及一种输出电路和芯片。
背景技术
在LPDDR4(Low Power Double Data Rate SDRAM 4)和LPDDR4X的应用中，都是采用了LVSTL(Low Voltage Swing Terminated Logic)的高速接口标准，并且都可由内存控制器设置不同的输出下拉驱动能力和输出高电平。但是，由于两者数据输出端口的电压不同，无法在同一芯片中应用LPDDR4和LPDDR4X。因此，给芯片应用和设计造成困扰。
发明内容
本发明提供一种输出电路和芯片，以至少解决现有技术中的以上技术问题。
为达到上述目的，本发明提供了一种输出电路，包括：
第一级电路，所述第一级电路用于读取存储器内部的串行数据，并将所述串行数据分成多个设定速率等级的电压信号；
第二级电路，与所述第一级电路连接，所述第二级电路用于接收所述第一级电路输出的多个电压信号，生成多个电压信号，并为每一个生成的电压信号分配传输路径；
第三级电路，与所述第二级电路连接，所述第三级电路用于接收所述第二级电路输出的多个电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径；
第四级电路，与所述第三级电路连接，所述第四级电路包括上拉电路和下拉电路，所述上拉电路和所述下拉电路均包括多个并联的薄栅低阈值NMOS管，所述第四级电路用于接收所述第三级电路输出的多个电压信号，并根据接收到的电压信号生成所述输出电路的输出电压信号。
在一种可实施方式中，所述上拉电路包括多个并联的上拉支路，各所述上拉支路均包括结构相同的第一薄栅低阈值NMOS管，所述第一薄栅低阈值NMOS管的漏极与电源电压连接，所述第一薄栅低阈值NMOS管的栅极接收所述第三级电路输出的上拉电压信号；各所述上拉支路的所述第一薄栅低阈值NMOS管的源极均连接作为数据输出端(DQ)。
在一种可实施方式中，所述下拉电路包括多个并联的下拉支路，各所述下拉支路均包括结构相同的第二薄栅低阈值NMOS管，所述第二薄栅低阈值NMOS管的源极接地，所述第二薄栅低阈值NMOS管的漏极与所述第一薄栅低阈值NMOS管的源极连接，所述第二薄栅低阈值NMOS管的栅极接收所述第三级电路输出的下拉电压信号。
在一种可实施方式中，所述第三级电路还用于在ZQ校准时输出多个上拉ZQ校准信号；
各所述上拉支路均包括多个第三薄栅低阈值NMOS管，各所述上拉支路中所述第三薄栅低阈值NMOS管均与所述第一薄栅低阈值NMOS管并联；所述第三薄栅低阈值NMOS管的栅极接收所述上拉ZQ校准信号，所述第三薄栅低阈值NMOS管用于根据上拉ZQ校准信号，调整所述上拉支路的等效电阻为RZQ(参考电阻)。
在一种可实施方式中，所述第三级电路还用于在ZQ校准时输出多个下拉ZQ校准信号；
各所述下拉支路均包括多个第四薄栅低阈值NMOS管，各所述下拉支路中所述第四薄栅低阈值NMOS管均与所述第二薄栅低阈值NMOS管并联，所述第四薄栅低阈值NMOS管的栅极接收所述下拉ZQ校准信号，所述第四薄栅低阈值NMOS管用于根据下拉ZQ校准信号，调整所述下拉支路的等效电阻为RZQ。
在一种可实施方式中，多个所述第三薄栅低阈值NMOS管和多个所述第四薄栅低阈值NMOS管的等效宽长比的比例均依次递增。
在一种可实施方式中，所述上拉电路还包括上拉开关模块，所述上拉开关模块包括与所述第一薄栅低阈值NMOS管数量相同的厚栅高阈值NMOS管，所述厚栅高阈值NMOS管的漏极与电源电压连接，所述厚栅高阈值NMOS管的源极与所述第一薄栅低阈值NMOS管的漏极连接，所述厚栅高阈值NMOS管栅极用于接收所述第三级电路输出的高电压阈值信号。
在一种可实施方式中，各所述上拉支路还包括至少一个第一低电压校准MOS管，所述第一低电压校准MOS管与所述第一薄栅低阈值NMOS管并联，所述第一低电压校准MOS管的栅极与所述第三级电路连接，所述第一低电压校准MOS管用于在接收低电压信号时导通。
在一种可实施方式中，各所述下拉支路还包括至少一个第二低电压校准MOS管，所述第二低电压校准MOS管与所述第二薄栅低阈值NMOS管并联，所述第二低电压校准MOS管的栅极与所述第三级电路连接，所述第二低电压校准MOS管用于在接收低电压信号时导通。
在一种可实施方式中，所述第一薄栅低阈值NMOS管和第一低电压校准MOS管源极连接端与所述数据输出端之间串联有第一定值电阻，多个所述第三薄栅低阈值NMOS管的源极连接端与所述数据输出端之间串联有第二定值电阻；
所述第二薄栅低阈值NMOS管和第二低电压校准MOS管的源极连接端与所述数据输出端之间串联有第三定值电阻，多个所述第四薄栅低阈值NMOS管的源极连接端与所述数据输出端之间串联有第四定值电阻。
在一种可实施方式中，所述第一级电路包括结构相同的第一上拉控制模块和第一下拉控制模块，所述第一上拉控制模块和所述第一下拉控制模块均用于将读取的数据信号进行延时，分成包括多个速率等级的数据信号输出。
在一种可实施方式中，所述第二级电路包括：
第二下拉控制模块，所述第二下拉控制模块用于接收所述第一下拉控制模块输出的数据信号，并根据下拉驱动设置强度和ODT(On Die Terminator，片上终端电阻)开启信号选择一路径输出数据信号；
第二上拉控制模块，所述第二上拉控制模块用于接收所述第一上拉控制模块输出的数据信号，并根据上拉驱动设置强度选择一路径输出数据信号；
上拉开关控制模块，所述上拉开关控制模块用于接收开关使能信号和复用上拉驱动设置强度，以控制所述第二上拉控制模块中每一个路径的开关。
在一种可实施方式中，所述第三级电路包括具有相同结构的第三上拉控制模块和第三下拉控制模块；
所述第三上拉控制模块的输入端与第二上拉控制模块和ZQ校准值连接，所述第三上拉控制模块的输出端与所述第一薄栅低阈值NMOS管的栅极连接；所述第三上拉控制模块用于将接收的数据信号和ZQ校准值转化为同一速率的所述上拉电压信号和接收数据信号对应的所述上拉ZQ校准信号；
所述第三下拉控制模块的输入端与第二下拉控制模块和ZQ校准值连接，所述第三下拉控制模块的输出端与所述第二薄栅低阈值NMOS管的栅极连接；所述第三下拉控制模块用于将接收的数据信号和ZQ校准值转化为同一速率的所述下拉电压信号和接收数据信号对应的所述下拉ZQ校准信号。
为达到上述目的，本发明提供了一种芯片，包括上述实施方式所述的输出电路。
本发明采用上述技术方案，具有如下优点：通过上拉电路消除开启阈值电压对最低工作电源电压的限制，可以兼容两种或以上的不同的高速数据传输标准，实现了同一个芯片在两种输出电平不同的环境下工作，提高效率，节省资源。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例中输出电路的连接示意图；
图2为本发明实施例中第四级电路的结构示意图；
图3为本发明实施例中上拉电路中一上拉支路的结构示意图；
图4为本发明实施例中下拉电路中一下拉支路的结构示意图；
图5为本发明实施例中第一级电路的结构示意图；
图6为本发明实施例中第二级电路中下拉控制模块的结构示意图；
图7为本发明实施例中第二级电路中上拉控制模块的结构示意图；
图8为本发明实施例中第二级电路中上拉开关模块的结构示意图；
图9为本发明实施例中第三级电路的结构示意图；
图10为本发明实施例中第三级电路中上拉控制子模块(下拉控制子模块)的结构示意图。
附图标记：
100 第一级电路；
110 第一上拉控制模块；
120 第一下拉控制模块；
130 延时单元；
200 第二级电路；
210 第二下拉控制模块；
210a 下拉路径单元；
211 第一与非门；
212 第二与非门；
213 第三与非门
220 第二上拉控制模块；
220a 上拉路径单元；
221 第四与非门；
222 第一反相器；
230 上拉开关控制模块；
230a 上拉开关单元；
231 第五与非门；
232 第二反相器；
300 第三级电路；
310 第三上拉控制模块；
320 第三下拉控制模块；
330 上拉控制子模块；
340 下拉控制子模块；
331 第六与非门；
332 第三反相器；
400 第四级电路；
410 上拉电路；
411 上拉支路；
411a 第一薄栅低阈值NMOS管；
411b 第一低电压校准MOS管；
411c 第三薄栅低阈值NMOS管；
411d 第一定值电阻；
411e 第二定值电阻；
420 下拉电路；
421 下拉支路；
421a 第二薄栅低阈值NMOS管；
421b 第二低电压校准MOS管；
421c 第四薄栅低阈值NMOS管；
421d 第三定值电阻；
421e 第四定值电阻；
430 上拉开关电路；
431 厚栅高阈值NMOS管。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
本实施例第一方面提供了一种输出电路。
参见图1所示，输出电路包括第一级电路100、第二级电路200、第三级电路300以及第四级电路400。
第一级电路100用于读取存储器内部的串行数据，并将串行数据分成多个设定速率等级的电压信号。
第二级电路200与第一级电路100连接，第二级电路200用于接收第一级电路100输出的多个电压信号，生成多个电压信号，并为每一个生成的电压信号分配传输路径。
第三级电路300与第二级电路200连接，第三级电路300用于接收第二级电路200输出的多个电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径。第三级电路300还用于调整数据信号的电压转换速率控制第四级电路400的电压转换速率。
第四级电路400与第三级电路300连接，参见图2所示，第四级电路400包括上拉电路410和下拉电路420，上拉电路410和下拉电路420均包括多个并联的薄栅低阈值NMOS管，第四级电路400用于接收第三级电路300输出的多个电压信号，并根据接收到的电压信号生成输出电路的输出电压信号，上拉电路410和下拉电路420中的薄栅低阈值NMOS管用于消除开启MOS管阈值电压对最低工作电源电压的限制。
本实施例通过上拉电路410和下拉电路420中的薄栅低阈值NMOS管加快输出电路的响应速度和获得更大的单位面积电流，消除开启阈值电压对最低工作电源电压的限制，可以兼容两种或以上的不同的高速数据传输标准，实现了同一个芯片在两种输出电平不同的环境下工作。
在一种实施例中，参见图2和3所示，上拉电路410包括多个并联的上拉支路411，各上拉支路411均包括第一薄栅低阈值NMOS管411a，第一薄栅低阈值NMOS管411a的漏极与电源电压连接，第一薄栅低阈值NMOS管411a的栅极接收第三级电路300输出的上拉电压信号；各上拉支路411的第一薄栅低阈值NMOS管411a的源极均连接作为数据输出端。
在一种实施例中，参见图2和4所示，下拉电路420包括多个并联的下拉支路421，各下拉支路421均包括第二薄栅低阈值NMOS管421a，第二薄栅低阈值NMOS管421a的源极接地，第二薄栅低阈值NMOS管421a的漏极与第一薄栅低阈值NMOS管411a的源极连接，第二薄栅低阈值NMOS管421a的栅极接收第三级电路300输出的下拉电压信号。
本实施例上拉电路410和下拉电路420中使用薄栅低阈值NMOS管，消除了CMOS结构中输出管开启阈值电压最低工作电源电压的限制，使第四级电路400满足多种输出电压标准。
在一种实施例中，第三级电路300还用于在ZQ校准时输出多个上拉ZQ校准信号。
参见图3所示，各上拉支路411均包括多个第三薄栅低阈值NMOS管411c，各上拉支路411中第三薄栅低阈值NMOS管411c均与第一薄栅低阈值NMOS管411a并联；第三薄栅低阈值NMOS管411c的栅极接收上拉ZQ校准信号，第三薄栅低阈值NMOS管411c用于根据上拉ZQ校准信号，调整上拉支路411的等效电阻为RZQ。
在一种实施例中，第三级电路300还用于在ZQ校准时输出多个下拉ZQ校准信号。
参见图4所示，各下拉支路421均包括多个第四薄栅低阈值NMOS管421c，各下拉支路421中第四薄栅低阈值NMOS管421c均与第二薄栅低阈值NMOS管421a并联，第四薄栅低阈值NMOS管421c的栅极接收下拉ZQ校准信号，第四薄栅低阈值NMOS管421c用于根据下拉ZQ校准信号，调整下拉支路的等效电阻为RZQ。
进一步地，多个第三薄栅低阈值NMOS管411c和多个第四薄栅低阈值NMOS管421c的等效宽长比的比例均依次递增。
基于上述实施例，参见图3所示，在一种具体实施例中，第三级电路300还用于在ZQ校准时输出六个上拉ZQ校准信号Zq<0>、Zq<1>、Zq<2>、Zq<3>、Zq<4>和Zq<5>。
各上拉支路411均包括六个第三薄栅低阈值NMOS管411c。一个第三薄栅低阈值NMOS管411c的栅极接入上拉ZQ校准信号Zq<5:0>中一个校准信号。
参见图4所示，第三级电路300还用于在ZQ校准时输出六个下拉ZQ校准信号Zq<0>、Zq<1>、Zq<2>、Zq<3>、Zq<4>和Zq<5>。
各下拉支路421均包括六个第四薄栅低阈值NMOS管421c。一个第四薄栅低阈值NMOS管411c的栅极接入下拉ZQ校准信号Zq<5:0>中一个校准信号。
在一种具体实施例中，六个第三薄栅低阈值NMOS管411c和六个第四薄栅低阈值NMOS管421c的等效宽长比的比例均为1:2:4:8:16:32。
根据JEDEC规范，输出电路的下拉驱动强度(即等效下拉输出电阻)有六种选择，从RZQ/1到RZQ/6，由于采用下拉输出级为六个同样结构的支路并联，每个下拉支路的等效电阻均调整为RZQ，且RZQ的一种较佳选值包括240Ω，根据JEDEC的规范，上拉电路对应六种ODT的阻值，为了控制VOH＝VDDQ/3，上拉输出级也为六个同样结构的支路并联，每个上拉支路的等效电阻也均调整为RZQ。
本实施例在每个上拉支路411和下拉支路421上均并联六个薄栅低阈值NMOS管进行ZQ校准，有效使上拉支路410和下拉支路420的等效电阻调整到参考电阻。
在一种实施例中，参见图1所示，上拉支路410还包括上拉开关模块430。
上拉开关模块430包括厚栅高阈值NMOS管431，厚栅高阈值NMOS管431的漏极与电源电压连接，厚栅高阈值NMOS管431的源极与第一薄栅低阈值NMOS管411a的漏极连接，厚栅高阈值NMOS管431栅极用于接收第三级电路300输出的高电压阈值信号。当上拉支路410采用第一薄栅低阈值NMOS管411a时，采用厚栅高阈值NMOS管431连接在电源电压与第一薄栅低阈值NMOS管411a之间，可以有效减小静态的漏电流。又为了减小厚栅高阈值NMOS管431的较大的等效电阻对上拉开关电路430的影响。在ZQ校准时，包括上拉开关模块430一起校准。并且每条支路并联时不会影响导通电阻的准确性及线性度。
在一种实施例中，参见图3所示，各上拉支路410还包括至少一个第一低电压校准MOS管411b，第一低电压校准MOS管411b与第一薄栅低阈值NMOS管411a并联，第一低电压校准MOS管411b的栅极与第三级电路连接，第一低电压校准MOS管411b用于在接收低电压信号时导通。
在一种实施例中，参见图4所示，各下拉支路420还包括至少一个第二低电压校准MOS管421b，第二低电压校准MOS管421b与第二薄栅低阈值NMOS管421a并联，第二低电压校准MOS管421b的栅极与第三级电路300连接，第二低电压校准MOS管421b用于在接收低电压信号时导通。
第一低电压校准MOS管411b和第二低电压校准MOS管421b接受的低电压信号与上拉/下拉电压信号为同源信号。
在一种具体实施例中，第一低电压校准MOS管411b和第二低电压校准MOS管421b均为薄栅低阈值NMOS管，在上拉/下拉电路中并联薄栅低阈值NMOS进行矫正，有效防止在上拉/下拉电路中等效电阻变化较大，完全依赖ZQ校准，缩小校准范围。
在一种实施例中，参见图3所示，第一薄栅低阈值NMOS管411a和第一低电压校准MOS管411b源极连接端与数据输出端之间串联有第一定值电阻411d，多个第三薄栅低阈值NMOS管411c的源极连接端与数据输出端DQ之间串联有第二定值电阻411e；
参见图4所示，第二薄栅低阈值NMOS管421a和第二低电压校准MOS管421b的源极连接端与数据输出端之间串联有第三定值电阻421d，多个第四薄栅低阈值NMOS管421c的源极连接端与数据输出端之间串联有第四定值电阻421e。
本实施例上拉电路410或者下拉电路420中的MOS管上分别串联一个电阻，这样，在调整ZQ校准信号的设置时，上拉电路410或者下拉电路420中的MOS管的精度和线性度能够保持的更好。
在一种实施例中，参见图5所示，第一级电路100包括结构相同的第一上拉控制模块110和第一下拉控制模块120，第一上拉控制模块110和第一下拉控制模块120均用于将读取的数据信号进行延时，分成包括多个速率等级的数据信号输出。
在一种具体实施例中，参见图5所示，第一上拉控制模块110和第一下拉控制模块120均包括三个延时单元130。第一上拉控制模块110和第一下拉控制模块120均用于将读取的串行数据通过三个延时单元130，分成包括快、中、慢三个速率等级的数据信号输出，即快信号Dataout<0>，中信号Dataout<1>，慢信号Dataout<2>。
本实施例使用不同驱动强度的驱动管作为延时单元130进行延时，以产生速率等级不同的数据信号。这样，当数据信号传到第四级电路400时，防止电路中驱动管同时打开，在输出级的电源和接地端上产生大的噪音干扰，同时分成速率等级不同的信号可以部分控制输出级信号的电压转换速率。
在一种实施例中，第二级电路包括：第二上拉控制模块220、第二下拉控制模块210以及上拉开关控制模块230。
参见图7所示，第二上拉控制模块220用于接收第一上拉控制模块110输出的数据信号，并根据上拉驱动设置强度选择一路径输出数据信号；
参见图6所示，第二下拉控制模块210用于接收第一下拉控制模块120输出的数据信号，并根据下拉驱动设置强度和ODT开启信号选择一路径输出数据信号；
参见图8所示，上拉开关控制模块230用于接收开关使能信号和复用上拉驱动设置强度，以控制第二上拉控制模块220中每一个路径的开关。
在一种具体实施例中，参见图6所示，第二下拉控制模块210包括四个下拉路径单元210a，下拉路径单元210a包括第一与非门211、第二与非门212和第三与非门213，第一与非门211的一输入端为驱动强度设置端，第二与非门212的一输入端为ODT(输出高电平)开启信号端，第二与非门212的另一输入端为ODT设置端；第一与非和第二与非门212的输出端均与第三与非门213的一输入端连接，第三与非门213的输出端输出数据信号；两个下拉路径单元210a中第一与非门211的另一输入端接收第一下拉控制模块120输出的快数据信号Datain<0>，对应的第三与非门213的输出端输出快数据信号Dataout<0>和Dataout<1>；其余两个下拉路径单元210a中第一与非门211的另一输入端接收第一下拉控制模块120输出的中数据信号Datain<1>和慢数据信号Datain<2>，对应的第三与非门213的输出端输出中数据信号Dataout<2>和慢数据信号Dataout<3>。
在存储器处于读数据模式时，ODT模式关闭，ODT开启信号端(Odten)为0，输出数据信号(Dataout<3:0>)由驱动强度设置端(Drive<2:0>)控制。
在存储器处于写数据模式时，ODT模式开启，ODT开启信号端(Odten)为1，则输出数据信号(Dataout<3:0>)由ODT设置端(Odt<2:0>)控制。
不同的输出强度和不同的快慢速度的组合，对小的驱动强度，则输出快打开，要用快信号；对大的驱动强度，要减小噪音，用快慢组合信号。
在一种具体实施例中，参见图7所示，第二上拉控制模块220包括四个上拉路径单元220a，上拉路径单元220a包括第四与非门221和第一反相器222，第四与非门221的一输入端为驱动强度设置端，第四与非门221的输出端与第一反相器222的输入端连接，第一反相器222输出端输出数据信号，两个上拉路径单元220a中第四与非门221的另一输入端接收第一上拉控制模块110输出的快数据信号Datain<0>，对应第一反相器222输出端输出快数据信号Dataout<0>和Dataout<1>；其余两个上拉路径单元220a中第四与非门221的另一输入端接收第一上拉控制模块110输出的中数据信号Datain<1>和慢数据信号Datain<2>，对应第一反相器222输出端输出中数据信号Dataout<2>和慢数据信号Dataout<3>。
当存储器处于读数据模式时，第二上拉控制模块220的输出数据信号(Dataout<3:0>)由驱动强度设置端(Drive<2:0>)控制；存储器中ODT是下拉接地的，上拉控制模块220不受ODT控制。
在一种具体实施例中，参见图8所示，上拉开关控制模块230包括多个上拉开关单元230a，上拉开关单元230a包括第五与非门231和第二反相器232，第五与非门231的一输入端为开关使能信号端(Swen)，第五与非门231的另一输入端为上拉驱动强度设置端(Drive<2:0>)，第五与非门231的输出端与第二反相器232的输入端连接，第二反相器232输出端输出数据信号(Dataout<3:0>)，上拉驱动强度设置为复用上拉控制模块220中驱动强度设置，以使一个上拉开关单元230a对应控制一个上拉路径单元220a。
存储器复用了上拉控制模块220的驱动强度设置端(Drive<2:0>)来控制上拉开关单元230a，即一路上拉开关单元230a控制一路上拉路径单元220a。
在一种实施例中，参见图9所示，第三级电路300包括具有相同结构的第三上拉控制模块310和第三下拉控制模块320。在一种实施例中，第三上拉控制模块310和第三下拉控制模块320具有相同结构。
参见图9所示，第三上拉控制模块310的输入端与第二上拉控制模块210连接，第三上拉控制模块310的输出端与第一薄栅低阈值NMOS管411a的栅极连接；第三上拉控制模块310用于将接收的数据信号Datain x转化为同一速率的上拉电压信号Dataout0main和对应接收数据信号的上拉ZQ校准信号DataoutxZq<n:0>其中，x≥0，n≥1；图9中，x＝0，1，2，3，n＝5。
参见图9所示，第三下拉控制模块320的输入端与第二下拉控制模块220连接，第三下拉控制模块320的输出端与第二薄栅低阈值NMOS管421a的栅极连接；第三下拉控制模块320用于将接收的数据信号Datain x转化为同一速率的下拉电压信号Dataout0main和对应接收数据信号的下拉ZQ校准信号DataoutxZq<n:0>，图9中，x＝0，1，2，3，n＝5。
在一种具体实施例中，参见图9所示，第三上拉控制模块310用于将从第二上拉控制模块220接收的两个快数据信号和中、慢数据信号Datain<3:0>转化为上拉电压信号Dataout0main和对应接收数据信号的上拉ZQ校准信号Dataout<3:0>Zq<5:0>(Datain和Dataout仅表示该数据信号的输入和输出状态)。
在一种具体实施例中，参见图9所示，第三下拉控制模块320用于将从第二下拉控制模块210接收的两个快数据信号和中、慢数据信号Datain<3:0>转化为同一速率的下拉电压信号Dataout0main和对应数据信号的下拉ZQ校准信号Dataout<3:0>Zq<5:0>。Dataout<3:0>Zq<5:0>即为输入第四级电路400中的ZQ校准信号Zq<5:0>。
在一种具体实施例中，参见图9所示，第三上拉控制模块310包括四个上拉控制子模块330。参见图10所示，上拉控制子模块330包括七个第六与非门331和七个第三反相器332，第六与非门331的一输入端接收第二上拉控制模块220输出的一数据信息Datain，第一个第六与非门311的另一输入端连接基准信号EN，其余六个第六与非门331的另一输入端连接ZQ校准值Zqcal<5:0>，一个第六与非门331的输出端连接一个第三反相器332的输入端；七个所述第三反相器332依次输出上拉电压信号Dataoutmain以及上拉ZQ校准信号DataoutZq<5:0>。
第三上拉控制模块310中接收快、中、慢数据信号的四个上拉控制子模块330的输出端与上拉电路410中六个第一薄栅低阈值NMOS管411a的栅极按照1:2:2:1或者2:1:2:1的比例进行连接，以保证快数据信号接入三个第一薄栅低阈值NMOS管411a的栅极，中数据信号接入两个第一薄栅低阈值NMOS管411a的栅极，慢数据信号接入一个第一薄栅低阈值NMOS管411a的栅极。
在一种具体实施例中，参见图9所示，第三下拉控制模块320包括四个下拉控制子模块340。下拉控制子模块340和上拉控制子模块330具有相同结构。
参见图10所示，下拉控制子模块340包括七个第六与非门331和七个第三反相器332，第六与非门331的一输入端接收第二下拉控制模块210输出的一数据信息Datain，第一个第六与非门311的另一输入端连接基准信号EN，其余六个第六与非门331的另一输入端连接ZQ校准值Zqcal<5:0>，一个第六与非门331的输出端连接一个第三反相器332的输入端；七个所述第三反相器332依次输出下拉电压信号Dataoutmain以及下拉ZQ校准信号DataoutZq<5:0>。
第三下拉控制模块320中接收快、中、慢数据信号的四个下拉控制子模块340的输出端与下拉电路420中六个第二薄栅低阈值NMOS管421a的栅极按照1:2:2:1或者2:1:2:1的比例进行连接，以保证快数据信号接入三个第二薄栅低阈值NMOS管421a的栅极，中数据信号接入两个第二薄栅低阈值NMOS管421a的栅极，慢数据信号接入一个第二薄栅低阈值NMOS管421a的栅极。
本实施例根据ZQ校准值的设置，分配选择数据信号的传输路径，同时通过电压转换速率可调的第三反相器332调整第三级电路300输出信号的电压转换速率来控制第四级电压400转换速率。
为达到上述目的，本发明提供了一种芯片，包括上述实施方式的输出电路。
本实施例的芯片在满足JEDEC的条件下，优化了各参数的控制，满足了应用于两种不同存储器数据输出环境的要求。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

Claims (14)

1.一种输出电路，其特征在于，包括：
第一级电路，所述第一级电路用于读取存储器内部的串行数据，并将所述串行数据分成多个设定速率等级的电压信号；
第二级电路，与所述第一级电路连接，所述第二级电路用于接收所述第一级电路输出的多个电压信号，生成多个电压信号，并为每一个生成的电压信号分配传输路径；
第三级电路，与所述第二级电路连接，所述第三级电路用于接收所述第二级电路输出的多个电压信号，并根据ZQ校准信号为每一个接收到的电压信号分配传输路径；
第四级电路，与所述第三级电路连接，所述第四级电路包括上拉电路和下拉电路，所述上拉电路和所述下拉电路均包括多个并联的薄栅低阈值NMOS管，所述第四级电路用于接收所述第三级电路输出的多个电压信号，并根据接收到的电压信号生成所述输出电路的输出电压信号。
2.如权利要求1所述的输出电路，其特征在于，所述上拉电路包括多个并联的上拉支路，各所述上拉支路均包括结构相同的第一薄栅低阈值NMOS管，所述第一薄栅低阈值NMOS管的漏极与电源电压连接，所述第一薄栅低阈值NMOS管的栅极接收所述第三级电路输出的上拉电压信号；各所述上拉支路的所述第一薄栅低阈值NMOS管的源极均连接作为数据输出端。
3.如权利要求2所述的输出电路，其特征在于，所述下拉电路包括多个并联的下拉支路，各所述下拉支路均包括结构相同的第二薄栅低阈值NMOS管，所述第二薄栅低阈值NMOS管的源极接地，所述第二薄栅低阈值NMOS管的漏极与所述第一薄栅低阈值NMOS管的源极连接，所述第二薄栅低阈值NMOS管的栅极接收所述第三级电路输出的下拉电压信号。
4.如权利要求3所述的输出电路，其特征在于，所述第三级电路还用于在ZQ校准时输出多个上拉ZQ校准信号；
各所述上拉支路均包括多个第三薄栅低阈值NMOS管，各所述上拉支路中所述第三薄栅低阈值NMOS管均与所述第一薄栅低阈值NMOS管并联；所述第三薄栅低阈值NMOS管的栅极接收所述上拉ZQ校准信号，所述第三薄栅低阈值NMOS管用于根据上拉ZQ校准信号，调整所述上拉支路的等效电阻为RZQ。
5.如权利要求4所述的输出电路，其特征在于，所述第三级电路还用于在ZQ校准时输出多个下拉ZQ校准信号；
各所述下拉支路均包括多个第四薄栅低阈值NMOS管，各所述下拉支路中所述第四薄栅低阈值NMOS管均与所述第二薄栅低阈值NMOS管并联，所述第四薄栅低阈值NMOS管的栅极接收所述下拉ZQ校准信号，所述第四薄栅低阈值NMOS管用于根据下拉ZQ校准信号，调整所述下拉支路的等效电阻为RZQ。
6.如权利要求5所述的输出电路，其特征在于，多个所述第三薄栅低阈值NMOS管和多个所述第四薄栅低阈值NMOS管的等效宽长比的比例均依次递增。
7.如权利要求5所述的输出电路，其特征在于，所述上拉电路还包括上拉开关模块，所述上拉开关模块包括与所述第一薄栅低阈值NMOS管对应数目的厚栅高阈值NMOS管，所述厚栅高阈值NMOS管的漏极与电源电压连接，所述厚栅高阈值NMOS管的源极与所述第一薄栅低阈值NMOS管的漏极一一对应连接，所述厚栅高阈值NMOS管栅极用于接收所述第三级电路输出的高电压阈值信号。
8.如权利要求7所述的输出电路，其特征在于，各所述上拉支路还包括至少一个第一低电压校准MOS管，所述第一低电压校准MOS管与所述第一薄栅低阈值NMOS管并联，所述第一低电压校准MOS管的栅极与所述第三级电路连接，所述第一低电压校准MOS管用于在接收低电压信号时导通。
9.如权利要求8所述的输出电路，其特征在于，各所述下拉支路还包括至少一个第二低电压校准MOS管，所述第二低电压校准MOS管与所述第二薄栅低阈值NMOS管并联，所述第二低电压校准MOS管的栅极与所述第三级电路连接，所述第二低电压校准MOS管用于在接收低电压信号时导通。
10.如权利要求7所述的输出电路，其特征在于，所述第一薄栅低阈值NMOS管和第一低电压校准MOS管源极连接端与所述数据输出端之间串联有第一定值电阻，多个所述第三薄栅低阈值NMOS管的源极连接端与所述数据输出端之间串联有第二定值电阻；
所述第二薄栅低阈值NMOS管和第二低电压校准MOS管的源极连接端与所述数据输出端之间串联有第三定值电阻，多个所述第四薄栅低阈值NMOS管的源极连接端与所述数据输出端之间串联有第四定值电阻。
11.如权利要求3-10任一项所述的输出电路，其特征在于，所述第一级电路包括结构相同的第一上拉控制模块和第一下拉控制模块，所述第一上拉控制模块和所述第一下拉控制模块均用于将读取的数据信号进行延时，分成包括多个速率等级的数据信号输出。
12.如权利要求11所述的输出电路，其特征在于，所述第二级电路包括：
第二下拉控制模块，所述第二下拉控制模块用于接收所述第一下拉控制模块输出的数据信号，并根据下拉驱动设置强度和ODT开启信号选择一路径输出数据信号；
第二上拉控制模块，所述第二上拉控制模块用于接收所述第一上拉控制模块输出的数据信号，并根据上拉驱动设置强度选择一路径输出数据信号；
上拉开关控制模块，所述上拉开关控制模块用于接收开关使能信号和复用上拉驱动设置强度，以控制所述第二上拉控制模块中每一个路径的开关。
13.如权利要求12所述的输出电路，其特征在于，所述第三级电路包括具有相同结构的第三上拉控制模块和第三下拉控制模块；
所述第三上拉控制模块的输入端与第二上拉控制模块和ZQ校准值连接，所述第三上拉控制模块的输出端与所述第一薄栅低阈值NMOS管的栅极连接；所述第三上拉控制模块用于将接收的数据信号和ZQ校准值转化为同一速率的所述上拉电压信号和接收数据信号对应的所述上拉ZQ校准信号；
所述第三下拉控制模块的输入端与第二下拉控制模块和ZQ校准值连接，所述第三下拉控制模块的输出端与所述第二薄栅低阈值NMOS管的栅极连接；所述第三下拉控制模块用于将接收的数据信号和ZQ校准值转化为同一速率的所述下拉电压信号和接收数据信号对应的所述下拉ZQ校准信号。
14.一种芯片，其特征在于，包括如权利要求1-13所述的输出电路。
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