JP5016176B2

JP5016176B2 - 低電圧差動信号を生成するための回路

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Publication number: JP5016176B2
Application number: JP2002525990A
Authority: JP
Inventors: ギア，アトゥル・ブイ; メノン，スレシュ・エム; シュルツ，デイビッド・ピィ
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2000-09-05
Filing date: 2001-08-31
Publication date: 2012-09-05
Anticipated expiration: 2021-08-31
Also published as: DE1316146T1; US20020060602A1; WO2002021684A3; JP2004508761A; CA2419936C; CA2419936A1; EP1316146A2; US6366128B1; WO2002021684A2; EP1316146B1; US6531892B2

Description

【０００１】
【発明の分野】
この発明は一般に、高速低電圧差動信号を提供するための方法および回路に関する。
【０００２】
【背景】
米国電気通信工業会（ＴＩＡ）は、２値信号を交換するために使用可能な低電圧差動信号方式（ＬＶＤＳ）インターフェイス回路の電気的特性を規定する規格を発行した。ＬＶＤＳは低電圧差動信号を採用して、高速で低電力のデータ通信を提供する。差動信号の使用により、コモンモードノイズのキャンセルができ、このため、格段の速度およびノイズ耐性でのデータ伝送が可能となる。このＬＶＤＳ規格の詳細な説明については、「低電圧差動信号方式（ＬＶＤＳ）インターフェイス回路の電気的特性（Electrical Characteristics of Low Voltage Differential Signaling (LVDS) Interface Circuits）」、ＴＩＡ／ＥＩＡ―６４４（１９９６年３月）を参照されたい。
【０００３】
図１（先行技術）は、伝送線１１５を介してＬＶＤＳ受信機１１０に接続されたＬＶＤＳ発生器１００を示す。発生器１００は、入力端子と同名のシングルエンドのデジタル入力信号Ｄ＿ＩＮを、差動出力端子ＴＸ＿ＡおよびＴＸ＿Ｂ上の１対の相補ＬＶＤＳ出力信号に変換する。１００オームの終端負荷ＲＬは端子ＴＸ＿ＡとＴＸ＿Ｂとを分け、発生器１００の出力インピーダンスを上述のＬＶＤＳ規格で規定されたレベルに設定する。
【０００４】
ＬＶＤＳ受信機１１０は、端子ＴＸ＿ＡおよびＴＸ＿Ｂからの差動入力信号を受入れ、それらをシングルエンドの出力信号Ｄ＿ＯＵＴに変換する。ＬＶＤＳ規格はＬＶＤＳ受信機１１０の特性を規定している。この出願は差動信号発生器を指向しており、受信機１１０の包括的な説明はこの出願には含まれない。
【０００５】
図２（先行技術）は、図１のＬＶＤＳ発生器１００を概略的に示す。発生器１００は、ドライバ段２０５に接続されたプリアンプ２００を含む。プリアンプ２００はシングルエンドのデータ信号Ｄ＿ＩＮを受取り、１対の相補データ信号ＤおよびＤ／（“／”で終わる信号名はアクティブロー信号である）を生成する。特にそれ以外の指示がない限り、各信号は図に示された対応するノードの名称によって言及される。このため、たとえば、発生器１００への入力端子および入力信号は双方ともＤ＿ＩＮと呼ばれる。各場合において、ノードの名称を信号として解釈するかまたは物理的要素として解釈するかは文脈から明らかである。
【０００６】
ドライバ段２０５はＰＭＯＳ負荷トランジスタ２０７とＮＭＯＳ負荷トランジスタ２０９とを含み、それらの各々はそれぞれのバイアス電圧ＰＢＩＡＳおよびＮＢＩＡＳに応答して比較的安定した駆動電流を生成する。ドライバ段２０５は４つの駆動トランジスタ２１１、２１３、２１５、２１７をさらに含む。
【０００７】
信号Ｄ＿ＩＮが論理「１」（たとえば３．３ボルト）である場合、プリアンプ２００は端子Ｄ上に論理「１」を、端子Ｄ／上に論理「０」（たとえば０ボルト）を生成する。端子Ｄ上の論理「１」はトランジスタ２１１および２１７をオンにし、電流がトランジスタ２０７および２１１を通って流れ下り、終端負荷ＲＬを通って上がり、トランジスタ２１７および２０９を通って接地へ流れ下りるようにする（一連の矢印２１９を参照）。終端負荷ＲＬを通る電流は、出力端子ＴＸ＿ＡとＴＸ＿Ｂとの間に負電圧を発生させる。
【０００８】
逆に、信号Ｄ＿ＩＮが論理「０」である場合、プリアンプ２００は端子Ｄ上に論理「０」を、端子Ｄ／上に論理「１」を生成する。端子Ｄ／上の論理「１」はトランジスタ２１３および２１５をオンにし、電流がトランジスタ２０７、トランジスタ２１５、終端負荷ＲＬ、トランジスタ２１３、およびトランジスタ２０９を通って接地へ流れ下りるようにする（一連の矢印２２１を参照）。終端負荷ＲＬを通る電流は、出力端子ＴＸ＿ＡとＴＸ＿Ｂとの間に正電圧を発生させる。
【０００９】
図３（先行技術）は、図１および２の終端負荷ＲＬの両端に現れる電圧の信号的意味を示す波形図３００である。ＬＶＤＳ発生器１００は端子ＴＸ＿ＡおよびＴＸ＿Ｂ上に１対の差動出力信号を生成する。ＬＶＤＳ規格は、端子ＴＸ＿ＡとＴＸ＿Ｂ間の電圧が２５０ｍＶ〜４５０ｍＶの範囲にあり続けること、および、２つの差動電圧の中間の電圧がおよそ１．２ボルトであり続けることを要求している。端子ＴＸ＿Ａは、２値の１を表わすには端子ＴＸ＿Ｂに対して負であり、２値の０を表わすには端子Ｂに対して正である。
【００１０】
プログラマブルロジックデバイス（ＰＬＤ）は、特定された論理機能を行なうようにユーザ（たとえば回路設計者）によってプログラム可能な、周知の種類のＩＣである。多くのＰＬＤは、外部信号を受取るようにまたは信号をチップ外へ駆動するように構成可能な、ある種の入力／出力ブロック（ＩＯＢ）を含有する。ＰＬＤの１種であるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は通常、互いにおよびプログラマブルＩＯＢにプログラム可能に相互接続される構成可能論理ブロック（ＣＬＢ）のアレイを含む。ＦＰＧＡ上の内部構成メモリセルへロードされた構成データは、ＣＬＢ、相互接続、ブロックＲＡＭ、およびＩＯＢがいかに構成されているかを判定することによって、ＦＰＧＡの動作を定義する。
【００１１】
出力回路として構成されたＩＯＢは通常、シングルエンドの論理信号を外部デバイスへ提供する。他の種類の回路と同様、ＰＬＤは差動出力信号を用いて外部信号を駆動することにより提供される性能上の利点から恩恵を受けるであろう。したがって、差動出力信号を提供するように構成可能なＩＯＢに対する要望が存在する。また、異なる負荷に対して性能を最適化するように適合可能なＬＶＤＳ出力回路に対する要望も存在する。
【００１２】
【概要】
この発明は、異なる負荷での使用に対して適合可能な差動信号出力回路に対する要望に応えるものである。一実施例によれば、１つまたはそれ以上のドライバ段が必要に応じて追加され、所与の負荷を駆動するのに適切な電力を提供することが可能である。ドライバ段は、メモリセル、ヒューズ、および反ヒューズ（antifuse）などのプログラマブル要素を１つまたはそれ以上プログラムすることによって追加される。
【００１３】
別の実施例に従った差動ドライバは、数々の連続するドライバ段に接続された多段遅延要素を含む。この遅延要素は各入力信号の遷移に応答して２つまたはそれ以上の対の相補入力信号を生成し、次の各信号対は前の信号対に対して或る量遅延される。相補信号の対はそれぞれのドライバ段へ伝達され、そのため各ドライバ段は入力信号の遷移に逐次応答する。ドライバ段の出力端子は、互いにおよび差動ドライバの出力端子に接続されている。このため差動ドライバは各入力信号の遷移にますます強力な増幅で応答する。漸進的な増幅は出力抵抗の対応する漸進的な減少をもたらし、このことは、信号反射に通常関連するノイズを減少させる。
【００１４】
この発明に従った拡張可能な多段差動増幅器は、ＰＬＤでの使用に適合可能である。一実施例では、ＩＯＢの隣接する対が、回路の半分がＬＶＤＳ信号を生成するのに必要とされる状態で、各々提供される。したがってＩＯＢの隣接する対は、個々に用いてシングルエンドの入力または出力信号を提供することができ、または組合せて差動出力信号を生成することが可能である。
【００１５】
この概要はこの発明を限定するものではなく、この発明は代わりに特許請求の範囲によって定義される。
【００１６】
［詳細な説明］
図４は、この発明の一実施例に従った拡張可能な差動増幅器４００を示す。増幅器４００は、１対のドライバ段４１０および４１５に接続されたプリドライバ４０５を含む。プリドライバ４０５とドライバ４１５との組合せは、図２および３に関連して上述されたように動作して、端子Ｄ＿ＩＮ上のシングルエンドの入力をラインＴＸ＿ＡおよびＴＸ＿Ｂ上の差動出力信号に変換する。この発明によれば、ドライバ４１０は必要に応じて活性化され、さらなるドライブ能力を提供することが可能である。一実施例では、ドライバ４１０および４１５は１対の隣接するプログラマブルＩＯＢ（一括して４１７と称する）内にあり、ラインＴＸ＿ＡおよびＴＸ＿Ｂはその対のそれぞれの入力／出力（Ｉ／Ｏ）パッドに接続する。この発明のこの局面を以下に詳細に説明する。
【００１７】
構成ビット４２０のプログラム状態は増幅器４００がイネーブルかどうかを判断し、第２の構成ビット４２５のプログラム状態は増幅器４００のドライバ段が拡張されてドライバ４１０を含んでいるかどうかを判断する。例示的な構成ビットは、図８Ａに関連して以下に説明される。
【００１８】
ビット４２０が「イネーブル差動シグナリング」ラインＥＮ＿ＤＳ上に論理「１」を提供するようプログラムされている場合、プリドライバ４０５とドライバ４１５とは、図２に関連して上述されたことと同様の態様で機能する。所望すれば、「拡張差動シグナリング」ラインＸ＿ＤＳ上に論理「１」を提供するようビット４２５をプログラムすることによって、駆動回路はドライバ４１０を含むように拡張可能である。ラインＸ＿ＤＳおよびＥＮ＿ＤＳ上の信号は、ＡＮＤゲート４３０を用いて論理的に組合され、「イネーブル終端負荷」信号ＥＮ＿Ｔをドライバ４１５へ生成する。この信号およびその目的は、図５Ｂに関連して以下に説明される。
【００１９】
図５Ａは、図４のプリドライバ４０５の一実施例の概略図である。プリドライバ４０５は１対の従来のトライステートドライバ５００および５０２を含む。従来のインバータ５０４は信号ＥＮ＿ＤＳの補数を提供する。
【００２０】
信号ＥＮ＿ＤＳおよびＥＮ＿ＤＳ／がそれぞれローおよびハイである場合、増幅器４００は非活性である。これらの論理レベルにより、トライステートドライバ５００および５０２は、入力端子Ｄ＿ＩＮをそれぞれのトライステート出力端子Ｔ１およびＴ２から切断するようになる。信号ＥＮ＿ＤＳおよびその相補信号ＥＮ＿ＤＳ／も、１対のトランジスタ５０６および５０８をオンにすることによって、端子Ｔ１およびＴ２をそれぞれの供給電圧ＶＣＣＯおよび接地へ接続する。このため、差動シグナリングがディスエーブルの場合、入力端子Ｄ＿ＩＮ上の変化に応答して端子Ｔ１およびＴ２が変化することはない。増幅器４００がＩＯＢを用いてプログラマブルロジックデバイスで実現されている場合、増幅器４００は、ＩＯＢが何か他の入力または出力機能を実行できるようにするためにディスエーブルとなってもよい。
【００２１】
信号ＥＮ＿ＤＳおよびＥＮ＿ＤＳ／がそれぞれハイおよびローである場合、増幅器４００は活性である。これらの論理レベルにより、トライステートドライバ５００および５０２は、入力端子Ｄ＿ＩＮをそれぞれのトライステート出力端子Ｔ１およびＴ２へ接続するようになる。信号ＥＮ＿ＤＳおよびその相補信号ＥＮ＿ＤＳ／も、トランジスタ５０６および５０８をオフにすることによって、端子Ｔ１およびＴ２をそれぞれの供給電圧ＶＣＣＯおよび接地から切断する。このため、差動シグナリングがイネーブルの場合、信号Ｄ＿ＩＮに応答して端子Ｔ１およびＴ２は変化する。
【００２２】
トライステート出力端子Ｔ１およびＴ２は、反転プリドライバ５１０および非反転プリドライバ５１２のそれぞれの入力端子に接続する。プリドライバ５１０は１対の従来のインバータ５１４および５１６を含む。インバータ５１４は、ラインＴ１上の信号が反転され増幅されたバージョンである信号Ｄを生成する。インバータ５１６は同様の信号をテストピン５１８へ提供する。プリドライバ５１２は３つの従来のインバータ５２０、５２２、および５２４を含む。プリドライバ５１２は、信号Ｄの補数である信号Ｄ／を生成する。インバータ５２４は同様の信号をテストピン５２６へ提供する。
【００２３】
プリドライバ５１０および５１２内の各インバータはＣＭＯＳインバータで、その中のＰＭＯＳおよびＮＭＯＳトランジスタの比率は規定どおりである。これらの特定の比率は、信号ＤおよびＤ／が同時に、またはほぼ同時に遷移するように選択された。増幅器４００を生成するために用いられるプロセスに依存して、異なる比率が適切である場合がある。同期相補信号を生成するためにレイアウトおよびプロセスパラメータを調整することは、当業者の技術の範囲内である。
【００２４】
図４に関連して上述されたように、増幅器４００はさらなる駆動回路を含むように拡張可能で、このことはＬＶＤＳ規格に準拠しながらいくらかの負荷を駆動するために必要とされる場合がある。図５Ａに戻ると、１対のＮＯＲゲート５２８および５３０は、信号Ｘ＿ＤＳ／が論理「０」の場合に、拡張ドライバがイネーブルであることを示す１対の相補拡張データ信号ＤＸおよびＤＸ／を生成することによって、この拡張を容易にする。拡張データ信号ＤＸは信号Ｄと実質的に同じであり、拡張データ信号ＤＸ／は信号Ｄ／と実質的に同じである。信号ＤＸおよびＤＸ／は拡張ドライバ４１０へ伝達され、拡張ドライバ４１０の動作は図５Ｃに関連して以下に説明される。
【００２５】
図５Ｂは、図４のドライバ４１５の概略図である。ドライバ４１５は図２のドライバ段２０５と同様であり、同じ符号の要素は同じである。しかし、ドライバ２０５とは異なり、ドライバ４１５はプログラマブル終端負荷５４０を含む。さらに、図２の負荷トランジスタ２０７および２０９はパラレルトランジスタの対と置き換えられており、そのためトランジスタ２１１および２１５は、単一のトランジスタ２０７を介してではなく、それぞれのＰＭＯＳトランジスタ５３２および５３３を介してＶＣＣＯに接続しており、トランジスタ２１３および２１７は、単一のトランジスタ２０９を介してではなく、それぞれのＮＭＯＳトランジスタ５３４および５３５を介して接地へ接続している。
【００２６】
負荷トランジスタの対を採用することにより、ドライバ４１５は２つの同様の部分５３６および５３８に分離されるようになり、それらの部分の各々は端子ＴＸ＿ＡおよびＴＸ＿Ｂのうちのそれぞれと関連する。このような構成は、たとえば、端子ＴＸ＿ＡおよびＴＸ＿Ｂが隣接するＩ／Ｏピンに接続しているＰＬＤ上にドライバ４１５が実現されている場合に都合がよい。各部分５３６および５３８は、端子ＴＸ＿ＡおよびＴＸ＿Ｂのうちのそれぞれに関連するＩＯＢ（図示せず）の一部として実現可能である。終端負荷５４０は、一方のＩＯＢの一部であってもよく、どちらのＩＯＢの一部でもない場合もあり、または２つの間で分割可能である。一実施例では、トランジスタ５４２は部分５３６を含むＩＯＢに含まれ、トランジスタ５４３は部分５３８を含むＩＯＢに含まれる。
【００２７】
プログラマブル終端負荷５４０は１対のトランジスタ５４２および５４３を含み、それらのゲートは端子ＥＮ＿Ｔに接続している。図４に示すように、信号ＥＮ＿ＴはＡＮＤゲート４３０を介して構成ビット４２０および４２５によって制御される。終端負荷５４０は、差動シグナリングが非拡張モードにおいてイネーブルであるときのみ活性である（導通している）。この条件は、構成ビット４２０が論理「１」に設定され、構成ビット４２５が論理「０」に設定されている場合に規定される。
【００２８】
ドライバ４１５は、適切なバイアス電圧を提供する数々の端子を含む。端子ＰＢＩＡＳおよびＮＢＩＡＳは、それぞれのバイアスレベルを提供して利得ドライバ４１５を成立させ、共通端子ＰＣＯＭおよびＮＣＯＭは従来より、出力端子ＴＸ＿ＡおよびＴＸ＿Ｂ上にハイおよびロー電圧レベルを成立させる。ドライバ４１５はバイアスおよび共通端子を拡張ドライバ４１０と共有する（図５Ｃを参照）。
【００２９】
バイアスレベルＰＢＩＡＳおよびＮＢＩＡＳは、ＬＶＤＳ信号品質を定める上で重要である。一実施例では、ＮＭＯＳトランジスタ５３４および５３５は飽和して動作するようバイアスをかけられて比較的安定した電流を減らし、一方、ＰＭＯＳトランジスタ５３２および５３３は線形領域で動作するようバイアスをかけられる。線形領域でトランジスタ５３２および５３３を動作させることは、これらのデバイスの出力抵抗を減少させ、抵抗の減少は端子ＴＸ＿ＡおよびＴＸ＿Ｂに戻る信号反射を放散する傾向がある。反射の減少はノイズの減少につながり、ノイズの減少によって信号はより高いデータレートで伝達されるようになる。図５Ａ〜７Ｂの回路にとって適切なバイアスレベルを発生させるための回路は、図８Ａおよび８Ｂに関連して以下に説明される。
【００３０】
図５Ｃは、図４の拡張ドライバ４１０の一実施例の概略図である。拡張ドライバ４１０は１対のドライバ段５４４および５４６とプログラマブル終端負荷５４８とを含む。ドライバ段５４４および５４６は、たとえば、ＰＬＤ上のそれぞれの隣接するＩＯＢに含まれ得る。終端負荷５４８は、一方のＩＯＢの一部であってもよく、どちらのＩＯＢの一部でもない場合もあり、または２つの間で分割可能である。図５Ｃのさまざまな端子は、図５Ａおよび５Ｂの同名の端子に接続されている。
【００３１】
ドライバ段５４４は、ＰＭＯＳ負荷トランジスタ５５０と、ゲートがそれぞれの拡張ドライバ入力信号ＤＸおよびＤＸ／に接続されている１対のＮＭＯＳ差動ドライバトランジスタ５５２および５５４と、ダイオード接続ＰＭＯＳトランジスタ５５６と、端子ＶＣＣＯと端子ＰＣＯＭ間にキャパシタとして接続されているＰＭＯＳトランジスタ５５８とを含む。トランジスタ５５０、５５２、および５５４は組合されて、拡張ドライバ信号ＤＸおよびＤＸ／を増幅し、出力端子ＴＸ＿Ａ上に増幅された出力信号を生成する。一実施例では、トランジスタ５５６は端子ＰＣＯＭと端子ＶＣＣＯ間にダイオード接続され、ドライバ４１０および４１５の双方に共通な、ラインＰＣＯＭにとって適切なレベルを成立させる。最後に、トランジスタ５５８は、ラインＰＣＯＭ上のノイズを最小限に抑えるため、所望するとおりにサイズ変更または削除することが可能である。
【００３２】
ドライバ段５４６は、ラインＤＸおよびＤＸ／が逆の差動ドライバトランジスタに接続されている点を除けば、ドライバ段５４４と同一である。したがって、出力端子ＴＸ＿ＡおよびＴＸ＿Ｂ上の信号は相補形である。ドライバ段５４４および５４６はこうして、ドライバ段４１５によって提供されたドライブ力を補足する。
【００３３】
図４に示すように、ＣＢＩＴ４２５がプログラムされている場合、拡張差動シグナリング信号Ｘ＿ＤＳは論理「１」である。しかし、ＣＢＩＴ４２５をプログラムすることにより、ＡＮＤゲート４３０は論理「０」を出力するようになり、図５Ｂの終端負荷５３２をディスエーブルにする。このため、ＣＢＩＴ４２５をプログラムすることは、終端負荷５３２を終端負荷５４８に置き換え、それにより終端負荷抵抗を適切なレベルへ増加させる。一実施例では、終端負荷５３２の抵抗は、結果として生じる出力信号がＬＶＤＳ規格に準拠するよう選択される。
【００３４】
図６は、この発明の別の実施例に従った多段ドライバ６００を示す。ドライバ６００は、多段遅延回路６０５、差動増幅器の第１のシーケンス６１０、差動増幅器の第２のシーケンス６１５、および終端負荷６２０を含む。説明のため、シーケンス６１０および６１５の増幅器はそれぞれ「ハイ側」および「ロー側」の増幅器として言及される。異なる実施例では、各増幅器シーケンス６１０および６１５は、端子ＴＸ＿ＡおよびＴＸ＿Ｂのうちのそれぞれと関連するＩＯＢ（図示せず）の一部として実現可能である。終端負荷６２０は、一方のＩＯＢの一部であってもよく、どちらのＩＯＢの一部でもない場合もあり、または２つの間で分割可能である。
【００３５】
遅延回路６０５は１対の相補信号ＤおよびＤ／を、同名の１対の入力端子上に受取る。遅延要素のシーケンス−−図示された例における従来のバッファ６２５−−は、第１の対の遅延された相補信号Ｄ１およびＤ１／と、第２の対の遅延された相補信号Ｄ２およびＤ２／とを提供する。
【００３６】
シーケンス６１０は３つの差動増幅器６３０、６３１、および６３２を含み、それらの出力端子は互いにおよび出力端子ＴＸ＿Ａに接続している。これらのハイ側の増幅器の各々の差動入力端子は、遅延回路６０５からのそれぞれの相補端子に接続している。つまり、差動増幅器６３０の非反転（＋）および反転（−）端子はそれぞれの入力端子ＤおよびＤ／に接続しており、差動増幅器６３１の非反転および反転端子はそれぞれの入力端子Ｄ１およびＤ１／に接続しており、差動増幅器６３２の非反転および反転端子はそれぞれの入力端子Ｄ２およびＤ２／に接続している。端子Ｄ上の信号がローからハイへ遷移する場合、増幅器６３０、６３１、および６３２の各々は、端子ＤおよびＤ／上の信号端が遅延回路６０５を通って伝搬するにつれて、端子ＴＸ＿Ａ上の電圧レベルをハイへ引張ることに連続して参加する。逆に、端子Ｄ上の信号がハイからローへ遷移する場合、増幅器６３０、６３１、６３２の各々は、端子ＴＸ＿Ａの電圧レベルをローへ引張ることに連続して参加する。
【００３７】
シーケンス６１５は３つの差動増幅器６３４、６３５、および６３６を含み、それらの出力端子は互いにおよび端子ＴＸ＿Ｂに接続している。シーケンス６１５はシーケンス６１０と同様であるが、さまざまなロー側の差動増幅器の差動入力端子が遅延回路６０５からの相補信号の逆のものに接続されている点が異なる。このため、端子Ｄ上の信号がローからハイへ遷移する場合、増幅器６３４、６３５、および６３６の各々は、端子ＤおよびＤ／上の信号端が遅延回路６０５を通って伝搬するにつれて、端子ＴＸ＿Ｂ上の電圧レベルをローに引張ることに連続して参加し、端子Ｄ上の信号がハイからローへ遷移する場合には、増幅器６３４、６３５、および６３６の各々は、端子ＴＸ＿Ｂ上の電圧レベルをハイへ引張ることに連続して参加する。
【００３８】
ドライバ段６００は図４および５Ａのドライバ段４１５と同様であるが、ドライバ段６００は終端負荷６２０の両端に増幅された信号を提供するために用いられるドライブ力を漸進的に増加させ、したがってドライバ段６００の出力抵抗を漸進的に減少させるという点が異なる。増幅器６００の出力抵抗を漸進的に減少させることは、反射される信号の振幅を減少させる。この効果は次に、ノイズを減少させ、ＬＶＤＳ回路の使用可能なデータレートを高める。３つのドライバ段を有するように図示されているが、増幅器６００の他の実施例はより多いまたはより少ない段を含む。
【００３９】
図７Ａは、図５Ａで詳述されたプリドライバ４０５が図６の遅延回路６０５に接続されて、図６の３つの相補信号対（たとえばＤとＤ／）を発生させているプリドライバ７００を示す。プリドライバ４０５のさまざまな要素は図５Ａに関連して上述されており、同じ符号の要素は同一である。一実施例では、各バッファ６２５は非反転遅延回路５１２の一例である。図７Ｂは、すべて図６に記載の差動増幅器シーケンス６１０および６１５と終端負荷６２０とを概略的に示す。シーケンス６１０および６１５の差動増幅器は実質的に同一であるが、ＤおよびＤ／入力端子が逆である点が異なる。簡潔さのため、以下の説明は単一の差動増幅器（６３０）に限定される。差動増幅器６３０は、ＰＭＯＳ負荷トランジスタ７００と、ＮＭＯＳ負荷トランジスタ７０５と、それぞれのゲートがデータ入力ＤおよびＤ／に接続されている１対の活性トランジスタ７１０および７１５とを含む。図４の増幅器４００の一実施例は、ドライバ４１５（図５Ｂに詳述）の代わりにドライバ段６００を採用している。増幅器シーケンス６１０はＰＣＯＭとＶＣＣＯとの間にキャパシタ７２５を含んでいてもよく、増幅器シーケンス６１５はＮＣＯＭと接地との間に接続されたキャパシタ７３０を含んでいてもよい。これらのキャパシタはノイズを最小限に抑えるようサイズ変更可能である。図８Ａおよび８Ｂは、この発明の一実施例に従ったプログラマブルバイアス電圧発生器８００を概略的に示す。図８Ａの右下角のキー（手掛り図）８０２は、図８Ａおよび８Ｂの相対的な配置を示す。
【００４０】
図８Ａに示された発生器８００の部分は、バイアスイネーブル回路８０４、ＮＢＩＡＳプルアップ回路８０６、およびＮＢＩＡＳプルダウン回路８０８という３つの包括的な区域に分けられてもよい。それらのそれぞれの名前が示すように、バイアスイネーブル回路８０４はバイアス発生器８００が活性かどうかを判断し、ＮＢＩＡＳプルアップ回路８０６はＮＢＩＡＳ電圧レベルを上げるために使用可能であり、ＮＢＩＡＳプルダウン回路８０８はＮＢＩＡＳ電圧レベルを下げるために使用可能である。ＮＢＩＡＳプルアップおよびプルダウン回路は、ユーザがＮＢＩＡＳ電圧を所望どおりに変更できるようにプログラム可能である。
【００４１】
バイアスイネーブル回路８０４は、構成ビット（ＣＢＩＴ）８１０、インバータ８１２、ＰＭＯＳトランジスタ８１４、および図８ＢのＰＭＯＳトランジスタ８１５、１対のＮＭＯＳトランジスタ８１６および８１７を含む。ＣＢＩＴ８１０は従来のものであり、一実施例ではレベルシフタ８２０に接続されたＳＲＡＭ構成メモリセル８１８を含む。レベルシフタ８２０を用いる理由は、バイアス発生器８００がＰＬＤの出力回路の一部であり、ＰＬＤのコア回路（たとえば１．５ボルト）よりも高い電圧（３．３ボルト）で動作するためである。レベルシフタ８２０はＳＲＡＭセル８１６の出力電圧を適切な電圧レベルへ増加させる。より低いコア電圧を採用しているいくつかの実施例は、Ｉ／Ｏ回路のトランジスタにおいてより厚いゲート絶縁体を用いている。異なる厚さのゲート絶縁体は、従来のデュアル酸化物プロセスを用いて形成可能である。図５Ａ−８Ｂに示された回路がＰＬＤの出力回路の一部である一実施例では、図示されたデバイスの各々は比較的厚いゲート絶縁体を採用している。
【００４２】
発生器８００は、論理「１」を含むようにＳＲＡＭセル８１８をプログラムすることによって活性化され、それによりバイアスイネーブル回路８０４がラインＢＩＡＳ上に論理「１」を出力するようにする。この論理「１」はトランジスタ８１４を介して高い供給電圧ラインＨ＿ＳＵＰを供給電圧ＶＣＣＯへ接続し、ラインＰＢＩＡＳをＶＣＣＯから切断してラインＰＢＩＡＳが適切なバイアス電圧を搬送できるようにする。活性の場合論理「０」である、インバータ８１２からの反転された信号ＢＩＡＳ／は、ラインＮＢＩＡＳおよびＮＧＡＴＥを接地から切断し、それにより、これらのラインがそれぞれのバイアス電圧を搬送するようにする。ＳＲＡＭセル８１８が論理「０」に設定されている場合、ラインＰＢＩＡＳおよびＮＢＩＡＳ上の論理レベルはそれぞれ１および０である。
【００４３】
ＮＢＩＡＳプルアップ回路８０６の入力端子ＶＢＧは従来のバンドギャップ基準または何か他の好適な電圧基準に接続されている。電圧レベルおよびラインＶＢＧはＰＭＯＳトランジスタ８２２をオンにし、それは、ダイオード接続トランジスタ８２４および８２６との組合せで、ラインＮＧＡＴＥおよびＮＢＩＡＳ上にバイアス電圧レベルを生成する。端子ＶＢＧはまた、１対の伝送ゲート８２８および８３０にも接続し、それらの各々は平行に接続されたＮＭＯＳおよびＰＭＯＳトランジスタからなる。伝送ゲートはＣＢＩＴ８１０と同様の構成ビットによって制御される。たとえば、伝送ゲート８２８は、論理「１」を含むようにＣＢＩＴ＿Ａをプログラムすることによってオンとなり得る。論理「１」はラインＡ上に論理「１」を生成し、インバータ８３４を介してラインＡ／上に論理「０」を生成する。伝送ゲート８２８はラインＶＢＧ上の基準電圧をＰＭＯＳトランジスタ８３６のゲートへ通し、それによりＶＣＣＯとラインＮＢＩＡＳ間の抵抗を減少させる。したがって、ラインＮＢＩＡＳ上の電圧レベルは上がる。論理「０」を含むようＣＢＩＴ＿Ａをプログラムすることによって、トランジスタ８３８はオンとなり、伝送ゲート８２８およびトランジスタ８３６の双方はオフとなり得る。伝送ゲート８３０は伝送ゲート８２８と同じ態様で動作するが、異なるＣＢＩＴ（ＣＢＩＴ＿Ｂ）および関連するインバータによって制御される。伝送ゲート８２８および８３０のうちの一方または両方をオンにしてラインＮＢＩＡＳ上の電圧レベルを上げることが可能である。
【００４４】
ＮＢＩＡＳプルダウン回路８０８は、端子ＮＢＩＡＳ上のバイアス電圧を減少させるよう個々にまたは一括してプログラム可能な１対のプログラマブルプルダウン回路８４０および８４２を含む。プルダウン回路８４０および８４２は同じように機能するため、回路８４０のみを説明する。
【００４５】
プルダウン回路８４０は、３つのトランジスタ８４４、８４６、および８４８を含む。トランジスタ８４４および８４６のゲートは、構成ビットＣＢＩＴ＿Ｃおよび関連するインバータ８４９からの端子ＣおよびＣ／にそれぞれ接続する。ＣＢＩＴ＿Ｃが論理「０」を含むようプログラムされている場合、トランジスタ８４４および８４８はオフとなり、ラインＮＢＩＡＳを接地から切離す。ＣＢＩＴ＿Ｃが論理「１」を含むようプログラムされている場合、トランジスタ８４４および８４８はオンとなり、トランジスタ８４６はオフとなる。トランジスタ８４８を通る減少された抵抗は、ラインＮＢＩＡＳ上の電圧を減少させる。
【００４６】
ラインＮＢＩＡＳ上のバイアス電圧のいかなる変化も、トランジスタ８５０を介してラインＮＧＡＴＥ上の電圧の変化をもたらす。ラインＮＢＩＡＳと接地との間に接続されたトランジスタ８５２は、所望するとおりにサイズ変更または削除することが可能な随意のキャパシタである。
【００４７】
図８Ａに示されたバイアス電圧発生器８００の部分はＮＢＩＡＳのレベルを調整し、図８Ｂに示された部分はＰＢＩＡＳのレベルを調整する。図８Ｂを参照すると、図８Ｂの部分はＰＢＩＡＳプルアップ回路８５２とＰＢＩＡＳプルダウン回路８５４とを含む。ＰＢＩＡＳプルアップ回路８５２は、図８ＡのＮＢＩＡＳプルアップ回路８０６と同じ態様で動作し、ラインＰＢＩＡＳ上のバイアス電圧のレベルを上げる。１対の構成ビットＣＢＩＴ＿ＥおよびＣＢＩＴ＿Ｆと関連するインバータとが回路８５２を制御する。キャパシタ８５６は必要に応じてサイズ変更または削除することが可能である。
【００４８】
ＰＢＩＡＳプルダウン回路８５４は、端子ＰＢＩＡＳ上のバイアス電圧を減少させるよう個々にまたは一括してプログラム可能な１対のプログラマブルプルダウン回路８５８および８６０を含む。プルダウン回路８５８および８６０は同じように機能するため、回路８５８のみを説明する。
【００４９】
プルダウン回路８５８は、伝送ゲート８６２と１対のトランジスタ８６４および８６６とを含む。ＣＢＩＴ＿Ｇが論理「０」を含むようプログラムされている場合、伝送ゲート８６２はオフ、トランジスタ８６６はオン、トランジスタ８６４はオフである。ＣＢＩＴ＿Ｇが論理「１」を含むようプログラムされている場合、トランジスタ８６６はオフで、伝送ゲート８６２はバイアス電圧ＮＧＡＴＥをトランジスタ８６４のゲートへ通し、それによりトランジスタ８６４をオンにする。これはラインＰＢＩＡＳ上の電圧レベルを減少させる。
【００５０】
この発明は、相補ＬＶＤＳ信号を２つ以上のＬＶＤＳ受信機へ供給するよう適合可能である。そのような実現化例の詳細については、「バーテックス−ＥＦＰＧＡを有するマルチドロップＬＶＤＳ（Multi-Drop LVDS with Virtex-E FPGAs）」、ＸＡＰＰ２３１（バージョン１．０）ジョンブルネッティ（Jon Brunetti）およびブライアンフォンヘルツェン（Brian Von Herzen）（９／２３／９９）を参照されたい。
【００５１】
この発明を特定の実現化例に関連して説明してきたが、これらの実施例の変形は当業者には明らかである。たとえば、ＳＲＡＭベースのＦＰＧＡの状況で説明してきたが、この発明は代替的なプログラミング技術を採用する他の種類のＰＬＤにも適用可能であり、いくつかの実施例は非プログラマブル回路において使用可能である。さらに、この発明は、典型的な２値電圧論理信号を、低電圧擬似エミッタ結合論理（ＬＶＰＥＣＬ）規格で規定されたものなどの他の種類の差動信号に変換するよう適合可能である。したがって、特許請求の範囲の精神および範囲は上述の記載に限定されるべきではない。
【図面の簡単な説明】
【図１】（先行技術）伝送線１１５を介してＬＶＤＳ受信機１１０に接続されたＬＶＤＳ発生器１００を示す図である。
【図２】（先行技術）図１のＬＶＤＳ発生器１００を概略的に示す図である。
【図３】（先行技術）図１および２の終端負荷ＲＬの両端に現れる電圧の信号的意味を示す波形図３００である。
【図４】この発明の一実施例に従った拡張可能な差動増幅器４００を示す図である。
【図５Ａ】図４のプリドライバ４０５の概略図である。
【図５Ｂ】図４のドライバ４１５の概略図である。
【図５Ｃ】図４の拡張ドライバ４１０の概略図である。
【図６】この発明の別の実施例に従った多段ドライバ６００を示す図である。
【図７Ａ】プリドライバが図６の遅延回路６０５に接続されて３つの相補信号対を発生させるプリドライバ７００を概略的に示す図である。
【図７Ｂ】すべて図６に記載の差動増幅器シーケンス６１０および６１５と終端負荷６２０とを概略的に示す図である。
【図８Ａ】この発明の一実施例に従ったプログラマブルバイアス電圧発生器８００を概略的に示す図である。
【図８Ｂ】この発明の一実施例に従ったプログラマブルバイアス電圧発生器８００を概略的に示す図である。

Claims

差動増幅器であって、
ａ．ｉ．差動入力信号を受取るように設けられた第１および第２の差動入力端子と、
ii．第１および第２の差動出力端子と、
iii．第１および第２の差動出力端子間に接続された第１のプログラマブル終端負
荷と、
を有する第１の差動増幅器段と、
ｂ．ｉ．差動入力信号を受取るように設けられた第３および第４の差動入力端子と、
ii．第１および第２の差動出力端子に接続された第３および第４の差動出力端子と、
iii．増幅器イネーブル端子と、
iv．第１および第２の差動出力端子間に接続された第２のプログラマブル終端負荷と、
を有する第２の差動増幅器段と、
ｃ．プログラムされた状態とプログラム解除された状態とを維持することが可能なプログラマブルメモリセルとを含み、プログラマブルメモリセルは増幅器イネーブル端子に接続されたメモリセル出力端子を有しており、
ｄ．第２の差動増幅器段は、プログラマブルメモリセルがプログラムされた状態にある場合には入力信号を増幅し、プログラマブルメモリセルがプログラム解除された状態にある場合には入力信号を増幅せず、
ｅ．第２のプログラマブル終端負荷は、第２の差動増幅器段がイネーブルされた場合にイネーブルされる、差動増幅器。
ａ．入力データ信号を受取るようにされたデータ入力端子と、
ｂ．第１および第２の差動入力端子のうちのそれぞれに接続された第１および第２の相補出力端子とを有するプリドライバをさらに含む、請求項１に記載の差動増幅器。
プリドライバは、
ａ．データ入力端子に接続された第１のトライステート入力端子を有する第１のトライステートバッファと、
ｂ．データ入力端子に接続された第２のトライステート入力端子を有する第２のトライステートバッファと、
ｃ．データ入力端子に接続されたインバータ入力端子と第１の相補出力端子に接続されたインバータ出力端子とを有するインバータと、
ｄ．データ入力端子に接続された遅延段入力端子と第２の相補出力端子に接続された遅延段出力端子とを有する非反転遅延段とをさらに含む、請求項２に記載の差動増幅器。
プログラマブルロジックデバイスであって、
ａ．ｉ．入力データ信号を受取るように設けられたデータ入力端子と、
ii．相補的な第１および第２のプリドライバ出力端子と、
を有するプリドライバと、
ｂ．プログラマブルロジックデバイスからの信号を伝達するように設けられた第１および第２の入力／出力ピンと、
ｃ．第１の差動増幅器を含む第１のプログラマブル出力ブロックとを含み、第１の差動増幅器は、第１のプリドライバ出力端子に接続された第１の差動増幅器入力端子と、第２のプリドライバ出力端子に接続された第２の差動増幅器入力端子と、第１の入力／出力ピンに接続された第１の差動増幅器出力端子と、第１および第２の入力／出力ピンに接続された第１のプログラマブル終端負荷とを有しており、前記プログラマブルロジックデバイスはさらに、
ｄ．第２の差動増幅器を含む第２のプログラマブル出力ブロックを含み、第２の差動増幅器は、第１のプリドライバ出力端子におけるデータ信号と実質的に同じである拡張データ信号を受取るように接続された第３の差動増幅器入力端子と、第２のプリドライバ出力端子における反転されたデータ信号と実質的に同じである反転された拡張データ信号を受取るように接続された第４の差動増幅器入力端子と、第２の入力／出力ピンに接続された第２の差動増幅器出力端子と、第１および第２の入力／出力ピンに接続された第２のプログラマブル終端負荷とを有し、
ｅ．第２のプログラマブル終端負荷は、第２のプログラマブル出力ブロックがイネーブルされた場合にイネーブルされる
プログラマブルロジックデバイス。
第１の入力／出力ピンは第２の入力／出力ピンに隣接する、請求項４に記載のプログラマブルロジックデバイス。
ａ．プリドライバと第１および第２のプログラマブル出力ブロックとのうちの少なくとも１つに接続されたイネーブル端子と、
ｂ．イネーブル端子に接続されたプログラマブルメモリセルとをさらに含む、請求項４に記載のプログラマブルロジックデバイス。