JPH02179117A - トライステートバッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトライステートバッファ回路に係り、特に半導
体集積回路で構成したトライステートバッファ回路に関
する。

〔従来の技術〕

従来のトライステートバッファ回路を、第３図、及び第
４図に示す。第３図高アクティブトライステートバッフ
ァ回路図、第４図は低アクティブトライステートバッフ
ァ回路図である。まず第３図において、イネーブル信号
入力端子３２から論理０のイネーブル信号ＥがＮＡＮＤ
ゲート３３の一方の入力リードに印加されると、ＮＡＮ
Ｄゲート３３からの出力信号は、論理１となり、その論
理１の信号がＰ型ＭＯＳトランジスタ３６のゲートに印
加され、このＰ型ＭＯ８トランジスタ３６はオフする。

同様に、インバータ３４の入力リードには、論理Ｏのイ
ネーブル信号Ｅが印加され、このインバータ３４からの
出力信号は論理１となり、その論理１の信号がＮＯＲゲ
ート３５の一方の入力リードに供給され、ＮＯＲゲート
３５からの出力信号は論理０と々る。その論理０の信号
は、Ｎ型ＭＯ８トランジスタ３７のゲートに印加され、
Ｎ型ＭＯ８トランジスタ３７はオフする。Ｐ型ＭＯＳト
ランジスタ３６とＮ型ＭＯ８トランジスタ３７との両方
が、論理０のイネーブル信号ＥＫ応答してオフすると、
トライステートインバータ３０はディスエーブルされ、
その結果出力端子３８は高インピーダンス状態となる。

この高アクティブトライステートバッファ回路は、論理
ｌのイネーブル信号Ｅによってイネーブル状態になる。

論理ｌのイネーブル信号Ｅと論理０のデータ信号人とが
、各々イネーブル信号入力端子３２とデータ信号入力端
子３１とに印加されると、ＮＡＮＤゲート３３からの出
力信号は論理１となシ、Ｐ型ＭＯ８トランジスタ３６は
オフする。

同様に、論理１のイネーブル信号Ｅと論理０のデータ信
号Ａとが印加される場合には、イネーブル信号Ｅはイン
バータ３４によって反転して論理０となって、ＮＯＲゲ
ー）３５１Ｃ印加されるので、ＮＯＲゲート３５からの
出力信号は論理１となシ、従ってＮ型ＭＯＳトランジス
タ３７はオンする。

Ｐ型ＭＯ５トランジスタ３６がオフし、Ｎ型ＭＯＳトラ
ンジスタ３７がオンすると、出力端子３８には論理Ｏの
出力信号Ｙが現れる。その反対に、論理１のイネーブル
信号Ｅと論理０のデータ信号Ａとが各々イネーブル信号
入力端子３２とデータ信号入力端子３１に印加されると
、ＮＡＮＤゲート３３からの出力信号は論理Ｏであシ、
従ってＰ型ＭＯ８トランジスタ３６はオンする。同様に
論理１のイネーブル信号Ｅと論Ｍ１のデータ信号Ａが印
加されると、ＮＯＲゲート３５からの出力信号はムｉ理
Ｏであシ、従ってＮ型λ＝ｔｏｓトランジスタ３７はオ
フする。Ｐ型ＭＯ８トランジスタ３６がオンにＮ型ＭＯ
Ｓ）う／ラスタ３フがオフすると、出力端子３８には論
理１の出力信号Ｙが現れる。

以上説明した第３図の高アクティブトライステートバッ
ファ回路の動作を真理値表にすると次の第１表のように
なる。

つまシ、論理Ｏのイネーブル信号Ｅがイネーブル信号入
力端子３２に印加されると、データ信号Ａの論理Ｋかか
わらず、出力信号Ｙは高インピーダンスとなり、その反
対に論理１のイネーブル信号Ｅがイネーブル信号入力端
子３２に印加されるとデータ入力端子３１に印加される
データ信号Ａの論理が出力端子３８に現れる。

次に第４図に示す低アクティブトライステートバッ７ア
回路の動作を、真理値表にすると次の第２表ようになる
。

つまシ、論理１のイネーブル信号Ｅがイネーブル信号端
子４２に印加されると、データ信号Ａの論理にかかわら
ず出力信号Ｙは高インピーダンスとなり、その反対に論
理Ｏのイネーブル信号Ｅがイネーブル信号入力端子４２
に印加されると、データ信号入力端子４１に印加される
データ信号Ａの論理が出力端子３８に現れる。

第３図及び第４図中のＮＯＲゲート３５，４３゜ＮＡＮ
Ｄゲート３３．４５はそれぞれ４個のＭＯＳトランジス
タで構成され、インバータ３４．４４は２個のＭＯＳ）
う／ジスタで構成される。つまり第３図及び第４図に示
した従来のトライステートバッファ回路は、各々１２個
のＭＯＳトランジスタで構成される１゜ 〔発明が解決しようとする課題〕 前述した従来のトライステートバッファ回路は、いずれ
も１２個のＭＯＳ）ンンジスタを必要とするため、特に
多数のトライステートバッファを使用する半導体集積回
路において、素子数が増大し、チップサイズが大きくな
ってしまうという欠点がある。

本発明の目的は、前記欠点が解決され、少ない素子数で
済むようにしたトライステートバッファ回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明のトライステートバッファ回路の構成は、互いに
相補な第１．第２のＭＯＳトランジスタと第３のＭＯＳ
トランジスタとを縦続接続してなるドライステートイ／
メータと、二入力を有し、前記第１１第２のＭＯＳトラ
ンジスタのゲートに出力する論理回路とを備え、前記二
入力のうち一方の入力を前記第３のＭＯＳトランジスタ
のゲートに接続したことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例のトライステートバッフ
ァ回路を示す回路図である。第１図において、本実施例
は、高アクティブのトライステートバッファ回路である
。

本実施例は、データ信号を受けとるためのデータ信号入
力端子１１とイネーブル信号を受けとるためのイネーブ
ル信号入力端子１２と出力信号を供給するだめの出力端
子１７とを具備したトライステートバッファ回路におい
て、ソースとドレインとゲートを具備しており前記ソー
スが第１の電源端子に接続されると共に前記ドレインが
前記出力端子に接続されているＰ型のＭＩＭＯＳトラン
ジスタ１４と、ドレイ／を前記出力端子へ接続すると共
にソース及びゲートを具備した相補なＮ型の第２Ｍ０８
トランジスタ１５と、ドレインを前記第２Ｍ０Ｓトラン
ジスタ１５のソースへ接続しソースを第２の電源端子へ
接続し且つゲートを前記イネーブル信号入力端子へ接続
したＮ、Ｗの第３Ｍ０８トランジスタ１６と、第１人力
リードを前記データ入力端子１１へ接続し、第２人力リ
ードを前記イネーブル信号入力端子１２へ讐続し、且つ
出力リードを前記第ｌＭＯＳトランジスタのゲート１４
及び前記第２Ｍ０８トランジスタ１５のゲートへ接続し
たＮＡＮＤゲート１３とを含み、構成される。

今、イネーブル信号入力端子１２から論理０のイネーブ
ル信号ＥがＮＡＮＤゲート１３の一方の入力リードに印
加されると、ＮＡＮＤゲート１３からの出力信号は論理
１となり、その論理１の信号がＰ型ＭＯＳトランジスタ
１４のゲートに印加され、Ｐ型ＭＯ８トランジスタ１４
はオフする。また、論理Ｏのイネーブル信号ＥＦｉＮを
ＭＯＳ　トランジスタ１６のゲートに印加され、Ｎ型Ｍ
ＯＳトランジスタ１６はオフする。Ｐ型ＭＯ８トランジ
スタ１４、！：Ｎ型ＭＯＳトランジスタ１６の両方が、
論理０のイネーブル信号ＥＰＣ応答してオフすると、ド
ライステートインバータ１０はディスエーブルされ、そ
の結果出力端子１７は高インピーダンス状態となる。

次に論理１のイネーブル信号Ｅと論理０のデータ信号Ａ
とが各々イネーブル信号入力端子１２とデータ信号入力
端子１１に印加されると、ＮＡＮＤゲート１３からの出
力信号は論理１となシ、Ｐ型ＭＯ８トランジスタ１４は
オフし、このＰ型ＭＯＳトランジスタ１４と相補なＮ型
ＭＯＳトランジスタ１５はオンする。また、論理ｌのイ
ネーブル信号ＥはＮ型ＭＯＳトランジスタ１６のゲート
に印加されるので、Ｎ型ＭＯＳトランジスタ１６はオン
する。Ｐ型ＭＯＳトランジスタ１４がオフし、Ｎ型ＭＯ
Ｓトランジスタ１５．１６がオンすると出力端子１７に
は論理０の出力信号Ｙが現れる。その反対に論理１のイ
ネーブル信号Ｅと論理０のデータ信号Ａが各々イネーブ
ル信号入力端子１２とデータ入力信号端子１１に印加さ
れると、ＮＡＮＤゲート１３からの出力信号は論理０で
あり、従ってＰ型ＭＯＳトランジスタ１４はオンし、Ｎ
型ＭＯＳトランジスタ１５はオフする。Ｐ型ＭＯＳトラ
ンジスタ１４がオンし、Ｎ型ＭＯＳトランジスタ１５が
オフすると出力端子１７には論理１の出力信号Ｙが現れ
る。

以上説明した第１図の高アクティブのトライステートバ
ッファの動作を真理値表にすると次の第３表のようにな
る。

つまシ、論理０のイネーブル信号Ｅがイネーブル信号入
力端子１２に印加されると、データ信号人の論理にかか
わらず出力信号Ｙは高インピーダンスとなシ、その反対
に論理１のイネーブル信号Ｅがイネーブル信号入力端子
１２に印加されると、データ信号入力端子１１に印加さ
れるデータ信号Ａの論理が出力端子１７に現れる。

第２図は本発明の第２の実施例のトライステートバッフ
ァ回路を示す回路図である。第２図において、本実施例
は、データ信号を受けとるためのデータ信号入力端子２
１とイネーブル信号を受けとるためのイネーブル信号入
力端子２２と出力信号を供給するための出力端子２７と
を具備したトライステートバッファ回路において、ソー
スとドレインとゲートを具備しており、前記ソースが第
１の電源端子に接続されると共にゲートが前記イネーブ
ル信号入力端子２２に接続されているＰ型の第ｌＭＯＳ
トランジスタ２４と、ソースを前記第２Ｍ０Ｓトランジ
スタ２４のドレイ／に接続しドレイ／を前記出力端子２
７へ接続したＰ型の第２Ｍ０Ｓトランジスタ２５と、ド
レインを前記出力端子２７へ接続しソースを第２の電源
端子へ接続したＮ型の第３Ｍ０８トランジスタ２６と、
第１リードを前記データ入力端子２１へ接続し第２リー
ドを前記イネーブル信号入力端子２２へ接続し且つ出力
リードを前記第２Ｍ０Ｓトランジスタ２５のゲート及び
前記第３Ｍ０Ｓトランジスタ２６のゲートへ接続したＮ
ＯＲゲート２３とを含み、構成される。

第２のトライステートバッファ回路は、次の第４表に示
す真理値表の如く動作を行う。

つまシ、論理１のイネーブル信号Ｅが、イネーブル信号
入力端子２２に印加されると、ＰＭＭＯＳＭＯＳトラン
ジスタ２４．ＮＯＲゲート２３からの出力信号は論理０
となｆｉＮ型ＭＯ８）う／ラスタ２６はオフする。つま
り論理１のイネーブル信号Ｅがイネーブル信号入力端子
２２に印加されると、データ信号入力端子２１に印加さ
れるデータ信号Ａの論理に関係なくトライステートイン
バータ２０はディスエーブルされ、その結果出力端子２
７は高インピーダンス状態となる。

次Ｋ、イネーブル信号入力端子２２に論理Ｏのイネーブ
ル信号Ｅが印加されると、Ｐ型ＭＯＳトランジスタ２４
はオンし、ＮＯＲゲート２３の出力信号はデータ信号入
力端子２１に印加されるデータ信号人の論理によって決
定される。例えば、データ信号人が論理１ならばＮＯＲ
ゲート２３の出力信号は論理Ｏとなり、Ｐ型ＭＯＳトラ
ンジスタ２５はオンし、Ｎ型ＭＯ３トランジスタ２６は
オフする。Ｐ型ＭＯ８）う／ラスタ２４は論理Ｏのイネ
ーブル信号Ｅによってオンしているので、出力端子１７
に現われる出力信号Ｙは論理１になる。反対に、データ
信号Ａが論理Ｏならば、ＮＯＲゲート２３の出力信号は
論理ｌとなり、ＰｍＭＯＦ３トランジスタ２５はオフし
、Ｎ型ＭＯＳトランジスタ２６はオンするので、出力端
子１７に現れる出力信号Ｙは論理０になる。

第１図はＮＡＮＤゲー）１３及び第２図のＮＯＲゲート
２３は共に、４個のＭＯＳトランジスタで構成される。

つまり、本実施例のトライステートバッファ回路は、７
個のＭＯＳトランジスタで構成することができる。

〔発明の効果〕

以上説明したように、本発明は、トランジスタ数が従来
のトライステートバッファを構成するのに必要なトラン
ジスタ数に比べ、著しく減少しているので、トライステ
ートバッファ回路を含む半導体集積回路において、チッ
プサイズを小さくできるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のトライステートバッフ
ァ回路を示す回路図、第２図は本発明の第２の実施例の
トライステートバッファ回路を示す回路図、第３図、第
４図はいずれも従来のトライステートバッファ回路を示
す回路図である。 １１．２１，３１．４１・・・・・・データ信号入力端
子、１２゜２２．３２．４２・・・・・・イネーブル信
号入力端子、１７゜２７．３８．４８・・・・・・出力
端子、１３，３３．４３・・・・・・ＮＡＮＤゲート、
２３，３５．４５・・・・・・ＮＯＲゲート、３４．４
４・・・・・・インバータ、１４，２４，２５，３６．
４６・・・・・Ｐ型ＭＯＳトランジスタ、１５，１６，
２６，３７゜４７・・・・・・Ｎ型ＭＯＳトランジスタ
。 代理人　弁理士　　内　原　　　晋 躬Ｚ図

Claims (1)

【特許請求の範囲】
1. 互いに相補な第１、第２のＭＯＳトランジスタと第３の
   ＭＯＳトランジスタとを縦接接続してなるトライステー
   トインバータと、二入力を有し、前記第１、第２のＭＯ
   Ｓトランジスタのゲートに出力する論理回路とを備え、
   前記二入力のうち一方の入力を前記第３のＭＯＳトラン
   ジスタのゲートに接続したことを特徴とするトライステ
   ートバッファ回路。