JPS62108616A - 三値出力回路 - Google Patents
三値出力回路Info
- Publication number
- JPS62108616A JPS62108616A JP60249469A JP24946985A JPS62108616A JP S62108616 A JPS62108616 A JP S62108616A JP 60249469 A JP60249469 A JP 60249469A JP 24946985 A JP24946985 A JP 24946985A JP S62108616 A JPS62108616 A JP S62108616A
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- JP
- Japan
- Prior art keywords
- transistor
- turned
- node
- control signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は０ＭＯ８構造の半導体装置に関し、特に、高レ
ベル、低レベル、高インピーダンス状態全出力する三値
出力回路の改良に関するものである。
ベル、低レベル、高インピーダンス状態全出力する三値
出力回路の改良に関するものである。
０ＭＯ８構造の半導体装置における従来の三値出力回路
は、第３図に示すようにＮＡＮＤ２２．Ｎ０Ｒ２１及び
Ｐチャンネル型トランジスタＴｐ８ 及びＮチャンネル
型トランジスタＴｎ３ により構成された。Ｎ０Ｒ２１
には入力信号ＩＮ及び制御信号）ＩＩが、ＮＡＮＤ２２
には入力信号ＩＮと制御信号）ＩＩがそれぞれ入力され
る。ＮＡＮＤ２２の出力は電源ＶＤＤと節点２の間に接
続されたトランジスタＴｐ３のゲートへ、Ｎ０Ｒ２１の
出力は節点２と接地電位との間に接続されたトランジス
タＴｎ３のゲートへ接続される。節点２は出力端子とな
る。
は、第３図に示すようにＮＡＮＤ２２．Ｎ０Ｒ２１及び
Ｐチャンネル型トランジスタＴｐ８ 及びＮチャンネル
型トランジスタＴｎ３ により構成された。Ｎ０Ｒ２１
には入力信号ＩＮ及び制御信号）ＩＩが、ＮＡＮＤ２２
には入力信号ＩＮと制御信号）ＩＩがそれぞれ入力され
る。ＮＡＮＤ２２の出力は電源ＶＤＤと節点２の間に接
続されたトランジスタＴｐ３のゲートへ、Ｎ０Ｒ２１の
出力は節点２と接地電位との間に接続されたトランジス
タＴｎ３のゲートへ接続される。節点２は出力端子とな
る。
今、制御信号ＨＩが低レベルであるとＮ０Ｒ２１は入力
信号ＩＮに同期してその反転信号を出力する。制御信号
ＩＩＩは高レベルであり、ＮＡＮＤ２２は同じく入力信
号ＩＮに同期してその反転信号を出力する。従って、ト
ランジスタＴｐ ｌ ＋ Ｔｎ ８のゲート入力は同相
となる。この状態で入力信号ＩＮが高レベルであると、
Ｎ０Ｒ２１、ＮＡＮＤ２２の出力は低レベルとなり、ト
ランジスタＴｐｌがオン、トランジスタＴｎ３がオフし
節点２（出力端子）は高レベルとなる。入力信号ＩＮが
低レベルの場合はＮ０ＦＬ２１ 、 ＮＡＮＤ２２の出
力は高レベルとなり、トランジスタＴｐ３がオフ、トラ
ンジスタＴｎｓがオンし、節点２は低レベルとなる。
信号ＩＮに同期してその反転信号を出力する。制御信号
ＩＩＩは高レベルであり、ＮＡＮＤ２２は同じく入力信
号ＩＮに同期してその反転信号を出力する。従って、ト
ランジスタＴｐ ｌ ＋ Ｔｎ ８のゲート入力は同相
となる。この状態で入力信号ＩＮが高レベルであると、
Ｎ０Ｒ２１、ＮＡＮＤ２２の出力は低レベルとなり、ト
ランジスタＴｐｌがオン、トランジスタＴｎ３がオフし
節点２（出力端子）は高レベルとなる。入力信号ＩＮが
低レベルの場合はＮ０ＦＬ２１ 、 ＮＡＮＤ２２の出
力は高レベルとなり、トランジスタＴｐ３がオフ、トラ
ンジスタＴｎｓがオンし、節点２は低レベルとなる。
次に制御信号ＨＩが高レベルの場合、ＮＯＲ２１の信号
は入力信号ＩＮに関わりなく低レベル全出力する。制御
信号ＨＩは低レベルであり、ＮＡＮＴ）２２も入力信号
ＩＮに関わりなく高レベルを出力する。この結果、トラ
ンジスタＴｐ ３ ｒ ” ｎ ３が両方ともオフし高
インピーダンス状態となる。
は入力信号ＩＮに関わりなく低レベル全出力する。制御
信号ＨＩは低レベルであり、ＮＡＮＴ）２２も入力信号
ＩＮに関わりなく高レベルを出力する。この結果、トラ
ンジスタＴｐ ３ ｒ ” ｎ ３が両方ともオフし高
インピーダンス状態となる。
上述した従来技術の三値出力回路は、入力信号ＩＮｆｃ
ＮＯＲ２１、ＮＡＮＤ ２２ の２つの回路に入力しな
ければならず、入力信号ＩＮを作り出す側の回路の負荷
が大きかった。また、制御信号音ＨＩとＨＩの２本用意
しなければならないので。
ＮＯＲ２１、ＮＡＮＤ ２２ の２つの回路に入力しな
ければならず、入力信号ＩＮを作り出す側の回路の負荷
が大きかった。また、制御信号音ＨＩとＨＩの２本用意
しなければならないので。
制御信号源の回路が複雑になっｔ０
本発明の目的は入力側の負荷を減らし、制御信号数を減
らすことを可能とし、かつ、回路を簡略化した三値出力
回路を提供することにある。
らすことを可能とし、かつ、回路を簡略化した三値出力
回路を提供することにある。
本発明の三値出力回路は、第１の節点に接続された第１
導を型の第１のＭＯＳトランジスタと、前記第１のＭＯ
Ｓトランジスタと第１の電源との間に接続された第１導
電型の第２のＭＯＳトランジスタと、第１の節点と第２
の電源との間に接続された第２導１！型の第３のＮ０８
トランジスタ及びｎ本（ｎけ２以上の整数）の入力をも
つ第１の論理回路で構成され、前記第１及び第３のＭＯ
Ｓトランジスタのゲートには前記第１の論理回路の出方
が、前記第２のＭＯＳトランジスタのゲートには制御信
号力を得ることを特徴とする。
導を型の第１のＭＯＳトランジスタと、前記第１のＭＯ
Ｓトランジスタと第１の電源との間に接続された第１導
電型の第２のＭＯＳトランジスタと、第１の節点と第２
の電源との間に接続された第２導１！型の第３のＮ０８
トランジスタ及びｎ本（ｎけ２以上の整数）の入力をも
つ第１の論理回路で構成され、前記第１及び第３のＭＯ
Ｓトランジスタのゲートには前記第１の論理回路の出方
が、前記第２のＭＯＳトランジスタのゲートには制御信
号力を得ることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例金示す。Ｐチャンネル型
トランジスタＴｐ！及びＴｐｇは電源ＶＤＤと節点１の
間に直列に接続される。Ｎチャンネル型トランジスタＴ
ｎｌは節点１と接地電位の間に接続される。トランジス
タＴｐｌ及びＴｎｌのゲートはＮ０Ｒ１１の出力側に接
続される。Ｎ０ＲＩＩには入力信号ＩＮ及び制御信号）
（Ｉが接続される。トランジスタＴｐ２のゲートには制
御信号Ｈ１が接続される。節点１は出方端子となる。
トランジスタＴｐ！及びＴｐｇは電源ＶＤＤと節点１の
間に直列に接続される。Ｎチャンネル型トランジスタＴ
ｎｌは節点１と接地電位の間に接続される。トランジス
タＴｐｌ及びＴｎｌのゲートはＮ０Ｒ１１の出力側に接
続される。Ｎ０ＲＩＩには入力信号ＩＮ及び制御信号）
（Ｉが接続される。トランジスタＴｐ２のゲートには制
御信号Ｈ１が接続される。節点１は出方端子となる。
今、制御信号ＨＩが低レベルならば、トランジスタＴｐ
！はオンし、ＶＤＤ の電位をトランジスタＴｐｌへ供
給する。また、Ｎ０ＲＩＩは入力信号ＩＮの反転信号を
出力する。入力信号ＩＮが高レベルならば、Ｎ０ＲＩＩ
の出力は低レベルとなり、トランジスタＴ Ｉ）１がオ
ン、トランジスタＴｎｌ はオフし、節点１は高レベ
ルとなる。また、入力信号ＩＮが低レベルならばＮ０Ｒ
ＩＩの出力は高レベルとなり、トランジスタＴｐ１がオ
フ、トランジスタＴｎｌはオンし、節点１は接地電位と
々る。
！はオンし、ＶＤＤ の電位をトランジスタＴｐｌへ供
給する。また、Ｎ０ＲＩＩは入力信号ＩＮの反転信号を
出力する。入力信号ＩＮが高レベルならば、Ｎ０ＲＩＩ
の出力は低レベルとなり、トランジスタＴ Ｉ）１がオ
ン、トランジスタＴｎｌ はオフし、節点１は高レベ
ルとなる。また、入力信号ＩＮが低レベルならばＮ０Ｒ
ＩＩの出力は高レベルとなり、トランジスタＴｐ１がオ
フ、トランジスタＴｎｌはオンし、節点１は接地電位と
々る。
次に、制御信号ＨＩが高レベルに彦るとトランジスタＴ
ｐ２がオフし、トランジスタＴｐｌ に電圧を供給しな
くなる。また、Ｎ０Ｒ１１は入力信号ＩＮによらず低レ
ベルを出力しトランジスタＴｎｌをオフとし、この結果
、節点１を高インピーダンス状態とする。
ｐ２がオフし、トランジスタＴｐｌ に電圧を供給しな
くなる。また、Ｎ０Ｒ１１は入力信号ＩＮによらず低レ
ベルを出力しトランジスタＴｎｌをオフとし、この結果
、節点１を高インピーダンス状態とする。
第２図は本発明の第２の実施例である。本実施例では第
１図におけるＮ０ＲＩＩ の部分をＮＡＮＩ）１２に置
き換えた場合の例である。トランジスタ’ｒｐ１１ ’
ｒ、ｌ及び節点１の関係は変らないが、第１図における
トランジスタＴｐ２の変わシにＮチャンネル型トランジ
スタＴｎ２がトランジスタＴｎ１ と接地電位の間に
挿入される。トランジスタｌｌＩＯ２のゲート及びＮＡ
ＮＤ１２には制御信号Ｈ１が接続されることになる。
１図におけるＮ０ＲＩＩ の部分をＮＡＮＩ）１２に置
き換えた場合の例である。トランジスタ’ｒｐ１１ ’
ｒ、ｌ及び節点１の関係は変らないが、第１図における
トランジスタＴｐ２の変わシにＮチャンネル型トランジ
スタＴｎ２がトランジスタＴｎ１ と接地電位の間に
挿入される。トランジスタｌｌＩＯ２のゲート及びＮＡ
ＮＤ１２には制御信号Ｈ１が接続されることになる。
制御信号Ｈ１が高レベルの時トランジスタＴｎ２はオン
し、接地電位をトランジスタＴ旧へ供給する。ＮＡＮＤ
１２は入力信号ＩＮの反転信号を出力する。入力信号
が高レベルならばＮＡＮＤ１２の出力は低レベルであり
、トランジスタＴｐｌがオン、トランジスタＴ旧がオフ
となって節点１は高レベルとなる。入力信号が低レベル
ならば、ＮＡＮＤ１２の出力は高レベルとなり、トラン
ジスタＴｐｌがオフ、トランジスタＴｎｌがオンとなっ
て節点１が低レベルとなる。
し、接地電位をトランジスタＴ旧へ供給する。ＮＡＮＤ
１２は入力信号ＩＮの反転信号を出力する。入力信号
が高レベルならばＮＡＮＤ１２の出力は低レベルであり
、トランジスタＴｐｌがオン、トランジスタＴ旧がオフ
となって節点１は高レベルとなる。入力信号が低レベル
ならば、ＮＡＮＤ１２の出力は高レベルとなり、トラン
ジスタＴｐｌがオフ、トランジスタＴｎｌがオンとなっ
て節点１が低レベルとなる。
制御信号ＨＩが低レベルの場合はトランジスタＴｎ２け
オフとなってトランジスタＴｎ１ は接地電位から切離
される。ＮＡＮＤ１２の出力は入力信号ＩＮによらず高
レベルとなり、トランジスタＴｐｌをオフとする。この
結果出力ＯＵＴ は高インピーダンス状態となる。
オフとなってトランジスタＴｎ１ は接地電位から切離
される。ＮＡＮＤ１２の出力は入力信号ＩＮによらず高
レベルとなり、トランジスタＴｐｌをオフとする。この
結果出力ＯＵＴ は高インピーダンス状態となる。
以上の実施例において、入力信号は１つの回路にしか入
力されず、従来例より入力信号側の負荷となる回路が少
ない。また、制御信号もＩ（Ｔ又はＨＩのどちらか１本
ですむ。さらに、回路の構成素子数も７個と従来例の１
０個より少ない。
力されず、従来例より入力信号側の負荷となる回路が少
ない。また、制御信号もＩ（Ｔ又はＨＩのどちらか１本
ですむ。さらに、回路の構成素子数も７個と従来例の１
０個より少ない。
したがって本発明を用いると、入力側の負荷を減少させ
、制御信号数を減らすことを可能とし、かつ、回路の簡
略化された三値出力回路が得られる。
、制御信号数を減らすことを可能とし、かつ、回路の簡
略化された三値出力回路が得られる。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。 ’ｒｐｌ＋ ’ｒｐ！ｌ ’Ｐｐｍ・・・・・・Ｐチャ
ンネル型ＭＯ８トランジスタ、Ｔｎｌ ＋ ’ｒｎ、
＋ Ｔｎａ・・・・・・Ｎチャンネル型ＭＯＢ トラン
ジスタ、１．２・・・・・・節点、１１．２１・・・・
・・ＮＯＲゲート、２１．２２・・・・・・ＮＡＮＤゲ
ート、ＨＩ、ＩＩＩ・・・・・・制御信号、ＩＮ・・・
・・・入力信号、ＯＵＴ・・・・・・出力信号、ＶＤＤ
・・・・・・電源。 −〇− 茅１圀 茅２ワ
明の第２の実施例の回路図、第３図は従来例の回路図で
ある。 ’ｒｐｌ＋ ’ｒｐ！ｌ ’Ｐｐｍ・・・・・・Ｐチャ
ンネル型ＭＯ８トランジスタ、Ｔｎｌ ＋ ’ｒｎ、
＋ Ｔｎａ・・・・・・Ｎチャンネル型ＭＯＢ トラン
ジスタ、１．２・・・・・・節点、１１．２１・・・・
・・ＮＯＲゲート、２１．２２・・・・・・ＮＡＮＤゲ
ート、ＨＩ、ＩＩＩ・・・・・・制御信号、ＩＮ・・・
・・・入力信号、ＯＵＴ・・・・・・出力信号、ＶＤＤ
・・・・・・電源。 −〇− 茅１圀 茅２ワ
Claims (3)
- （１）第１の節点に接続された第１導電型の第１のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタと第
１の電源との間に接続された第１導電型の第２のＭＯＳ
トランジスタと、第１の節点と第２の電源との間に接続
された第２導電型の第３のＭＯＳトランジスタ及びｎ本
（ｎは２以上の整数）の入力をもつ第１の論理回路で構
成され、前記第１及び第３のＭＯＳトランジスタのゲー
トには前記第１の論理回路の出力が、前記第２のＭＯＳ
トランジスタのゲートには二値の制御信号が、前記第１
の論理回路には二値の入力信号と前記制御信号がそれぞ
れ接続されており、前記第１の節点に三値の出力を得る
ことを特徴とする三値出力回路。 - （２）前記第１の電源の電位が前記第２の電源の電位よ
り高い場合において前記第１の論理回路としてＮＯＲ回
路を用いることを特徴とした特許請求の範囲第（１）項
記載の三値出力回路。 - （３）前記第１の電源の電位が前記第２の電源の電位よ
り低い場合において前記第１の論理回路としてＮＡＮＤ
回路を用いることを特徴とした特許請求の範囲第（１）
項記載の三値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249469A JPS62108616A (ja) | 1985-11-06 | 1985-11-06 | 三値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249469A JPS62108616A (ja) | 1985-11-06 | 1985-11-06 | 三値出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108616A true JPS62108616A (ja) | 1987-05-19 |
Family
ID=17193419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249469A Pending JPS62108616A (ja) | 1985-11-06 | 1985-11-06 | 三値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179117A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | トライステートバッファ回路 |
-
1985
- 1985-11-06 JP JP60249469A patent/JPS62108616A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179117A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | トライステートバッファ回路 |
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