JPH0685650A - トライステート・バッファ回路 - Google Patents
トライステート・バッファ回路Info
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- JPH0685650A JPH0685650A JP4235792A JP23579292A JPH0685650A JP H0685650 A JPH0685650 A JP H0685650A JP 4235792 A JP4235792 A JP 4235792A JP 23579292 A JP23579292 A JP 23579292A JP H0685650 A JPH0685650 A JP H0685650A
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- transistor
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Abstract
(57)【要約】 （修正有）
【目的】トライステート・バッファ回路を形成する半導
体集積回路のチップ面積を圧縮する。 【構成】イネーブル信号入力端子５２より、論理“０”
のイネーブル信号Ｅが入力されると、ＰＭＯＳトランジ
スタ２およびＮＭＯＳトランジスタ３は共にオフの状態
となり、ＰＭＯＳトランジスタ６およびＮＭＯＳトラン
ジスタ７は共にオンの状態となる。ＰＭＯＳトランジス
タ９のゲートには論理“１”の信号が入力されてオフの
状態となり、またＮＭＯＳトランジスタ１０のゲートに
は論理“０”の信号が入力されて、同様にオフの状態と
なる。トライステート・インバータ８はディスエーブル
されて、出力端子５３は高インピーダンス状態となる。
また論理“１”のイネーブル信号Ｅがイネーブル信号入
力端子５２に入力されると、データ信号入力端子５１に
入力されるデータ信号Ａの論理が、そのまま信号Ｙの論
理として出力端子５３より出力される。
体集積回路のチップ面積を圧縮する。 【構成】イネーブル信号入力端子５２より、論理“０”
のイネーブル信号Ｅが入力されると、ＰＭＯＳトランジ
スタ２およびＮＭＯＳトランジスタ３は共にオフの状態
となり、ＰＭＯＳトランジスタ６およびＮＭＯＳトラン
ジスタ７は共にオンの状態となる。ＰＭＯＳトランジス
タ９のゲートには論理“１”の信号が入力されてオフの
状態となり、またＮＭＯＳトランジスタ１０のゲートに
は論理“０”の信号が入力されて、同様にオフの状態と
なる。トライステート・インバータ８はディスエーブル
されて、出力端子５３は高インピーダンス状態となる。
また論理“１”のイネーブル信号Ｅがイネーブル信号入
力端子５２に入力されると、データ信号入力端子５１に
入力されるデータ信号Ａの論理が、そのまま信号Ｙの論
理として出力端子５３より出力される。
Description
【０００１】
【産業上の利用分野】本発明はトライステート・バッフ
ァ回路に関し、特に半導体集積回路により構成されるト
ライステート・バッファ回路に関する。
ァ回路に関し、特に半導体集積回路により構成されるト
ライステート・バッファ回路に関する。
【０００２】
【従来の技術】従来のトライステート・バッファ回路の
一例を図３に示す。図３に示されるのは、高アクティブ
・トライステート・バッファ回路であり、イネーブル信
号入力端子５８より論理“０”のイネーブル信号Ｅが入
力されて、ＮＡＮＤ回路２１の一方の入力端に入力され
ると、ＮＡＮＤ回路２１の出力は論理“１”となり、ト
ライステート・インバータ２４を形成するＰＭＯＳトラ
ンジスタ２５のゲートに入力される。これにより、当該
ＮＭＯＳトランジスタ２５はオフの状態となる。また、
上記の論理“０”のイネーブル信号Ｅは、インバータ２
２にも入力されており、インバータ２２により反転され
て論理“１”が出力され、ＮＯＲ回路２３の一方の入力
端に入力される。これにより、ＮＯＲ回路２３の出力は
論理“０”となり、トライステート・インバータ２４を
形成するＮＭＯＳトランジスタ２６のゲートに入力され
て、ＮＭＯＳトランジスタ２６はオフの状態となる。こ
のようにして、論理“０”のイネーブル信号Ｅの入力に
対応して、トライステート・インバータを構成するＰＭ
ＯＳトランジスタ２５およびＮＭＯＳトランジスタ２６
は共にオフの状態となり、トライステート・インバータ
２４はディスエーブルされて、出力端子５９は高インピ
ーダンス状態となる。
一例を図３に示す。図３に示されるのは、高アクティブ
・トライステート・バッファ回路であり、イネーブル信
号入力端子５８より論理“０”のイネーブル信号Ｅが入
力されて、ＮＡＮＤ回路２１の一方の入力端に入力され
ると、ＮＡＮＤ回路２１の出力は論理“１”となり、ト
ライステート・インバータ２４を形成するＰＭＯＳトラ
ンジスタ２５のゲートに入力される。これにより、当該
ＮＭＯＳトランジスタ２５はオフの状態となる。また、
上記の論理“０”のイネーブル信号Ｅは、インバータ２
２にも入力されており、インバータ２２により反転され
て論理“１”が出力され、ＮＯＲ回路２３の一方の入力
端に入力される。これにより、ＮＯＲ回路２３の出力は
論理“０”となり、トライステート・インバータ２４を
形成するＮＭＯＳトランジスタ２６のゲートに入力され
て、ＮＭＯＳトランジスタ２６はオフの状態となる。こ
のようにして、論理“０”のイネーブル信号Ｅの入力に
対応して、トライステート・インバータを構成するＰＭ
ＯＳトランジスタ２５およびＮＭＯＳトランジスタ２６
は共にオフの状態となり、トライステート・インバータ
２４はディスエーブルされて、出力端子５９は高インピ
ーダンス状態となる。
【０００３】この高アクティブ・トライステート・バッ
ファ回路は、論理“１”のイネーブル信号Ｅによりイネ
ーブル状態となる。データ信号入力端子５７より論理
“０”のデータ信号Ａが入力され、イネーブル信号入力
端子５８より論理“１”のイネーブル信号Ｅが入力され
ると、ＮＡＮＤ回路２１の出力は論理“１”となり、こ
れによりＰＭＯＳトランジスタ２５はオフの状態とな
る。また、この場合、インバータ２２の出力は論理
“０”となり、これによりＮＯＲ回路２３の出力は論理
“１”となって、ＮＭＯＳトランジスタ２６はオンの状
態となる。従って、出力端子５９には論理“０”の信号
Ｙが出力される。また、これとは対象的に、データ信号
入力端子５７より論理“１”のデータ信号Ａが入力さ
れ、イネーブル信号入力端子５８より論理“１”のイネ
ーブル信号Ｅが入力されると、ＰＭＯＳトランジスタ２
５はオンの状態となり、ＮＭＯＳトランジスタ２６はオ
フの状態となって、出力端子５９には論理“１”の信号
Ｙが出力される。
ファ回路は、論理“１”のイネーブル信号Ｅによりイネ
ーブル状態となる。データ信号入力端子５７より論理
“０”のデータ信号Ａが入力され、イネーブル信号入力
端子５８より論理“１”のイネーブル信号Ｅが入力され
ると、ＮＡＮＤ回路２１の出力は論理“１”となり、こ
れによりＰＭＯＳトランジスタ２５はオフの状態とな
る。また、この場合、インバータ２２の出力は論理
“０”となり、これによりＮＯＲ回路２３の出力は論理
“１”となって、ＮＭＯＳトランジスタ２６はオンの状
態となる。従って、出力端子５９には論理“０”の信号
Ｙが出力される。また、これとは対象的に、データ信号
入力端子５７より論理“１”のデータ信号Ａが入力さ
れ、イネーブル信号入力端子５８より論理“１”のイネ
ーブル信号Ｅが入力されると、ＰＭＯＳトランジスタ２
５はオンの状態となり、ＮＭＯＳトランジスタ２６はオ
フの状態となって、出力端子５９には論理“１”の信号
Ｙが出力される。
【０００４】上記の高アクティブ・トライステート・バ
ッファ回路の動作を真理値表により示すと下記の表１の
ように表わされる。
ッファ回路の動作を真理値表により示すと下記の表１の
ように表わされる。
【０００５】
【表１】
【０００６】即ち、イネーブル信号Ｅが論理“０”の時
には、データ信号Ａの論理の如何に関せず出力信号Ｙは
高インピーダンスとなり、イネーブル信号Ｅが論理
“１”の時には、データ信号Ａの論理が、そのまま出力
信号Ｙの論理として出力される。
には、データ信号Ａの論理の如何に関せず出力信号Ｙは
高インピーダンスとなり、イネーブル信号Ｅが論理
“１”の時には、データ信号Ａの論理が、そのまま出力
信号Ｙの論理として出力される。
【０００７】ＮＡＮＤ回路２１およびＮＯＲ回路２は、
それぞれ４個のＭＯＳトランジスタにより構成されてお
り、インバータ２２は２個のＭＯＳトランジスタにより
構成されているため、このトライステート・バッファ回
路は、総計１２個のＭＯＳトランジスタにより構成され
ている。
それぞれ４個のＭＯＳトランジスタにより構成されてお
り、インバータ２２は２個のＭＯＳトランジスタにより
構成されているため、このトライステート・バッファ回
路は、総計１２個のＭＯＳトランジスタにより構成され
ている。
【０００８】
【発明が解決しようとする課題】上述した従来のトライ
ステート・バッファ回路においては、１２個のＭＯＳト
ランジスタを必要とするために、特に多数のトライステ
ート・バッファ回路を使用する半導体集積回路において
は、その構成素子数が著しく多くなり、従って、チップ
・サイズが大きくなるという欠点がある。
ステート・バッファ回路においては、１２個のＭＯＳト
ランジスタを必要とするために、特に多数のトライステ
ート・バッファ回路を使用する半導体集積回路において
は、その構成素子数が著しく多くなり、従って、チップ
・サイズが大きくなるという欠点がある。
【０００９】
【課題を解決するための手段】第１の発明のトライステ
ート・バッファ回路は、ソースが高電位電源に接続さ
れ、ゲートが所定のデータ信号入力端子に接続される第
１のＰＭＯＳトランジスタと、ゲートが前記データ信号
入力端子に接続され、ソースが低電位電源に接続される
第１のＮＭＯＳトランジスタと、入力端が所定のイネー
ブル信号入力端子に接続され、当該イネーブル信号入力
端子より入力されるイネーブル信号を反転して出力する
インバータと、ソースが前記第１のＰＭＯＳトランジス
タのドレインに接続され、ゲートが前記インバータの出
力端に接続されて、ドレインが前記第１のＮＭＯＳトラ
ンジスタのドレインに接続される第２のＰＭＯＳトラン
ジスタと、ドレインが前記第１のＰＭＯＳトランジスタ
のドレインに接続され、ゲートが前記イネーブル信号入
力端子に接続されて、ソースが前記第１のＮＭＯＳトラ
ンジスタのドレインに接続される第２のＮＭＯＳトラン
ジスタと、ソースが高電位電源に接続され、ゲートが前
記イネーブル信号入力端子に接続されて、ドレインが前
記第１のＰＭＯＳトランジスタのドレインに接続される
第３のＰＭＯＳトランジスタと、ドレインが前記第１の
ＮＭＯＳトランジスタのドレインに接続され、ゲートが
前記インバータの出力端に接続されて、ソースが低電位
電源に接続される第３のＮＭＯＳトランジスタと、ソー
スが高電位電源に接続され、ゲートが前記第３のＰＭＯ
Ｓトランジスタのドレインに接続されて、ドレインが所
定の出力端子に接続される第４のＰＭＯＳトランジスタ
と、ドレインが前記出力端子に接続され、ゲートが前記
第３のＮＭＯＳトランジスタのドレインに接続されて、
ソースが低電位電源に接続される第４のＮＭＯＳトラン
ジスタと、を備えて構成される。
ート・バッファ回路は、ソースが高電位電源に接続さ
れ、ゲートが所定のデータ信号入力端子に接続される第
１のＰＭＯＳトランジスタと、ゲートが前記データ信号
入力端子に接続され、ソースが低電位電源に接続される
第１のＮＭＯＳトランジスタと、入力端が所定のイネー
ブル信号入力端子に接続され、当該イネーブル信号入力
端子より入力されるイネーブル信号を反転して出力する
インバータと、ソースが前記第１のＰＭＯＳトランジス
タのドレインに接続され、ゲートが前記インバータの出
力端に接続されて、ドレインが前記第１のＮＭＯＳトラ
ンジスタのドレインに接続される第２のＰＭＯＳトラン
ジスタと、ドレインが前記第１のＰＭＯＳトランジスタ
のドレインに接続され、ゲートが前記イネーブル信号入
力端子に接続されて、ソースが前記第１のＮＭＯＳトラ
ンジスタのドレインに接続される第２のＮＭＯＳトラン
ジスタと、ソースが高電位電源に接続され、ゲートが前
記イネーブル信号入力端子に接続されて、ドレインが前
記第１のＰＭＯＳトランジスタのドレインに接続される
第３のＰＭＯＳトランジスタと、ドレインが前記第１の
ＮＭＯＳトランジスタのドレインに接続され、ゲートが
前記インバータの出力端に接続されて、ソースが低電位
電源に接続される第３のＮＭＯＳトランジスタと、ソー
スが高電位電源に接続され、ゲートが前記第３のＰＭＯ
Ｓトランジスタのドレインに接続されて、ドレインが所
定の出力端子に接続される第４のＰＭＯＳトランジスタ
と、ドレインが前記出力端子に接続され、ゲートが前記
第３のＮＭＯＳトランジスタのドレインに接続されて、
ソースが低電位電源に接続される第４のＮＭＯＳトラン
ジスタと、を備えて構成される。
【００１０】また、第２の発明のトライステート・バッ
ファ回路は、ソースが高電位電源に接続され、ゲートが
所定のデータ信号入力端子に接続される第１のＰＭＯＳ
トランジスタと、ゲートが前記データ信号入力端子に接
続され、ソースが低電位電源に接続される第１のＮＭＯ
Ｓトランジスタと、入力端が所定のイネーブル信号入力
端子に接続され、当該イネーブル信号入力端子より入力
されるイネーブル信号を反転して出力するインバータ
と、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記イネーブル信号入力端子に
接続されて、ドレインが前記第１のＮＭＯＳトランジス
タのドレインに接続される第２のＰＭＯＳトランジスタ
と、ドレインが前記第１のＰＭＯＳトランジスタのドレ
インに接続され、ゲートが前記インバータの出力端に接
続されて、ソースが前記第１のＮＭＯＳトランジスタの
ドレインに接続される第２のＮＭＯＳトランジスタと、
ソースが高電位電源に接続され、ゲートが前記インバー
タの出力端に接続されて、ドレインが前記第１のＰＭＯ
Ｓトランジスタのドレインに接続される第３のＰＭＯＳ
トランジスタと、ドレインが前記第１のＮＭＯＳトラン
ジスタのドレインに接続され、ゲートが前記イネーブル
信号入力端子に接続されて、ソースが低電位電源に接続
される第３のＮＭＯＳトランジスタと、ソースが高電位
電源に接続され、ゲートが前記第３のＰＭＯＳトランジ
スタのドレインに接続されて、ドレインが所定の出力端
子に接続される第４のＰＭＯＳトランジスタと、ドレイ
ンが前記出力端子に接続され、ゲートが前記第３のＮＭ
ＯＳトランジスタのドレインに接続されて、ソースが低
電位電源に接続される第４のＮＭＯＳトランジスタと、
を備えて構成される。
ファ回路は、ソースが高電位電源に接続され、ゲートが
所定のデータ信号入力端子に接続される第１のＰＭＯＳ
トランジスタと、ゲートが前記データ信号入力端子に接
続され、ソースが低電位電源に接続される第１のＮＭＯ
Ｓトランジスタと、入力端が所定のイネーブル信号入力
端子に接続され、当該イネーブル信号入力端子より入力
されるイネーブル信号を反転して出力するインバータ
と、ソースが前記第１のＰＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記イネーブル信号入力端子に
接続されて、ドレインが前記第１のＮＭＯＳトランジス
タのドレインに接続される第２のＰＭＯＳトランジスタ
と、ドレインが前記第１のＰＭＯＳトランジスタのドレ
インに接続され、ゲートが前記インバータの出力端に接
続されて、ソースが前記第１のＮＭＯＳトランジスタの
ドレインに接続される第２のＮＭＯＳトランジスタと、
ソースが高電位電源に接続され、ゲートが前記インバー
タの出力端に接続されて、ドレインが前記第１のＰＭＯ
Ｓトランジスタのドレインに接続される第３のＰＭＯＳ
トランジスタと、ドレインが前記第１のＮＭＯＳトラン
ジスタのドレインに接続され、ゲートが前記イネーブル
信号入力端子に接続されて、ソースが低電位電源に接続
される第３のＮＭＯＳトランジスタと、ソースが高電位
電源に接続され、ゲートが前記第３のＰＭＯＳトランジ
スタのドレインに接続されて、ドレインが所定の出力端
子に接続される第４のＰＭＯＳトランジスタと、ドレイ
ンが前記出力端子に接続され、ゲートが前記第３のＮＭ
ＯＳトランジスタのドレインに接続されて、ソースが低
電位電源に接続される第４のＮＭＯＳトランジスタと、
を備えて構成される。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、データ信
号入力端子５１、イネーブル信号入力端子５２および出
力端子５３に対応して、ＰＭＯＳトランジスタ１、２お
よび６と、ＮＭＯＳトランジスタ３、４および７と、イ
ンバータ５と、ＰＭＯＳトランジスタ９およびＮＭＯＳ
トランジスタ１０より成るトライステート・インバータ
８とを備えて構成される。
である。図１に示されるように、本実施例は、データ信
号入力端子５１、イネーブル信号入力端子５２および出
力端子５３に対応して、ＰＭＯＳトランジスタ１、２お
よび６と、ＮＭＯＳトランジスタ３、４および７と、イ
ンバータ５と、ＰＭＯＳトランジスタ９およびＮＭＯＳ
トランジスタ１０より成るトライステート・インバータ
８とを備えて構成される。
【００１３】図１において、イネーブル信号入力端子５
２より、論理“０”のイネーブル信号Ｅが入力される
と、この論理“０”のイネーブル信号Ｅは、直接ＮＭＯ
Ｓトランジスタ３およびＰＭＯＳトランジスタ６のゲー
トに入力され、また、インバータ５により反転されて出
力される論理“１”の信号は、ＰＭＯＳトランジスタ２
およびＮＭＯＳトランジスタ７のゲートに入力される。
これにより、ＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ３は共にオフの状態となり、ＰＭＯＳトラン
ジスタ６およびＮＭＯＳトランジスタ７は共にオンの状
態となる。従って、ＰＭＯＳトランジスタ９のゲートに
は論理“１”の信号が入力されてオフの状態となり、ま
たＮＭＯＳトランジスタ１０のゲートには論理“０”の
信号が入力されて、同様にオフの状態となる。このよう
に、トライステート・インバータ８を形成するＰＭＯＳ
トランジスタ９およびＮＭＯＳトランジスタ１０の双方
がオフの状態となると、トライステート・インバータ８
はディスエーブルされて、出力端子５３は高インピーダ
ンス状態となる。
２より、論理“０”のイネーブル信号Ｅが入力される
と、この論理“０”のイネーブル信号Ｅは、直接ＮＭＯ
Ｓトランジスタ３およびＰＭＯＳトランジスタ６のゲー
トに入力され、また、インバータ５により反転されて出
力される論理“１”の信号は、ＰＭＯＳトランジスタ２
およびＮＭＯＳトランジスタ７のゲートに入力される。
これにより、ＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ３は共にオフの状態となり、ＰＭＯＳトラン
ジスタ６およびＮＭＯＳトランジスタ７は共にオンの状
態となる。従って、ＰＭＯＳトランジスタ９のゲートに
は論理“１”の信号が入力されてオフの状態となり、ま
たＮＭＯＳトランジスタ１０のゲートには論理“０”の
信号が入力されて、同様にオフの状態となる。このよう
に、トライステート・インバータ８を形成するＰＭＯＳ
トランジスタ９およびＮＭＯＳトランジスタ１０の双方
がオフの状態となると、トライステート・インバータ８
はディスエーブルされて、出力端子５３は高インピーダ
ンス状態となる。
【００１４】次に、イネーブル信号入力端子５２より、
論理“１”のイネーブル信号Ｅが入力されると、上述の
場合と同様に、この論理“１”のイネーブル信号Ｅは、
直接ＮＭＯＳトランジスタ３およびＰＭＯＳトランジス
タ６のゲートに入力され、また、インバータ５により反
転されて出力される論理“０”の信号は、ＰＭＯＳトラ
ンジスタ２およびＮＭＯＳトランジスタ７のゲートに入
力される。これにより、ＰＭＯＳトランジスタ２および
ＮＭＯＳトランジスタ３は共にオンの状態となり、ＰＭ
ＯＳトランジスタ６およびＮＭＯＳトランジスタ７は共
にオフの状態となる。この状態において、データ信号入
力端子５１より、論理“０”のデータ信号Ａが入力され
ると、ＰＭＯＳトランジスタ１はオンの状態となり、Ｎ
ＭＯＳトランジスタ４はオフの状態となる。従って、Ｐ
ＭＯＳトランジスタ９のゲートおよびＮＭＯＳトランジ
スタ１０のゲートには、それぞれ論理“１”の信号が入
力されて、ＰＭＯＳトランジスタ９はオフの状態とな
り、ＮＭＯＳトランジスタ１０はオンの状態となって、
出力端子５３には、論理“０”の信号Ｙが出力される。
また、論理“１”のデータ信号Ａが入力される時には、
ＰＭＯＳトランジスタ１がオフの状態となり、ＮＭＯＳ
トランジスタ４がオンの状態となるために、ＰＭＯＳト
ランジスタ９のゲートおよびＮＭＯＳトランジスタ１０
のゲートには、それぞれ論理“０”の信号が入力され、
これにより、ＰＭＯＳトランジスタ９はオンの状態とな
り、ＮＭＯＳトランジスタ１０はオフの状態となる。従
って、出力端子５３よりは論理“１”の信号Ｙが出力さ
れる。
論理“１”のイネーブル信号Ｅが入力されると、上述の
場合と同様に、この論理“１”のイネーブル信号Ｅは、
直接ＮＭＯＳトランジスタ３およびＰＭＯＳトランジス
タ６のゲートに入力され、また、インバータ５により反
転されて出力される論理“０”の信号は、ＰＭＯＳトラ
ンジスタ２およびＮＭＯＳトランジスタ７のゲートに入
力される。これにより、ＰＭＯＳトランジスタ２および
ＮＭＯＳトランジスタ３は共にオンの状態となり、ＰＭ
ＯＳトランジスタ６およびＮＭＯＳトランジスタ７は共
にオフの状態となる。この状態において、データ信号入
力端子５１より、論理“０”のデータ信号Ａが入力され
ると、ＰＭＯＳトランジスタ１はオンの状態となり、Ｎ
ＭＯＳトランジスタ４はオフの状態となる。従って、Ｐ
ＭＯＳトランジスタ９のゲートおよびＮＭＯＳトランジ
スタ１０のゲートには、それぞれ論理“１”の信号が入
力されて、ＰＭＯＳトランジスタ９はオフの状態とな
り、ＮＭＯＳトランジスタ１０はオンの状態となって、
出力端子５３には、論理“０”の信号Ｙが出力される。
また、論理“１”のデータ信号Ａが入力される時には、
ＰＭＯＳトランジスタ１がオフの状態となり、ＮＭＯＳ
トランジスタ４がオンの状態となるために、ＰＭＯＳト
ランジスタ９のゲートおよびＮＭＯＳトランジスタ１０
のゲートには、それぞれ論理“０”の信号が入力され、
これにより、ＰＭＯＳトランジスタ９はオンの状態とな
り、ＮＭＯＳトランジスタ１０はオフの状態となる。従
って、出力端子５３よりは論理“１”の信号Ｙが出力さ
れる。
【００１５】上記の第１の実施例の動作を示す真理値表
は、前述した従来例の真理表（表１参照）と同一であ
る。即ち、論理“０”のイネーブル信号Ｅがイネーブル
信号入力端子５２に入力されると、データ信号入力端子
５１に入力されるデータ信号Ａの論理の如何にかかわら
ず、出力端子５３より出力される信号Ｙは高インピーダ
ンス状態となり、また論理“１”のイネーブル信号Ｅが
イネーブル信号入力端子５２に入力されると、データ信
号入力端子５１に入力されるデータ信号Ａの論理が、そ
のまま信号Ｙの論理として出力端子５３より出力され
る。
は、前述した従来例の真理表（表１参照）と同一であ
る。即ち、論理“０”のイネーブル信号Ｅがイネーブル
信号入力端子５２に入力されると、データ信号入力端子
５１に入力されるデータ信号Ａの論理の如何にかかわら
ず、出力端子５３より出力される信号Ｙは高インピーダ
ンス状態となり、また論理“１”のイネーブル信号Ｅが
イネーブル信号入力端子５２に入力されると、データ信
号入力端子５１に入力されるデータ信号Ａの論理が、そ
のまま信号Ｙの論理として出力端子５３より出力され
る。
【００１６】次に、本発明の第２の実施例について説明
する。図２は、第２の実施例を示す回路図である。図２
に示されるように、本実施例は、データ信号入力端子５
４、イネーブル信号入力端子５５および出力端子５６に
対応して、ＰＭＯＳトランジスタ１１、１２および１６
と、ＮＭＯＳトランジスタ１３、１４および１７と、イ
ンバータ１５と、ＰＭＯＳトランジスタ１９およびＮＭ
ＯＳトランジスタ２０より成るトライステート・インバ
ータ１８とを備えて構成される。前述の第１の実施例が
高アクティブのトライステート・バッファの例であった
のみ対比して、本実施例は低アクティブのトライステー
ト・バッファの一例である。
する。図２は、第２の実施例を示す回路図である。図２
に示されるように、本実施例は、データ信号入力端子５
４、イネーブル信号入力端子５５および出力端子５６に
対応して、ＰＭＯＳトランジスタ１１、１２および１６
と、ＮＭＯＳトランジスタ１３、１４および１７と、イ
ンバータ１５と、ＰＭＯＳトランジスタ１９およびＮＭ
ＯＳトランジスタ２０より成るトライステート・インバ
ータ１８とを備えて構成される。前述の第１の実施例が
高アクティブのトライステート・バッファの例であった
のみ対比して、本実施例は低アクティブのトライステー
ト・バッファの一例である。
【００１７】図２において、イネーブル信号入力端子５
５より、論理“１”のイネーブル信号Ｅが入力される
と、この論理“１”のイネーブル信号Ｅは、直接ＰＭＯ
Ｓトランジスタ１２およびＮＭＯＳトランジスタ１７の
ゲートに入力され、また、インバータ１５により反転さ
れて出力される論理“０”の信号は、ＮＭＯＳトランジ
スタ１３およびＰＭＯＳトランジスタ１６のゲートに入
力される。これにより、ＰＭＯＳトランジスタ１２およ
びＮＭＯＳトランジスタ１３は共にオフの状態となり、
ＰＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ
１７は共にオンの状態となる。従って、ＰＭＯＳトラン
ジスタ１９のゲートには論理“１”の信号が入力されて
オフの状態となり、またＮＭＯＳトランジスタ２０のゲ
ートには論理“０”の信号が入力されて、同様にオフの
状態となる。このように、トライステート・インバータ
１８を形成するＰＭＯＳトランジスタ１９およびＮＭＯ
Ｓトランジスタ２０の双方がオフの状態となると、トラ
イステート・インバータ１８はディスエーブルされて、
出力端子５６は高インピーダンス状態となる。
５より、論理“１”のイネーブル信号Ｅが入力される
と、この論理“１”のイネーブル信号Ｅは、直接ＰＭＯ
Ｓトランジスタ１２およびＮＭＯＳトランジスタ１７の
ゲートに入力され、また、インバータ１５により反転さ
れて出力される論理“０”の信号は、ＮＭＯＳトランジ
スタ１３およびＰＭＯＳトランジスタ１６のゲートに入
力される。これにより、ＰＭＯＳトランジスタ１２およ
びＮＭＯＳトランジスタ１３は共にオフの状態となり、
ＰＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ
１７は共にオンの状態となる。従って、ＰＭＯＳトラン
ジスタ１９のゲートには論理“１”の信号が入力されて
オフの状態となり、またＮＭＯＳトランジスタ２０のゲ
ートには論理“０”の信号が入力されて、同様にオフの
状態となる。このように、トライステート・インバータ
１８を形成するＰＭＯＳトランジスタ１９およびＮＭＯ
Ｓトランジスタ２０の双方がオフの状態となると、トラ
イステート・インバータ１８はディスエーブルされて、
出力端子５６は高インピーダンス状態となる。
【００１８】次に、イネーブル信号入力端子５５より、
論理“０”のイネーブル信号Ｅが入力されると、上述の
場合と同様に、この論理“０”のイネーブル信号Ｅは、
直接ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジ
スタ１７のゲートに入力され、また、インバータ１５に
より反転されて出力される論理“１”の信号は、ＮＭＯ
Ｓトランジスタ１３およびＰＭＯＳトランジスタ１６の
ゲートに入力される。これにより、ＰＭＯＳトランジス
タ１２およびＮＭＯＳトランジスタ１３は共にオンの状
態となり、ＰＭＯＳトランジスタ１６およびＮＭＯＳト
ランジスタ１７は共にオフの状態となる。この状態にお
いて、データ信号入力端子５４より、論理“０”のデー
タ信号Ａが入力されると、ＰＭＯＳトランジスタ１１は
オンの状態となり、ＮＭＯＳトランジスタ１４はオフの
状態となる。従って、ＰＭＯＳトランジスタ１９のゲー
トおよびＮＭＯＳトランジスタ２０のゲートには、それ
ぞれ論理“１”の信号が入力されて、ＰＭＯＳトランジ
スタ１９はオフの状態となり、ＮＭＯＳトランジスタ２
０はオンの状態となって、出力端子５６には、論理
“０”の信号Ｙが出力される。また、論理“１”のデー
タ信号Ａが入力される時には、ＰＭＯＳトランジスタ１
１がオフの状態となり、ＮＭＯＳトランジスタ１４がオ
ンの状態となるために、ＰＭＯＳトランジスタ１９のゲ
ートおよびＮＭＯＳトランジスタ２０のゲートには、そ
れぞれ論理“０”の信号が入力され、これにより、ＰＭ
ＯＳトランジスタ１９はオンの状態となり、ＮＭＯＳト
ランジスタ２０はオフの状態となる。従って、出力端子
５６よりは論理“１”の信号Ｙが出力される。
論理“０”のイネーブル信号Ｅが入力されると、上述の
場合と同様に、この論理“０”のイネーブル信号Ｅは、
直接ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジ
スタ１７のゲートに入力され、また、インバータ１５に
より反転されて出力される論理“１”の信号は、ＮＭＯ
Ｓトランジスタ１３およびＰＭＯＳトランジスタ１６の
ゲートに入力される。これにより、ＰＭＯＳトランジス
タ１２およびＮＭＯＳトランジスタ１３は共にオンの状
態となり、ＰＭＯＳトランジスタ１６およびＮＭＯＳト
ランジスタ１７は共にオフの状態となる。この状態にお
いて、データ信号入力端子５４より、論理“０”のデー
タ信号Ａが入力されると、ＰＭＯＳトランジスタ１１は
オンの状態となり、ＮＭＯＳトランジスタ１４はオフの
状態となる。従って、ＰＭＯＳトランジスタ１９のゲー
トおよびＮＭＯＳトランジスタ２０のゲートには、それ
ぞれ論理“１”の信号が入力されて、ＰＭＯＳトランジ
スタ１９はオフの状態となり、ＮＭＯＳトランジスタ２
０はオンの状態となって、出力端子５６には、論理
“０”の信号Ｙが出力される。また、論理“１”のデー
タ信号Ａが入力される時には、ＰＭＯＳトランジスタ１
１がオフの状態となり、ＮＭＯＳトランジスタ１４がオ
ンの状態となるために、ＰＭＯＳトランジスタ１９のゲ
ートおよびＮＭＯＳトランジスタ２０のゲートには、そ
れぞれ論理“０”の信号が入力され、これにより、ＰＭ
ＯＳトランジスタ１９はオンの状態となり、ＮＭＯＳト
ランジスタ２０はオフの状態となる。従って、出力端子
５６よりは論理“１”の信号Ｙが出力される。
【００１９】即ち、論理“１”のイネーブル信号Ｅがイ
ネーブル信号入力端子５５に入力されると、データ信号
入力端子５４に入力されるデータ信号Ａの論理の如何に
かかわらず、出力端子５６より出力される信号Ｙは高イ
ンピーダンス状態となり、また論理“０”のイネーブル
信号Ｅがイネーブル信号入力端子５５に入力されると、
データ信号入力端子５４に入力されるデータ信号Ａの論
理が、そのまま信号Ｙの論理として出力端子５６より出
力される。
ネーブル信号入力端子５５に入力されると、データ信号
入力端子５４に入力されるデータ信号Ａの論理の如何に
かかわらず、出力端子５６より出力される信号Ｙは高イ
ンピーダンス状態となり、また論理“０”のイネーブル
信号Ｅがイネーブル信号入力端子５５に入力されると、
データ信号入力端子５４に入力されるデータ信号Ａの論
理が、そのまま信号Ｙの論理として出力端子５６より出
力される。
【００２０】図１および図２に示される第１および第２
の実施例においては、インバータは２個のＭＯＳトラン
ジスタにより構成されているので、本発明のトライステ
ート・バッファ回路は、総計１０個のＭＯＳトランジス
タにより構成することが可能となる。即ち、従来の１２
個のＭＯＳトランジスタにより構成されるトライステー
ト・バッファ回路に比較して、２個少ないＭＯＳトラン
うスタにより構成することができる。
の実施例においては、インバータは２個のＭＯＳトラン
ジスタにより構成されているので、本発明のトライステ
ート・バッファ回路は、総計１０個のＭＯＳトランジス
タにより構成することが可能となる。即ち、従来の１２
個のＭＯＳトランジスタにより構成されるトライステー
ト・バッファ回路に比較して、２個少ないＭＯＳトラン
うスタにより構成することができる。
【００２１】
【発明の効果】以上説明したように、本発明は、従来の
トライステート・バッファ回路に比較して、構成数が約
１７％少ないＭＯＳトランジスタにより構成することが
可能となり、当該トライステート・バッファ回路を含む
半導体集積回路のチップ面積をより小さくすることがで
きるという効果がある。
トライステート・バッファ回路に比較して、構成数が約
１７％少ないＭＯＳトランジスタにより構成することが
可能となり、当該トライステート・バッファ回路を含む
半導体集積回路のチップ面積をより小さくすることがで
きるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１、２、６、９、１１、１２、１６、１９、２６ Ｐ
ＭＯＳトランジスタ ３、４、７、１０、１３、１４、１７、２０、２５
ＮＭＯＳトランジスタ ５、１５、２２ インバータ ８、１８、２４ トライステート・インバータ ２１ ＮＡＮＤ回路 ２３ ＮＯＲ回路
ＭＯＳトランジスタ ３、４、７、１０、１３、１４、１７、２０、２５
ＮＭＯＳトランジスタ ５、１５、２２ インバータ ８、１８、２４ トライステート・インバータ ２１ ＮＡＮＤ回路 ２３ ＮＯＲ回路
Claims (2)
- 【請求項１】 ソースが高電位電源に接続され、ゲート
が所定のデータ信号入力端子に接続される第１のＰＭＯ
Ｓトランジスタと、 ゲートが前記データ信号入力端子に接続され、ソースが
低電位電源に接続される第１のＮＭＯＳトランジスタ
と、 入力端が所定のイネーブル信号入力端子に接続され、当
該イネーブル信号入力端子より入力されるイネーブル信
号を反転して出力するインバータと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記インバータの出力端に接続され
て、ドレインが前記第１のＮＭＯＳトランジスタのドレ
インに接続される第２のＰＭＯＳトランジスタと、 ドレインが前記第１のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが前記イネーブル信号入力端子に接
続されて、ソースが前記第１のＮＭＯＳトランジスタの
ドレインに接続される第２のＮＭＯＳトランジスタと、 ソースが高電位電源に接続され、ゲートが前記イネーブ
ル信号入力端子に接続されて、ドレインが前記第１のＰ
ＭＯＳトランジスタのドレインに接続される第３のＰＭ
ＯＳトランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのドレイン
に接続され、ゲートが前記インバータの出力端に接続さ
れて、ソースが低電位電源に接続される第３のＮＭＯＳ
トランジスタと、 ソースが高電位電源に接続され、ゲートが前記第３のＰ
ＭＯＳトランジスタのドレインに接続されて、ドレイン
が所定の出力端子に接続される第４のＰＭＯＳトランジ
スタと、 ドレインが前記出力端子に接続され、ゲートが前記第３
のＮＭＯＳトランジスタのドレインに接続されて、ソー
スが低電位電源に接続される第４のＮＭＯＳトランジス
タと、 を備えることを特徴とするトライステート・バッファ回
路。 - 【請求項２】 ソースが高電位電源に接続され、ゲート
が所定のデータ信号入力端子に接続される第１のＰＭＯ
Ｓトランジスタと、 ゲートが前記データ信号入力端子に接続され、ソースが
低電位電源に接続される第１のＮＭＯＳトランジスタ
と、 入力端が所定のイネーブル信号入力端子に接続され、当
該イネーブル信号入力端子より入力されるイネーブル信
号を反転して出力するインバータと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記イネーブル信号入力端子に接続
されて、ドレインが前記第１のＮＭＯＳトランジスタの
ドレインに接続される第２のＰＭＯＳトランジスタと、 ドレインが前記第１のＰＭＯＳトランジスタのドレイン
に接続され、ゲートが前記インバータの出力端に接続さ
れて、ソースが前記第１のＮＭＯＳトランジスタのドレ
インに接続される第２のＮＭＯＳトランジスタと、 ソースが高電位電源に接続され、ゲートが前記インバー
タの出力端に接続されて、ドレインが前記第１のＰＭＯ
Ｓトランジスタのドレインに接続される第３のＰＭＯＳ
トランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのドレイン
に接続され、ゲートが前記イネーブル信号入力端子に接
続されて、ソースが低電位電源に接続される第３のＮＭ
ＯＳトランジスタと、 ソースが高電位電源に接続され、ゲートが前記第３のＰ
ＭＯＳトランジスタのドレインに接続されて、ドレイン
が所定の出力端子に接続される第４のＰＭＯＳトランジ
スタと、 ドレインが前記出力端子に接続され、ゲートが前記第３
のＮＭＯＳトランジスタのドレインに接続されて、ソー
スが低電位電源に接続される第４のＮＭＯＳトランジス
タと、 を備えることを特徴とするトライステート・バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235792A JPH0685650A (ja) | 1992-09-03 | 1992-09-03 | トライステート・バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235792A JPH0685650A (ja) | 1992-09-03 | 1992-09-03 | トライステート・バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685650A true JPH0685650A (ja) | 1994-03-25 |
Family
ID=16991330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235792A Pending JPH0685650A (ja) | 1992-09-03 | 1992-09-03 | トライステート・バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685650A (ja) |
-
1992
- 1992-09-03 JP JP4235792A patent/JPH0685650A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990824 |