JPH0537340A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0537340A JPH0537340A JP3188506A JP18850691A JPH0537340A JP H0537340 A JPH0537340 A JP H0537340A JP 3188506 A JP3188506 A JP 3188506A JP 18850691 A JP18850691 A JP 18850691A JP H0537340 A JPH0537340 A JP H0537340A
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- Japan
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- circuit
- pull
- state
- output
- output circuit
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Abstract
(57)【要約】
【構成】プルアップ用のＰＭＯＳトランジスタＰのゲー
ト電極にイネーブル信号Ｅを入力する、又は、プルダウ
ン用のＮＭＯＳトランジスタＮのゲート電極にイネーブ
ル信号Ｅの反転信号を入力する。２つのＭＯＳトランジ
スタは、スリーステートバッファ回路１がアクティブ状
態の時にはオフ状態になるように制御される。 【効果】スリーステートバッファ回路１がアクティブ状
態の時にプルアップ用またはプルダウン用のＭＯＳトラ
ンジスタを通して流れる定常電流がなくなり、出力回路
の消費電力が減る。この出力回路を、電池駆動の装置な
どのような低消費電力性を要求される装置に用いられる
半導体集積回路の出力回路として用いると大きな効果を
もたらす。消費電力が減り半導体集積回路の発熱が低下
するので、信頼性の向上にも効果がある。
ト電極にイネーブル信号Ｅを入力する、又は、プルダウ
ン用のＮＭＯＳトランジスタＮのゲート電極にイネーブ
ル信号Ｅの反転信号を入力する。２つのＭＯＳトランジ
スタは、スリーステートバッファ回路１がアクティブ状
態の時にはオフ状態になるように制御される。 【効果】スリーステートバッファ回路１がアクティブ状
態の時にプルアップ用またはプルダウン用のＭＯＳトラ
ンジスタを通して流れる定常電流がなくなり、出力回路
の消費電力が減る。この出力回路を、電池駆動の装置な
どのような低消費電力性を要求される装置に用いられる
半導体集積回路の出力回路として用いると大きな効果を
もたらす。消費電力が減り半導体集積回路の発熱が低下
するので、信頼性の向上にも効果がある。
Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特に、
スリーステートバッファ回路と、プルアップ用またはプ
ルダウン用のＭＯＳ電界効果型トランジスタとを備えた
型の出力回路に関する。
スリーステートバッファ回路と、プルアップ用またはプ
ルダウン用のＭＯＳ電界効果型トランジスタとを備えた
型の出力回路に関する。
【０００２】
【従来の技術】この種の従来の出力回路の一例の回路図
を図２（ａ）に示す。この出力回路は、プルアップ抵抗
としてのＰチャンネルＭＯＳ電界効果型トランジスタ
（以下ＰＭＯＳトランジスタと記す）を備えた出力回路
である。
を図２（ａ）に示す。この出力回路は、プルアップ抵抗
としてのＰチャンネルＭＯＳ電界効果型トランジスタ
（以下ＰＭＯＳトランジスタと記す）を備えた出力回路
である。
【０００３】図２（ａ）を参照すると、この出力回路
は、スリーステートバッファ回路１とプルアップ用のＰ
ＭＯＳトランジスタＰU とからなる。
は、スリーステートバッファ回路１とプルアップ用のＰ
ＭＯＳトランジスタＰU とからなる。
【０００４】プルアップ用のＰＭＯＳトランジスタＰU
は、ドレイン電極がスリーステートバッファ回路１の出
力端２に接続され、ソース電極が電源端子３に接続さ
れ、ゲート電極がグランド電位に固定されている。
は、ドレイン電極がスリーステートバッファ回路１の出
力端２に接続され、ソース電極が電源端子３に接続さ
れ、ゲート電極がグランド電位に固定されている。
【０００５】スリーステートバッファ回路１は、電源端
子３とグランド端子４との間に直列に接続されたＰＭＯ
ＳトランジスタＰ及びＮチャンネルＭＯＳ電界効果型ト
ランジスタ（以後ＮＭＯＳトランジスタと記す）Ｎと、
２入力のＮＡＮＤ回路５と、２入力のＮＯＲ回路６と、
インバータ７とからなる。そして、２入力のＮＡＮＤ回
路５は、イネーブル信号Ｅとデータ信号Ｄとを入力と
し、出力がＰＭＯＳトランジスタＰのゲート電極に入力
されるように接続されている。又、２入力のＮＯＲ回路
６は、イネーブル信号Ｅがインバータ７によって反転さ
れた信号とデータ信号Ｄとを入力とし、出力がＮチャン
ネルＭＯＳトランジスタＮのゲート電極に入力されるよ
うに接続されている。
子３とグランド端子４との間に直列に接続されたＰＭＯ
ＳトランジスタＰ及びＮチャンネルＭＯＳ電界効果型ト
ランジスタ（以後ＮＭＯＳトランジスタと記す）Ｎと、
２入力のＮＡＮＤ回路５と、２入力のＮＯＲ回路６と、
インバータ７とからなる。そして、２入力のＮＡＮＤ回
路５は、イネーブル信号Ｅとデータ信号Ｄとを入力と
し、出力がＰＭＯＳトランジスタＰのゲート電極に入力
されるように接続されている。又、２入力のＮＯＲ回路
６は、イネーブル信号Ｅがインバータ７によって反転さ
れた信号とデータ信号Ｄとを入力とし、出力がＮチャン
ネルＭＯＳトランジスタＮのゲート電極に入力されるよ
うに接続されている。
【０００６】この出力回路は以下のように動作する。先
ず、イネーブル信号Ｅが“０”の場合は、２入力のＮＡ
ＮＤ回路５はデータ信号Ｄに無関係に“１”を出力す
る。一方、２入力のＮＯＲ回路６は、データ信号Ｄに無
関係に“０”を出力する。このため、ＰＭＯＳトランジ
スタＰおよびＮＭＯＳトランジスタＮは両方とも、デー
タ信号Ｄには無関係にオフ状態になり、スリーステート
バッファ回路１は高インピーダンス状態となる。そし
て、データ出力端子８の電位がＰＭＯＳトランジスタＰ
U によってプルアップされるので、この出力回路からは
データ信号Ｄに関係なく“１”が出力される。
ず、イネーブル信号Ｅが“０”の場合は、２入力のＮＡ
ＮＤ回路５はデータ信号Ｄに無関係に“１”を出力す
る。一方、２入力のＮＯＲ回路６は、データ信号Ｄに無
関係に“０”を出力する。このため、ＰＭＯＳトランジ
スタＰおよびＮＭＯＳトランジスタＮは両方とも、デー
タ信号Ｄには無関係にオフ状態になり、スリーステート
バッファ回路１は高インピーダンス状態となる。そし
て、データ出力端子８の電位がＰＭＯＳトランジスタＰ
U によってプルアップされるので、この出力回路からは
データ信号Ｄに関係なく“１”が出力される。
【０００７】次に、イネーブル信号Ｅが“１”の場合
は、ＮＡＮＤ回路５およびＮＯＲ回路６は、共に、デー
タ信号Ｄに応じてその反転信号を出力するのでスリース
テートバッファ回路１はアクティブ状態になり、データ
出力端子８からはデータ信号Ｄと同相の信号が出力され
る。
は、ＮＡＮＤ回路５およびＮＯＲ回路６は、共に、デー
タ信号Ｄに応じてその反転信号を出力するのでスリース
テートバッファ回路１はアクティブ状態になり、データ
出力端子８からはデータ信号Ｄと同相の信号が出力され
る。
【０００８】ここで、後の説明の便利のために、本発明
との関係でこの出力回路の特徴を考察しておくと、プル
アップ用のＰＭＯＳトランジスタＰU のゲート電位がグ
ランド電位に固定されている点がこの出力回路の特徴で
ある。
との関係でこの出力回路の特徴を考察しておくと、プル
アップ用のＰＭＯＳトランジスタＰU のゲート電位がグ
ランド電位に固定されている点がこの出力回路の特徴で
ある。
【０００９】従来の出力回路の他の例としては、図２
（ｂ）に示すような出力回路がある。図２（ｂ）を参照
すると、この出力回路は、出力端２とグランド端子４と
の間にプルダウン用のＮＭＯＳトランジスタＮD を備え
た出力回路である。そして、このＮＭＯＳトランジスタ
ＮD のゲート電極が電源電位に固定されている。
（ｂ）に示すような出力回路がある。図２（ｂ）を参照
すると、この出力回路は、出力端２とグランド端子４と
の間にプルダウン用のＮＭＯＳトランジスタＮD を備え
た出力回路である。そして、このＮＭＯＳトランジスタ
ＮD のゲート電極が電源電位に固定されている。
【００１０】この出力回路は、図２（ａ）に示す出力回
路と同様な動作を行なうが、イネーブル信号Ｅが“０”
の場合（スリーステートバッファ回路１が高インピーダ
ンス状態の場合）に、データ出力端子８の電位がグラン
ド電位にプルダウンされ、データ出力端子８からは常に
“０”が出力される点が異なっている。
路と同様な動作を行なうが、イネーブル信号Ｅが“０”
の場合（スリーステートバッファ回路１が高インピーダ
ンス状態の場合）に、データ出力端子８の電位がグラン
ド電位にプルダウンされ、データ出力端子８からは常に
“０”が出力される点が異なっている。
【００１１】尚、本発明との関係でいえば、プルダウン
用のＮＭＯＳトランジスタＮD のゲート電位が電源電位
に固定されている点がこの出力回路の特徴である。
用のＮＭＯＳトランジスタＮD のゲート電位が電源電位
に固定されている点がこの出力回路の特徴である。
【００１２】
【発明が解決しようとする課題】上述した従来の出力回
路には、アクティブ状態の時の消費電力が大きいという
欠点がある。以下にその説明を行なう。
路には、アクティブ状態の時の消費電力が大きいという
欠点がある。以下にその説明を行なう。
【００１３】図２（ａ）において、イネーブル信号Ｅが
“１”で、スリーステートバッファ回路１がアクティブ
状態にある時を考える。この時、データ信号Ｄとして
“０”が入力されると、２入力のＮＡＮＤ回路５および
ＮＯＲ回路６は、共に、“１”を出力する。このため、
スリーステートバッファ回路１では、ＰＭＯＳトランジ
スタＰがオフ状態になり、ＮＭＯＳトランジスタＮがオ
ン状態になって出力端２の電位が下る。この場合、プル
アップ用のＰＭＯＳトランジスタＰU がオン状態にある
ので、電源端子３から、ＰＭＯＳトランジスタＰU とＮ
ＭＯＳトランジスタＮを通して、グランド端子４へ電流
が流れてしまう。
“１”で、スリーステートバッファ回路１がアクティブ
状態にある時を考える。この時、データ信号Ｄとして
“０”が入力されると、２入力のＮＡＮＤ回路５および
ＮＯＲ回路６は、共に、“１”を出力する。このため、
スリーステートバッファ回路１では、ＰＭＯＳトランジ
スタＰがオフ状態になり、ＮＭＯＳトランジスタＮがオ
ン状態になって出力端２の電位が下る。この場合、プル
アップ用のＰＭＯＳトランジスタＰU がオン状態にある
ので、電源端子３から、ＰＭＯＳトランジスタＰU とＮ
ＭＯＳトランジスタＮを通して、グランド端子４へ電流
が流れてしまう。
【００１４】一方、図２（ｂ）において、スリーステー
トバッファ回路１がアクティブ状態にある時、データ信
号Ｄとして“１”が入力されると、２入力のＮＡＮＤ回
路５およびＮＯＲ回路６は、共に、“０”を出力する。
このため、ＰＭＯＳトランジスタＰがオン状態になりＮ
ＭＯＳトランジスタＮがオフ状態になって、出力端２の
電位が上昇する。この場合、プルダウン用のＮＭＯＳト
ランジスタＮD がオン状態にあるので、電源端子３か
ら、ＰＭＯＳトランジスタＰとＮＭＯＳトランジスタＮ
D を通して、グランド端子４へ電流が流れてしまう。
トバッファ回路１がアクティブ状態にある時、データ信
号Ｄとして“１”が入力されると、２入力のＮＡＮＤ回
路５およびＮＯＲ回路６は、共に、“０”を出力する。
このため、ＰＭＯＳトランジスタＰがオン状態になりＮ
ＭＯＳトランジスタＮがオフ状態になって、出力端２の
電位が上昇する。この場合、プルダウン用のＮＭＯＳト
ランジスタＮD がオン状態にあるので、電源端子３か
ら、ＰＭＯＳトランジスタＰとＮＭＯＳトランジスタＮ
D を通して、グランド端子４へ電流が流れてしまう。
【００１５】
【課題を解決するための手段】本発明の出力回路は、動
作状態が外部からのイネーブル信号Ｅによって制御され
るスリーステートバッファ回路１と、このスリーステー
トバッファ回路１の出力端２に接続され、スリーステー
トバッファ回路１が高インピーダンス状態の時にデータ
出力端子８の電位を固定するように動作するプルアップ
用のＰＭＯＳトランジスタＰまたはプルダウン用のＮＭ
ＯＳトランジスタＮとを含む型の出力回路であって、前
述のプルアップ用またはプルダウン用のＭＯＳトランジ
スタが、イネーブル信号Ｅによって、スリーステートバ
ッファ回路１がアクティブ状態の時には遮断状態になる
ように制御されることを特徴としている。
作状態が外部からのイネーブル信号Ｅによって制御され
るスリーステートバッファ回路１と、このスリーステー
トバッファ回路１の出力端２に接続され、スリーステー
トバッファ回路１が高インピーダンス状態の時にデータ
出力端子８の電位を固定するように動作するプルアップ
用のＰＭＯＳトランジスタＰまたはプルダウン用のＮＭ
ＯＳトランジスタＮとを含む型の出力回路であって、前
述のプルアップ用またはプルダウン用のＭＯＳトランジ
スタが、イネーブル信号Ｅによって、スリーステートバ
ッファ回路１がアクティブ状態の時には遮断状態になる
ように制御されることを特徴としている。
【００１６】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の回路図である。
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の回路図である。
【００１７】図１（ａ）を参照すると、本実施例が図２
（ａ）に示す従来の出力回路と異なるのは、プルアップ
用のＰＭＯＳトランジスタＰU のゲート電極にイネーブ
ル信号Ｅが入力されている点である。本実施例では、イ
ネーブル信号Ｅが“０”の場合（スリーステートバッフ
ァ回路１が高インピーダンスの場合）には、プルアップ
用のＰＭＯＳトランジスタＰU がオン状態になるので、
データ出力端子８は、従来の出力回路と同様にプルアッ
プされる。
（ａ）に示す従来の出力回路と異なるのは、プルアップ
用のＰＭＯＳトランジスタＰU のゲート電極にイネーブ
ル信号Ｅが入力されている点である。本実施例では、イ
ネーブル信号Ｅが“０”の場合（スリーステートバッフ
ァ回路１が高インピーダンスの場合）には、プルアップ
用のＰＭＯＳトランジスタＰU がオン状態になるので、
データ出力端子８は、従来の出力回路と同様にプルアッ
プされる。
【００１８】一方、イネーブル信号Ｅが“１”の場合
は、プルアップ用のＰＭＯＳトランジスタＰU はオフ状
態となる。従って、データ信号Ｄとして“０”が入力さ
れ、ＮＭＯＳトランジスタＮがオン状態になっても、電
源端子３からグランド端子４に電流が流れることはな
い。
は、プルアップ用のＰＭＯＳトランジスタＰU はオフ状
態となる。従って、データ信号Ｄとして“０”が入力さ
れ、ＮＭＯＳトランジスタＮがオン状態になっても、電
源端子３からグランド端子４に電流が流れることはな
い。
【００１９】次に、本発明の第２の実施例について説明
する。図１（ｂ）は、本発明の第２の実施例の出力回路
である。
する。図１（ｂ）は、本発明の第２の実施例の出力回路
である。
【００２０】図１（ｂ）を参照すると、本実施例が図２
（ｂ）に示す従来の出力回路と異なるのは、プルダウン
用のＮＭＯＳトランジスタＮD のゲート電極にイネーブ
ル信号Ｅの反転信号が入力されている点である。本実施
例では、イネーブル信号Ｅが“０”の場合（スリーステ
ートバッファ回路１が高インピーダンスの場合）は、プ
ルダウン用のＮＭＯＳトランジスタＮD がオン状態にな
るので、データ出力端子８は、従来の出力回路と同様に
プルダウンされる。
（ｂ）に示す従来の出力回路と異なるのは、プルダウン
用のＮＭＯＳトランジスタＮD のゲート電極にイネーブ
ル信号Ｅの反転信号が入力されている点である。本実施
例では、イネーブル信号Ｅが“０”の場合（スリーステ
ートバッファ回路１が高インピーダンスの場合）は、プ
ルダウン用のＮＭＯＳトランジスタＮD がオン状態にな
るので、データ出力端子８は、従来の出力回路と同様に
プルダウンされる。
【００２１】一方、イネーブル信号Ｅが“１”の場合
は、プルダウン用のＮＭＯＳトランジスタＮD はオフ状
態となる。従って、データ信号Ｄとして“１”が入力さ
れ、ＰＭＯＳトランジスタＰがオン状態になっても、電
源端子３からグランド端子４に電流が流れることはな
い。
は、プルダウン用のＮＭＯＳトランジスタＮD はオフ状
態となる。従って、データ信号Ｄとして“１”が入力さ
れ、ＰＭＯＳトランジスタＰがオン状態になっても、電
源端子３からグランド端子４に電流が流れることはな
い。
【００２２】
【発明の効果】以上説明したように、本発明の出力回路
は、プルアップ用のＰＭＯＳトランジスタまたはプルダ
ウン用のＮＭＯＳトランジスタを備えたスリーステート
バッファ回路からなり、前述のプルアップ用またはプル
ダウン用のＭＯＳトランジスタが、外部からの制御信号
によって、スリーステートバッファ回路がアクティブ状
態の時にはオフ状態になるように制御されることを特徴
としている。
は、プルアップ用のＰＭＯＳトランジスタまたはプルダ
ウン用のＮＭＯＳトランジスタを備えたスリーステート
バッファ回路からなり、前述のプルアップ用またはプル
ダウン用のＭＯＳトランジスタが、外部からの制御信号
によって、スリーステートバッファ回路がアクティブ状
態の時にはオフ状態になるように制御されることを特徴
としている。
【００２３】このことにより、本発明によれば、アクテ
ィブ状態の時にプルアップ用またはプルダウン用のＭＯ
Ｓトランジスタを通して流れる定常電流をなくし、出力
回路の消費電力を従来の出力回路に比べて減らすことが
できる。このことは、例えば半導体集積回路のように多
数の出力回路が同時に動作するようなことがある装置に
この出力回路を用いると、電池駆動のように消費電力を
大幅に減らさなくてはならないような場合に非常に大き
な利点となる。更には、消費電力が減ることにより半導
体集積回路の発熱が低下するので、信頼性の向上という
点でも大きな効果をもたらす。
ィブ状態の時にプルアップ用またはプルダウン用のＭＯ
Ｓトランジスタを通して流れる定常電流をなくし、出力
回路の消費電力を従来の出力回路に比べて減らすことが
できる。このことは、例えば半導体集積回路のように多
数の出力回路が同時に動作するようなことがある装置に
この出力回路を用いると、電池駆動のように消費電力を
大幅に減らさなくてはならないような場合に非常に大き
な利点となる。更には、消費電力が減ることにより半導
体集積回路の発熱が低下するので、信頼性の向上という
点でも大きな効果をもたらす。
【図１】分図（ａ）は、本発明の第１の実施例による出
力回路の回路図である。 分図（ｂ）は、本発明の第２の実施例による出力回路の
回路図である。
力回路の回路図である。 分図（ｂ）は、本発明の第２の実施例による出力回路の
回路図である。
【図２】分図（ａ）は、従来のプルアップ用ＰＭＯＳト
ランジスタ付きの出力回路の回路図である。 分図（ｂ）は、従来のプルダウン用ＮＭＯＳトランジス
タ付きの出力回路の回路図である。
ランジスタ付きの出力回路の回路図である。 分図（ｂ）は、従来のプルダウン用ＮＭＯＳトランジス
タ付きの出力回路の回路図である。
１ スリーステートバッファ回路 ２ 出力端 ３ 電源端子 ４ グランド端子 ５ ＮＡＮＤ回路 ６ ＮＯＲ回路 ７ インバータ ８ データ出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 動作状態が外部からの制御信号によって
制御されるスリーステートバッファ回路と、前記スリー
ステートバッファ回路の出力端に接続され、前記スリー
ステートバッファ回路が高インピーダンス状態の時に前
記出力端の電位を固定するように動作するＭＯＳ電界効
果型トランジスタとを含む型の出力回路であって、 前記ＭＯＳ電界効果型トランジスタは、前記外部からの
制御信号によって、前記スリーステートバッファ回路が
アクティブ状態の時には遮断状態になるように制御され
ることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188506A JPH0537340A (ja) | 1991-07-29 | 1991-07-29 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188506A JPH0537340A (ja) | 1991-07-29 | 1991-07-29 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537340A true JPH0537340A (ja) | 1993-02-12 |
Family
ID=16224918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188506A Pending JPH0537340A (ja) | 1991-07-29 | 1991-07-29 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537340A (ja) |
-
1991
- 1991-07-29 JP JP3188506A patent/JPH0537340A/ja active Pending
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