JPH02126652A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02126652A JPH02126652A JP28060588A JP28060588A JPH02126652A JP H02126652 A JPH02126652 A JP H02126652A JP 28060588 A JP28060588 A JP 28060588A JP 28060588 A JP28060588 A JP 28060588A JP H02126652 A JPH02126652 A JP H02126652A
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- JP
- Japan
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- buffer circuit
- circuit section
- input
- section
- logic gate
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は入力バッファ回路部に対する電源・接地（Ｇ
ＮＤ）ノイズの抑制を図ったマスタスライス方式ＣＭＯ
Ｓゲートアレイ形半導体集積回路装置（以下、ｒｃＭＯ
ｓゲートアレイ」と言う。）に関するものである。
ＮＤ）ノイズの抑制を図ったマスタスライス方式ＣＭＯ
Ｓゲートアレイ形半導体集積回路装置（以下、ｒｃＭＯ
ｓゲートアレイ」と言う。）に関するものである。
（従来の技術〕
第３図は従来のＣＭＯＳゲートアレイを示すブロック構
成図である。同図に示すように、電源パッド部１が電源
ライン６を介して入カバッファ回路部３．内部論理ゲー
ト部４及び出力バッファ回路部５に共通接続され、ＧＮ
Ｄバッド部２がＧＮＤライン７を介して入カバッファ回
路部３．内部論理ゲート部４及び出力バッファ回路部５
に共通接続される。
成図である。同図に示すように、電源パッド部１が電源
ライン６を介して入カバッファ回路部３．内部論理ゲー
ト部４及び出力バッファ回路部５に共通接続され、ＧＮ
Ｄバッド部２がＧＮＤライン７を介して入カバッファ回
路部３．内部論理ゲート部４及び出力バッファ回路部５
に共通接続される。
入力バッファ回路部３は不安定な外部信号を入力信号と
する関係上、第１表に示すような入力論理レベル規格が
決められている。
する関係上、第１表に示すような入力論理レベル規格が
決められている。
第１表
なお、第１表において「Ｖｃｃ」は電源電圧レベル、ｒ
ｃＭＯ８Ｊは外部信号が０ＭＯ３論理ゲートの出力信号
の場合（ＣＭＯＳインタフェイス）、ｒＴＴＬＪは外部
信号がＴＴＬ論理ゲートの出力信号の場合（ＴＴＬイン
タフェイス）を示している。このように、入力論理レベ
ルを設定するのは、不安定な外部信号に多少の雑音電圧
が混入しても、正確に“Ｌ”、“［］′′の識別を可能
にするためである。なお、内部論理ゲート部４及び出力
バッファ回路部５はこれらに入力される信号が■。０ま
たはＧＮＤレベルでフルスイングするため、第１表で示
すような入力論理レベル規格を設ける必要はない。
ｃＭＯ８Ｊは外部信号が０ＭＯ３論理ゲートの出力信号
の場合（ＣＭＯＳインタフェイス）、ｒＴＴＬＪは外部
信号がＴＴＬ論理ゲートの出力信号の場合（ＴＴＬイン
タフェイス）を示している。このように、入力論理レベ
ルを設定するのは、不安定な外部信号に多少の雑音電圧
が混入しても、正確に“Ｌ”、“［］′′の識別を可能
にするためである。なお、内部論理ゲート部４及び出力
バッファ回路部５はこれらに入力される信号が■。０ま
たはＧＮＤレベルでフルスイングするため、第１表で示
すような入力論理レベル規格を設ける必要はない。
（発明が解決しようとする課題）
従来のＣｆｖｌ ＯＳゲートアレイは以上のように構成
されており、電源ライン６、ＧＮＤライン７が入力バッ
ファ回路部３．内部論理ゲート部４及び出力バッファ回
路部５で共通使用されている。
されており、電源ライン６、ＧＮＤライン７が入力バッ
ファ回路部３．内部論理ゲート部４及び出力バッファ回
路部５で共通使用されている。
このため、内部論理ゲート部４あるいは出力バッファ回
路部５の動作時に生じるＣＭＯＳトランジスタの貫通電
流、充放電電流により、電源ライン６、ＧＮＤライン７
にノイズが混入すると、このノイズの影響を受け、入力
バッファ回路部３は、第１表で示した入力論理レベル規
格を保てなくなる。その結果、入力バッファ回路部３が
誤動作しやすくなるという問題点があった。
路部５の動作時に生じるＣＭＯＳトランジスタの貫通電
流、充放電電流により、電源ライン６、ＧＮＤライン７
にノイズが混入すると、このノイズの影響を受け、入力
バッファ回路部３は、第１表で示した入力論理レベル規
格を保てなくなる。その結果、入力バッファ回路部３が
誤動作しやすくなるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、入力バッファ回路部の入力電圧特性の改善を
図ったＣＭＯＳゲートアレイを得ることを目的とする。
たもので、入力バッファ回路部の入力電圧特性の改善を
図ったＣＭＯＳゲートアレイを得ることを目的とする。
この発明にかかる半尋体集積回路装置は、マスタスライ
ス方式ＣＭＯＳゲートアレイ形式であって、第１．第２
の電源ラインからそれぞれ第１゜第２の電源が供給され
ることで動作する、入カバッファ回路部、内部論理ゲー
ト部及び出力バッファ回路部を備え、前記第１．第２の
電源ラインのうち、少なくとも一方を、前記入力バッフ
ァ回路部用と、前記内部論理ゲート部及び前記出力バッ
ファ回路部用とに分離独立して設けている。
ス方式ＣＭＯＳゲートアレイ形式であって、第１．第２
の電源ラインからそれぞれ第１゜第２の電源が供給され
ることで動作する、入カバッファ回路部、内部論理ゲー
ト部及び出力バッファ回路部を備え、前記第１．第２の
電源ラインのうち、少なくとも一方を、前記入力バッフ
ァ回路部用と、前記内部論理ゲート部及び前記出力バッ
ファ回路部用とに分離独立して設けている。
この発明における第１．第２の電源ラインの少なくとも
一方は、入力バッファ回路部用と内部論理ゲート部及び
出力バッファ回路部用とに分離独立して設けられるため
、内部論理ゲート部及び出力バッファ回路部用の電源ラ
インの影響が、入力バッファ回路部用の電源ラインに伝
わらない。
一方は、入力バッファ回路部用と内部論理ゲート部及び
出力バッファ回路部用とに分離独立して設けられるため
、内部論理ゲート部及び出力バッファ回路部用の電源ラ
インの影響が、入力バッファ回路部用の電源ラインに伝
わらない。
第１図はこの発明の一実施例であるＣＭＯＳゲートアレ
イを示すブロック構成図である。同図に示すように、入
力バッファ回路部３は電源ライン６ａを介して電源パッ
ド部１ａに、ＧＮＤライン７ａを介してＧＮＤパッド部
２ａにそれぞれ接続さ・れる。
イを示すブロック構成図である。同図に示すように、入
力バッファ回路部３は電源ライン６ａを介して電源パッ
ド部１ａに、ＧＮＤライン７ａを介してＧＮＤパッド部
２ａにそれぞれ接続さ・れる。
一方、内部論理ゲート部４及び出力バッファ回路部５は
それぞれ電源ライン６ｂを介して電源パッド部１ｂに、
ＧＮＤライン７ｂを介してＧＮＤバッド部２ｂにそれぞ
れ共通接続される。
それぞれ電源ライン６ｂを介して電源パッド部１ｂに、
ＧＮＤライン７ｂを介してＧＮＤバッド部２ｂにそれぞ
れ共通接続される。
このように、入力バッファ回路部３の電源ライン６ａ及
びＧＮＤライン７ａは、それぞれ内部論理ゲート部４及
び出力バッフ？回路部５の電源ライン６ｂ及びＧＮＤラ
イン７ｂと分離独立して設けられている。
びＧＮＤライン７ａは、それぞれ内部論理ゲート部４及
び出力バッフ？回路部５の電源ライン６ｂ及びＧＮＤラ
イン７ｂと分離独立して設けられている。
したがって、内部論理ゲート部４あるいは出力バッフ？
回路部５の動作時に生じる０ＭＯ８の貞通電流、充放電
電流により、内部論理ゲート部４及び出力バッファ回路
部５の電源ライン６ｂ、接地ライン７ｂにノイズが混入
しても、入力バッファ回路部３の電源ライン５ａ、接地
ライン７ａに伝わらない。
回路部５の動作時に生じる０ＭＯ８の貞通電流、充放電
電流により、内部論理ゲート部４及び出力バッファ回路
部５の電源ライン６ｂ、接地ライン７ｂにノイズが混入
しても、入力バッファ回路部３の電源ライン５ａ、接地
ライン７ａに伝わらない。
その結果、内部論理ゲート部４あるいは出力バッファ回
路部５の動作時に貫通電流、充放電電流が生じても、入
力バッファ回路部３が第１表で示した入力論理レベルの
規格を十分に維持することができ、入力バッファ回路部
３の入力電圧特性が向上する。
路部５の動作時に貫通電流、充放電電流が生じても、入
力バッファ回路部３が第１表で示した入力論理レベルの
規格を十分に維持することができ、入力バッファ回路部
３の入力電圧特性が向上する。
第２図は、この発明の他の実施例であるＣＭＯＳゲート
アレイを示すブロック構成図である。同図に示すように
、電源ライン６は全構成部において共通接続され、接地
ライン７ａ、７ｂのみが入力バッファ回路部３用と内部
論理ゲート部４及び出力バッファ回路部５用とに分離独
立されている。
アレイを示すブロック構成図である。同図に示すように
、電源ライン６は全構成部において共通接続され、接地
ライン７ａ、７ｂのみが入力バッファ回路部３用と内部
論理ゲート部４及び出力バッファ回路部５用とに分離独
立されている。
このように構成しても、入カバッファ回路部３がＴＴＬ
インタフェイス用であれば、第１図で示した実施例とほ
ぼ同様の効果を奏する。これは、入カバッファ回路部３
への入力遷移電圧レベルがＧＮＯ電位に近いため、ＧＮ
［）ラインに混入するノイズの影響により第１表で示し
た入力論理レベルが極めて変動しやすいことに起因して
いる。
インタフェイス用であれば、第１図で示した実施例とほ
ぼ同様の効果を奏する。これは、入カバッファ回路部３
への入力遷移電圧レベルがＧＮＯ電位に近いため、ＧＮ
［）ラインに混入するノイズの影響により第１表で示し
た入力論理レベルが極めて変動しやすいことに起因して
いる。
また、入力バッファ回路部３が電源ライン６に混入する
ノイズの影響により誤動作しやすい場合は、電源ライン
６のみ人カバッファ回路部３用と内部論理ゲート部４及
び出力バッファ回路部５用とに分離独立させる構成も考
えられる。
ノイズの影響により誤動作しやすい場合は、電源ライン
６のみ人カバッファ回路部３用と内部論理ゲート部４及
び出力バッファ回路部５用とに分離独立させる構成も考
えられる。
以上説明したように、この発明によれば、第１第２の電
源ラインのうち少なくとも一方を、入力バッファ回路部
用と、内部論理ゲート部及び出力バッファ回路部用とに
分離独立して設けたため、入力バッフ１回路部の入力電
圧特性の改善を図れる効果がある。
源ラインのうち少なくとも一方を、入力バッファ回路部
用と、内部論理ゲート部及び出力バッファ回路部用とに
分離独立して設けたため、入力バッフ１回路部の入力電
圧特性の改善を図れる効果がある。
第１図はこの発明の一実施例であるＣＭＯＳゲートアレ
イを示すブロック構成図、第２図はこの発明の他の実施
例であるＣＭＯＳゲートアレイを示すブロック構成図、
第３図は従来のＣＭＯＳゲートアレイを示すブロック構
成図である。 図において、３は入力バッファ回路部、４は内部論理ゲ
ート部、５は出力バッファ回路部、６゜５ａ、６ｂは電
源ライン、７．７ａ、７ｂはＧＮＤラインである。 なお、各図中同一符号は同一または相当部分を示す。
イを示すブロック構成図、第２図はこの発明の他の実施
例であるＣＭＯＳゲートアレイを示すブロック構成図、
第３図は従来のＣＭＯＳゲートアレイを示すブロック構
成図である。 図において、３は入力バッファ回路部、４は内部論理ゲ
ート部、５は出力バッファ回路部、６゜５ａ、６ｂは電
源ライン、７．７ａ、７ｂはＧＮＤラインである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１、第２の電源ラインからそれぞれ第１、第２
の電源が供給されることで動作する、入力バッファ回路
部、内部論理ゲート部及び出力バッファ回路部を備えた
マスタスライス方式ＣＭＯＳゲートアレイ形半導体集積
回路装置において、前記第１、第２の電源ラインのうち
、少なくとも一方を、前記入力バッファ回路部用と、前
記内部論理ゲート部及び前記出力バッファ回路部用とに
分離独立して設けたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28060588A JPH02126652A (ja) | 1988-11-07 | 1988-11-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28060588A JPH02126652A (ja) | 1988-11-07 | 1988-11-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126652A true JPH02126652A (ja) | 1990-05-15 |
Family
ID=17627362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28060588A Pending JPH02126652A (ja) | 1988-11-07 | 1988-11-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126652A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162559A (ja) * | 1990-10-25 | 1992-06-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05259869A (ja) * | 1992-03-13 | 1993-10-08 | Mitsubishi Electric Corp | 入出力回路 |
| US7715700B2 (en) | 2004-02-17 | 2010-05-11 | Genshirou Ogawa | Method, device, and bag for warming infusion liquid |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301546A (ja) * | 1987-05-31 | 1988-12-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1988
- 1988-11-07 JP JP28060588A patent/JPH02126652A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301546A (ja) * | 1987-05-31 | 1988-12-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162559A (ja) * | 1990-10-25 | 1992-06-08 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05259869A (ja) * | 1992-03-13 | 1993-10-08 | Mitsubishi Electric Corp | 入出力回路 |
| US7715700B2 (en) | 2004-02-17 | 2010-05-11 | Genshirou Ogawa | Method, device, and bag for warming infusion liquid |
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