JPH05259869A - 入出力回路 - Google Patents
入出力回路Info
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- JPH05259869A JPH05259869A JP4089584A JP8958492A JPH05259869A JP H05259869 A JPH05259869 A JP H05259869A JP 4089584 A JP4089584 A JP 4089584A JP 8958492 A JP8958492 A JP 8958492A JP H05259869 A JPH05259869 A JP H05259869A
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- input
- stage
- input stage
- voltage source
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Abstract
(57)【要約】
【目的】 寄生インダクタンスが大きい場合にも、誤動
作を生じない入力バッファを得る。 【構成】 入力段２は、寄生インダクタンスＬV2，ＬG2
を介して、それぞれ電源Ｖ2 ，Ｇ2 に接続されている。
出力段３は、寄生インダクタンスＬV3，ＬG3を介して、
それぞれ電源Ｖ3 ，Ｇ3 に接続されている。寄生インダ
クタンスＬV2はノードＮV2を介して入力段２に接続され
ており、寄生インダクタンスＬV3はノードＮV3を介して
出力段３に接続されている。 【効果】 出力段３の動作によって、ノードＮV3に流れ
る電流が変動し、寄生インダクタンスＬV3において電圧
が発生しても、ノードＮV2の電位がこの影響を受けるこ
とはない。
作を生じない入力バッファを得る。 【構成】 入力段２は、寄生インダクタンスＬV2，ＬG2
を介して、それぞれ電源Ｖ2 ，Ｇ2 に接続されている。
出力段３は、寄生インダクタンスＬV3，ＬG3を介して、
それぞれ電源Ｖ3 ，Ｇ3 に接続されている。寄生インダ
クタンスＬV2はノードＮV2を介して入力段２に接続され
ており、寄生インダクタンスＬV3はノードＮV3を介して
出力段３に接続されている。 【効果】 出力段３の動作によって、ノードＮV3に流れ
る電流が変動し、寄生インダクタンスＬV3において電圧
が発生しても、ノードＮV2の電位がこの影響を受けるこ
とはない。
Description
【０００１】
【産業上の利用分野】この発明は基準電圧源と、入力段
と、出力段とを有する入出力回路に関し、特に入力バッ
ファに関するものである。
と、出力段とを有する入出力回路に関し、特に入力バッ
ファに関するものである。
【０００２】
【従来の技術】図６に従来の入力バッファの構成をブロ
ック図で示す。基準電圧源１は寄生インダクタンスＬV1
を介して電源電位Ｖddへ、また寄生インダクタンスＬG1
を介して電源電位Ｖss（ここでは接地ＧＮＤに等しい）
に接続されている。同様にして入力段２は寄生インダク
タンスＬV2，ＬG2を介してそれぞれ電源電位電源電位Ｖ
dd，Ｖssへ接続されている。また、出力段３も寄生イン
ダクタンスＬV2，ＬG2を介してそれぞれ電源電位Ｖdd，
Ｖssに接続されている。従って入力段２と出力段３とは
ノードＮV2，ＮV3を介して共通に寄生インダクタンスＬ
V2に接続され、ノードＮG2，ＮG3を介して共通に寄生イ
ンダクタンスＬV3に接続されている。
ック図で示す。基準電圧源１は寄生インダクタンスＬV1
を介して電源電位Ｖddへ、また寄生インダクタンスＬG1
を介して電源電位Ｖss（ここでは接地ＧＮＤに等しい）
に接続されている。同様にして入力段２は寄生インダク
タンスＬV2，ＬG2を介してそれぞれ電源電位電源電位Ｖ
dd，Ｖssへ接続されている。また、出力段３も寄生イン
ダクタンスＬV2，ＬG2を介してそれぞれ電源電位Ｖdd，
Ｖssに接続されている。従って入力段２と出力段３とは
ノードＮV2，ＮV3を介して共通に寄生インダクタンスＬ
V2に接続され、ノードＮG2，ＮG3を介して共通に寄生イ
ンダクタンスＬV3に接続されている。
【０００３】入力段２には基準電圧源１から参照電位Ｖ
ref 及びバイアス電圧Ｖb を受けている。又、更に入力
信号Ｖinが入力され、入力段２はこれを参照電位Ｖref
と比較し、その意味するものが“Ｌ”か“Ｈ”かを判定
する。
ref 及びバイアス電圧Ｖb を受けている。又、更に入力
信号Ｖinが入力され、入力段２はこれを参照電位Ｖref
と比較し、その意味するものが“Ｌ”か“Ｈ”かを判定
する。
【０００４】入力段２は例えば差動増幅器で構成され
る。図７に入力段２の構成例を示す。第１、第２及び第
３のトランジスタＱ1 ，Ｑ2 ，Ｑ3 のベースにそれぞれ
入力信号Ｖin、参照電位Ｖref 及びバイアス電圧Ｖb が
与えられる。第１及び第２のトランジスタＱ1 ，Ｑ2 の
コレクタはそれぞれ抵抗Ｒ1 ，Ｒ2 を介してノードＮV2
に接続される。第１及び第２のトランジスタＱ1 ，Ｑ2
のエミッタは共通して第３のトランジスタＱ3 に接続さ
れ、第３のトランジスタのベースにはバイアス電位Ｖb
が与えられる。第３のトランジスタＱ3 のエミッタには
抵抗Ｒ3 を介してノードＮG2が接続される。
る。図７に入力段２の構成例を示す。第１、第２及び第
３のトランジスタＱ1 ，Ｑ2 ，Ｑ3 のベースにそれぞれ
入力信号Ｖin、参照電位Ｖref 及びバイアス電圧Ｖb が
与えられる。第１及び第２のトランジスタＱ1 ，Ｑ2 の
コレクタはそれぞれ抵抗Ｒ1 ，Ｒ2 を介してノードＮV2
に接続される。第１及び第２のトランジスタＱ1 ，Ｑ2
のエミッタは共通して第３のトランジスタＱ3 に接続さ
れ、第３のトランジスタのベースにはバイアス電位Ｖb
が与えられる。第３のトランジスタＱ3 のエミッタには
抵抗Ｒ3 を介してノードＮG2が接続される。
【０００５】このように構成された入力段２において
は、入力信号Ｖinが参照電位Ｖb と比較された結果が、
第１及び第２のトランジスタのコレクタからそれぞれ差
動信号Ｏ1 ，Ｏ2 として得られる。
は、入力信号Ｖinが参照電位Ｖb と比較された結果が、
第１及び第２のトランジスタのコレクタからそれぞれ差
動信号Ｏ1 ，Ｏ2 として得られる。
【０００６】出力段３は例えば図８に示すように構成さ
れ、差動信号Ｏ1 ，Ｏ2 を受けてＣＭＯＳレベルで
“Ｌ”か“Ｈ”の出力を行う。
れ、差動信号Ｏ1 ，Ｏ2 を受けてＣＭＯＳレベルで
“Ｌ”か“Ｈ”の出力を行う。
【０００７】
【発明が解決しようとする課題】ここで差動信号Ｏ1 ，
Ｏ2 は、それぞれ出力段３のトランジスタＰ１，Ｐ２の
ゲートに入力する。トランジスタＰ１，Ｐ２はいずれも
ノードＮV3及び寄生インダクタンスＬV2を介して電源電
位Ｖddに接続され、またトランジスタＮ１，Ｎ２、ノー
ドＮG3及び寄生インダクタンスＬG2を介して電源電位Ｖ
ssに接続されている。またトランジスタＰ２，Ｎ２は共
通してトランジスタＰ３，Ｎ３のいずれのゲートにも接
続され、トランジスタＰ３，Ｎ３は直列に接続されてい
る。
Ｏ2 は、それぞれ出力段３のトランジスタＰ１，Ｐ２の
ゲートに入力する。トランジスタＰ１，Ｐ２はいずれも
ノードＮV3及び寄生インダクタンスＬV2を介して電源電
位Ｖddに接続され、またトランジスタＮ１，Ｎ２、ノー
ドＮG3及び寄生インダクタンスＬG2を介して電源電位Ｖ
ssに接続されている。またトランジスタＰ２，Ｎ２は共
通してトランジスタＰ３，Ｎ３のいずれのゲートにも接
続され、トランジスタＰ３，Ｎ３は直列に接続されてい
る。
【０００８】従って、差動信号Ｏ1 ，Ｏ2 によって出力
段３の出力が“Ｌ”と“Ｈ”との間で変化する際に、ノ
ードＮV3を流れる電流Ｉ3 は、変動する。
段３の出力が“Ｌ”と“Ｈ”との間で変化する際に、ノ
ードＮV3を流れる電流Ｉ3 は、変動する。
【０００９】一方、入力段２において、ノードＮV2を流
れる電流Ｉ2 は入力信号Ｖinの変動に依存せず一定であ
る。
れる電流Ｉ2 は入力信号Ｖinの変動に依存せず一定であ
る。
【００１０】このため、電流Ｉ3 の変動のみが寄生イン
ダクタンスＬV2において電圧ΔＶとして発生する（ΔＶ
＝ＬV2（ｄＩ3 ／ｄｔ））。電源電位Ｖddは一定であ
り、ノードＮV2，ＮV3の電位はいずれもΔＶだけ変動す
る。同様の現象がノードＮG2，ＮG3にも生じる。
ダクタンスＬV2において電圧ΔＶとして発生する（ΔＶ
＝ＬV2（ｄＩ3 ／ｄｔ））。電源電位Ｖddは一定であ
り、ノードＮV2，ＮV3の電位はいずれもΔＶだけ変動す
る。同様の現象がノードＮG2，ＮG3にも生じる。
【００１１】このように、出力段３の動作によって生じ
る電位のバウンスが入力段２にも伝えられ、その結果、
差動信号Ｏ1 ，Ｏ2 のレベルが変動し、入力段２におけ
る判定の誤動作を招くという問題点があった。特に高速
動作時には大きな問題となる。
る電位のバウンスが入力段２にも伝えられ、その結果、
差動信号Ｏ1 ，Ｏ2 のレベルが変動し、入力段２におけ
る判定の誤動作を招くという問題点があった。特に高速
動作時には大きな問題となる。
【００１２】この問題点は寄生インダクタンスに起因す
るものであるが、この寄生インダクタンスは通常は不可
避である。図９にＩＣ１００において入力段２、出力段
３が設けられている様子を示す。これらはボンディング
パッド５、ボンディングワイヤ７、インナーリード４を
介して電源Ｖddに接続されている。従って、ボンディン
グパッド５、ボンディングワイヤ７、インナーリード
４、更には電源ライン６による寄生インダクタンスが生
じてしまう。またパッケージのピンによっても寄生イン
ダクタンスが生じる。
るものであるが、この寄生インダクタンスは通常は不可
避である。図９にＩＣ１００において入力段２、出力段
３が設けられている様子を示す。これらはボンディング
パッド５、ボンディングワイヤ７、インナーリード４を
介して電源Ｖddに接続されている。従って、ボンディン
グパッド５、ボンディングワイヤ７、インナーリード
４、更には電源ライン６による寄生インダクタンスが生
じてしまう。またパッケージのピンによっても寄生イン
ダクタンスが生じる。
【００１３】この発明は上記問題点に鑑みてなされたも
ので、寄生インダクタンスが大きな場合でも、誤動作を
しない入出力回路を得ることを目的とする。
ので、寄生インダクタンスが大きな場合でも、誤動作を
しない入出力回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明の入出力回路
は、所定の電位点と、基準電圧源と、所定の電位点に接
続され、入力信号と、基準電圧源から基準電位を受け、
基準電位と入力信号とから判定信号を得る入力段と、所
定の電位点に接続され、判定信号を受け、これを基にし
て出力信号を得る出力段と、入力段と所定の電位点とを
接続し、第１のインダクタンス成分を有する第１の接続
手段と、出力段と所定の電位点とを接続し、第２のイン
ダクタンス成分を有する第２の接続手段と、を備える。
そして、入力段は、判定信号を得る際に、所定の電位点
から一定の電流を供給され、出力段に対して、所定の電
位点から、出力段の動作によって変動する電流が供給さ
れる。
は、所定の電位点と、基準電圧源と、所定の電位点に接
続され、入力信号と、基準電圧源から基準電位を受け、
基準電位と入力信号とから判定信号を得る入力段と、所
定の電位点に接続され、判定信号を受け、これを基にし
て出力信号を得る出力段と、入力段と所定の電位点とを
接続し、第１のインダクタンス成分を有する第１の接続
手段と、出力段と所定の電位点とを接続し、第２のイン
ダクタンス成分を有する第２の接続手段と、を備える。
そして、入力段は、判定信号を得る際に、所定の電位点
から一定の電流を供給され、出力段に対して、所定の電
位点から、出力段の動作によって変動する電流が供給さ
れる。
【００１５】望ましくは、基準電圧源は、第１の接続手
段を介して所定の電位点に接続され、所定の電位点から
一定の電流を供給される。
段を介して所定の電位点に接続され、所定の電位点から
一定の電流を供給される。
【００１６】
【作用】この発明にかかる入出力回路において、入力段
と所定の電位点との間に介在し、第１のインダクタンス
成分を有する第１の接続手段が、出力段と電源の間に介
在し、第２のインダクタンス成分を有する第２の接続手
段とは、別個に構成されているため、出力段における電
位のバウンスが入力段に影響を及ぼすことはない。
と所定の電位点との間に介在し、第１のインダクタンス
成分を有する第１の接続手段が、出力段と電源の間に介
在し、第２のインダクタンス成分を有する第２の接続手
段とは、別個に構成されているため、出力段における電
位のバウンスが入力段に影響を及ぼすことはない。
【００１７】更には、基準電圧源と所定の電位点とを第
１の接続手段によって接続し、入力段と所定の電位点と
の間に介在する第１のインダクタンス成分は、基準電圧
源と所定の電位点との間においても共有されるため、所
定の電位点で、ノイズ等の変動があっても、入力段と基
準電圧源の電位の変動は同期しており、入力信号の誤判
定は生じにくい。
１の接続手段によって接続し、入力段と所定の電位点と
の間に介在する第１のインダクタンス成分は、基準電圧
源と所定の電位点との間においても共有されるため、所
定の電位点で、ノイズ等の変動があっても、入力段と基
準電圧源の電位の変動は同期しており、入力信号の誤判
定は生じにくい。
【００１８】
【実施例】図１にこの発明の第１実施例を示す。基準電
圧源１はノードＮV1，ＮG1を有し、ノードＮV1，ＮG1を
介してそれぞれ電源Ｖ1 ，Ｇ1 に接続されている。入力
段２はノードＮV2，ＮG2を有し、ノードＮV2，ＮG2を介
してそれぞれ電源Ｖ2 ，Ｇ2 に接続されている。出力段
３はノードＮV3，ＮG3を有し、ノードＮV3，ＮG3を介し
てそれぞれ電源Ｖ3 ，Ｇ3 に接続されている。
圧源１はノードＮV1，ＮG1を有し、ノードＮV1，ＮG1を
介してそれぞれ電源Ｖ1 ，Ｇ1 に接続されている。入力
段２はノードＮV2，ＮG2を有し、ノードＮV2，ＮG2を介
してそれぞれ電源Ｖ2 ，Ｇ2 に接続されている。出力段
３はノードＮV3，ＮG3を有し、ノードＮV3，ＮG3を介し
てそれぞれ電源Ｖ3 ，Ｇ3 に接続されている。
【００１９】基準電圧源１から入力段２にバイアス電位
Ｖb ，参照電位Ｖref が与えられている。また入力段２
は入力信号Ｖinを受ける。入力段２から出力段３へは図
示しないが、従来の技術と同様にして入力信号Ｖinの判
定を示す差動信号を与えている。出力段３には負荷容量
ＣL が接続されており、差動信号に基づいて“Ｌ”、
“Ｈ”を出力する。
Ｖb ，参照電位Ｖref が与えられている。また入力段２
は入力信号Ｖinを受ける。入力段２から出力段３へは図
示しないが、従来の技術と同様にして入力信号Ｖinの判
定を示す差動信号を与えている。出力段３には負荷容量
ＣL が接続されており、差動信号に基づいて“Ｌ”、
“Ｈ”を出力する。
【００２０】ノードＮV2，ＮV3は互いに接続されていな
い。従って電源Ｖ2 と電源Ｖ3 が別々に与えられている
場合はもちろん、たとえこれらに共通の電位Ｖddが与え
られていても、出力段３の動作によってノードＮV3を流
れる電流の変動が与えるノードＮV3における電位のバウ
ンスが、ノードＮV2に伝えられることはない。同様にし
てノードＮG3における電位のバウンスが、ノードＮV3に
伝えられることもない。従って入力段２において、入力
信号Ｖinの誤判定を招くこともない。
い。従って電源Ｖ2 と電源Ｖ3 が別々に与えられている
場合はもちろん、たとえこれらに共通の電位Ｖddが与え
られていても、出力段３の動作によってノードＮV3を流
れる電流の変動が与えるノードＮV3における電位のバウ
ンスが、ノードＮV2に伝えられることはない。同様にし
てノードＮG3における電位のバウンスが、ノードＮV3に
伝えられることもない。従って入力段２において、入力
信号Ｖinの誤判定を招くこともない。
【００２１】このように寄生インダクタンスを共有する
ための具体的方法を図２及び図３に示す。図２は、入力
段２と出力段３とが、それぞれ別個にボンディングパッ
ド５ａ，５ｂ、ボンディングワイヤ７ａ，７ｂ、インナ
ーリード４ａ，４ｂを介して電源Ｖddに接続される場合
を示す。このような構造では、ボンディングパッド５
ａ，ボンディングワイヤ７ａ，インナーリード４ａが寄
生インダクタンスＬV2を、ボンディングパッド５ｂ，ボ
ンディングワイヤ７ｂ，インナーリード４ｂが寄生イン
ダクタンスＬV3を、それぞれ別個に形成するので、図１
に示す第１実施例を実現することができる。
ための具体的方法を図２及び図３に示す。図２は、入力
段２と出力段３とが、それぞれ別個にボンディングパッ
ド５ａ，５ｂ、ボンディングワイヤ７ａ，７ｂ、インナ
ーリード４ａ，４ｂを介して電源Ｖddに接続される場合
を示す。このような構造では、ボンディングパッド５
ａ，ボンディングワイヤ７ａ，インナーリード４ａが寄
生インダクタンスＬV2を、ボンディングパッド５ｂ，ボ
ンディングワイヤ７ｂ，インナーリード４ｂが寄生イン
ダクタンスＬV3を、それぞれ別個に形成するので、図１
に示す第１実施例を実現することができる。
【００２２】図３は、電源Ｖddへは共通してインナーリ
ード４、ボンディングワイヤ７、ボンディングパッド５
が接続されるものの、入力段２、出力段３は更にそれぞ
れ電源ライン６ａ，６ｂを介して接続されている場合を
示す。この場合には電源ライン６ａ，６ｂがそれぞれ別
個に寄生インダクタンスを構成するので、第１実施例を
実現することができる。
ード４、ボンディングワイヤ７、ボンディングパッド５
が接続されるものの、入力段２、出力段３は更にそれぞ
れ電源ライン６ａ，６ｂを介して接続されている場合を
示す。この場合には電源ライン６ａ，６ｂがそれぞれ別
個に寄生インダクタンスを構成するので、第１実施例を
実現することができる。
【００２３】あるいは、電源Ｖddへは共通してインナー
リード４で共通に接続されるものの、ボンディングワイ
ヤ７、ボンディングパッド５が入力段２、出力段３のい
ずれにも別個に設けられていてもよい。
リード４で共通に接続されるものの、ボンディングワイ
ヤ７、ボンディングパッド５が入力段２、出力段３のい
ずれにも別個に設けられていてもよい。
【００２４】入力段２の構成は、図８に示す構造に限ら
れず、バイポーラトランジスタＱ1，Ｑ2 ，Ｑ3 、抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 の代わりにそれぞれＭＯＳトランジス
タＱ4 ，Ｑ5 ，Ｑ6 、抵抗Ｒ4 ，Ｒ5 ，Ｒ6 を用いて図
４に示す構成をとってもよい。
れず、バイポーラトランジスタＱ1，Ｑ2 ，Ｑ3 、抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 の代わりにそれぞれＭＯＳトランジス
タＱ4 ，Ｑ5 ，Ｑ6 、抵抗Ｒ4 ，Ｒ5 ，Ｒ6 を用いて図
４に示す構成をとってもよい。
【００２５】図６にこの発明の第２実施例を示す。第１
実施例と異なり、基準電圧源１と入力段２が寄生インダ
クタンスを共有している。即ち、基準電圧源１はノード
ＮV1及び寄生インダクタンスＬV1を介して電源Ｖ1 に、
ノードＮG1及び寄生インダクタンスＬG1を介して電源Ｇ
1 に、それぞれ接続される。入力段２はノードＮV2，Ｎ
G2を有し、それぞれノードＮV1，ＮG1に接続されてい
る。従って寄生インダクタンスＬV1，ＬG1は基準電圧源
１と入力段２とに共有されている。
実施例と異なり、基準電圧源１と入力段２が寄生インダ
クタンスを共有している。即ち、基準電圧源１はノード
ＮV1及び寄生インダクタンスＬV1を介して電源Ｖ1 に、
ノードＮG1及び寄生インダクタンスＬG1を介して電源Ｇ
1 に、それぞれ接続される。入力段２はノードＮV2，Ｎ
G2を有し、それぞれノードＮV1，ＮG1に接続されてい
る。従って寄生インダクタンスＬV1，ＬG1は基準電圧源
１と入力段２とに共有されている。
【００２６】出力段３は第１実施例と同様に、それぞれ
寄生インダクタンスＬV3，ＬG3を介して電源Ｖ3 ，Ｇ3
に接続される。基準電圧源１は単に電位Ｖref ，Ｖb を
与えるのみであるため、その動作如何によって、ノード
ＮV1に流れる電流Ｉ1 が変動することはない。従ってノ
ードＮV1，ＮG1において電位のバウンスが生じることも
なく、入力段２が、その寄生インダクタンスを基準電圧
源１と共有していても、その誤動作が生じることはな
い。
寄生インダクタンスＬV3，ＬG3を介して電源Ｖ3 ，Ｇ3
に接続される。基準電圧源１は単に電位Ｖref ，Ｖb を
与えるのみであるため、その動作如何によって、ノード
ＮV1に流れる電流Ｉ1 が変動することはない。従ってノ
ードＮV1，ＮG1において電位のバウンスが生じることも
なく、入力段２が、その寄生インダクタンスを基準電圧
源１と共有していても、その誤動作が生じることはな
い。
【００２７】それどころか、電源Ｖ1 ，Ｇ1 にノイズ等
がのった場合には、ノイズによる電位の変化が基準電圧
源１及び入力段２のいずれにも同期して伝えられるの
で、ノイズによる出力段２の誤動作を回避できるという
効果をも有する。
がのった場合には、ノイズによる電位の変化が基準電圧
源１及び入力段２のいずれにも同期して伝えられるの
で、ノイズによる出力段２の誤動作を回避できるという
効果をも有する。
【００２８】
【発明の効果】以上に説明したように、この発明によれ
ば、入出力回路自身の動作に起因する電位の変動があっ
ても、誤動作を回避することができる入出力回路を得る
ことができる。
ば、入出力回路自身の動作に起因する電位の変動があっ
ても、誤動作を回避することができる入出力回路を得る
ことができる。
【図１】この発明の第１実施例を示すブロック図であ
る。
る。
【図２】この発明の第１実施例を示すブロック図であ
る。
る。
【図３】この発明の第１実施例を示すブロック図であ
る。
る。
【図４】この発明の第１実施例に適用される入力段２の
回路図である。
回路図である。
【図５】この発明の第２実施例を示すブロック図であ
る。
る。
【図６】従来の技術を示すブロック図である。
【図７】従来の技術を説明する回路図である。
【図８】従来の技術を説明する回路図である。
【図９】従来の技術を示すブロック図である。
１ 基準電圧源 ２ 入力段 ３ 出力段 ４ａ，４ｂ インナーリード ５ａ，５ｂ ボンディングパッド ６ａ，６ｂ 電源ライン ７ａ，７ｂ ボンディングワイヤ ＬV1，ＬV2，ＬV3，ＬG1，ＬG2，ＬG3 寄生インダク
タンス
タンス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図６に従来の入力バッファの構成をブロ
ック図で示す。基準電圧源１は寄生インダクタンスＬV1
を介して電源電位Ｖddへ、また寄生インダクタンスＬG1
を介して電源電位Ｖss（ここでは接地ＧＮＤに等しい）
に接続されている。同様にして入力段２は寄生インダク
タンスＬV2，ＬG2を介してそれぞれ電源電位Ｖdd，Ｖss
へ接続されている。また、出力段３も寄生インダクタン
スＬV2，ＬG2を介してそれぞれ電源電位Ｖdd，Ｖssに接
続されている。従って入力段２と出力段３とはノードＮ
V2，ＮV3を介して共通に寄生インダクタンスＬV2に接続
され、ノードＮG2，ＮG3を介して共通に寄生インダクタ
ンスＬV3に接続されている。
ック図で示す。基準電圧源１は寄生インダクタンスＬV1
を介して電源電位Ｖddへ、また寄生インダクタンスＬG1
を介して電源電位Ｖss（ここでは接地ＧＮＤに等しい）
に接続されている。同様にして入力段２は寄生インダク
タンスＬV2，ＬG2を介してそれぞれ電源電位Ｖdd，Ｖss
へ接続されている。また、出力段３も寄生インダクタン
スＬV2，ＬG2を介してそれぞれ電源電位Ｖdd，Ｖssに接
続されている。従って入力段２と出力段３とはノードＮ
V2，ＮV3を介して共通に寄生インダクタンスＬV2に接続
され、ノードＮG2，ＮG3を介して共通に寄生インダクタ
ンスＬV3に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】このように寄生インダクタンスを別個にす
るための具体的方法を図２及び図３に示す。図２は、入
力段２と出力段３とが、それぞれ別個にボンディングパ
ッド５ａ，５ｂ、ボンディングワイヤ７ａ，７ｂ、イン
ナーリード４ａ，４ｂを介して電源Ｖddに接続される場
合を示す。このような構造では、ボンディングパッド５
ａ，ボンディングワイヤ７ａ，インナーリード４ａが寄
生インダクタンスＬV2を、ボンディングパッド５ｂ，ボ
ンディングワイヤ７ｂ，インナーリード４ｂが寄生イン
ダクタンスＬV3を、それぞれ別個に形成するので、図１
に示す第１実施例を実現することができる。
るための具体的方法を図２及び図３に示す。図２は、入
力段２と出力段３とが、それぞれ別個にボンディングパ
ッド５ａ，５ｂ、ボンディングワイヤ７ａ，７ｂ、イン
ナーリード４ａ，４ｂを介して電源Ｖddに接続される場
合を示す。このような構造では、ボンディングパッド５
ａ，ボンディングワイヤ７ａ，インナーリード４ａが寄
生インダクタンスＬV2を、ボンディングパッド５ｂ，ボ
ンディングワイヤ７ｂ，インナーリード４ｂが寄生イン
ダクタンスＬV3を、それぞれ別個に形成するので、図１
に示す第１実施例を実現することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】入力段２の構成は、図７に示す構造に限ら
れず、バイポーラトランジスタＱ1，Ｑ2 ，Ｑ3 、抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 の代わりにそれぞれＭＯＳトランジス
タＱ4 ，Ｑ5 ，Ｑ6 、抵抗Ｒ4 ，Ｒ5 ，Ｒ6 を用いて図
４に示す構成をとってもよい。
れず、バイポーラトランジスタＱ1，Ｑ2 ，Ｑ3 、抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 の代わりにそれぞれＭＯＳトランジス
タＱ4 ，Ｑ5 ，Ｑ6 、抵抗Ｒ4 ，Ｒ5 ，Ｒ6 を用いて図
４に示す構成をとってもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】図５にこの発明の第２実施例を示す。第１
実施例と異なり、基準電圧源１と入力段２が寄生インダ
クタンスを共有している。即ち、基準電圧源１はノード
ＮV1及び寄生インダクタンスＬV1を介して電源Ｖ1 に、
ノードＮG1及び寄生インダクタンスＬG1を介して電源Ｇ
1 に、それぞれ接続される。入力段２はノードＮV2，Ｎ
G2を有し、それぞれノードＮV1，ＮG1に接続されてい
る。従って寄生インダクタンスＬV1，ＬG1は基準電圧源
１と入力段２とに共有されている。
実施例と異なり、基準電圧源１と入力段２が寄生インダ
クタンスを共有している。即ち、基準電圧源１はノード
ＮV1及び寄生インダクタンスＬV1を介して電源Ｖ1 に、
ノードＮG1及び寄生インダクタンスＬG1を介して電源Ｇ
1 に、それぞれ接続される。入力段２はノードＮV2，Ｎ
G2を有し、それぞれノードＮV1，ＮG1に接続されてい
る。従って寄生インダクタンスＬV1，ＬG1は基準電圧源
１と入力段２とに共有されている。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (2)
- 【請求項１】 所定の電位点と、 基準電圧源と、 前記所定の電位点に接続され、入力信号と、前記基準電
圧源から基準電位を受け、前記基準電位と前記入力信号
とから判定信号を得る入力段と、 前記所定の電位点に接続され、前記判定信号を受け、こ
れを基にして出力信号を得る出力段と、 前記入力段と前記所定の電位点とを接続し、第１のイン
ダクタンス成分を有する第１の接続手段と、 前記出力段と前記所定の電位点とを接続し、第２のイン
ダクタンス成分を有する第２の接続手段と、 を備え、 前記入力段は、前記判定信号を得る際に、前記所定の電
位点から一定の電流を供給され、 前記出力段に対して、前記所定の電位点から、前記出力
段の動作によって変動する電流が供給される、 入出力回路。 - 【請求項２】 前記基準電圧源は、前記第１の接続手段
を介して前記所定の電位点に接続され、前記所定の電位
点から一定の電流を供給される、請求項１記載の入出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4089584A JPH05259869A (ja) | 1992-03-13 | 1992-03-13 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4089584A JPH05259869A (ja) | 1992-03-13 | 1992-03-13 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259869A true JPH05259869A (ja) | 1993-10-08 |
Family
ID=13974837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4089584A Pending JPH05259869A (ja) | 1992-03-13 | 1992-03-13 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259869A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57129530A (en) * | 1981-02-05 | 1982-08-11 | Nec Corp | Integrated circuit |
| JPS6335009A (ja) * | 1986-07-30 | 1988-02-15 | Toshiba Corp | 半導体回路 |
| JPS63168896A (ja) * | 1987-01-06 | 1988-07-12 | Toshiba Corp | 半導体集積回路装置 |
| JPH0284815A (ja) * | 1988-09-20 | 1990-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02126652A (ja) * | 1988-11-07 | 1990-05-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02137360A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | 半導体装置 |
| JPH03183159A (ja) * | 1989-12-12 | 1991-08-09 | Nec Corp | 半導体集積回路装置 |
-
1992
- 1992-03-13 JP JP4089584A patent/JPH05259869A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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