JP2001217654A - 信号処理回路およびバイアス調整回路 - Google Patents
信号処理回路およびバイアス調整回路Info
- Publication number
- JP2001217654A JP2001217654A JP2000024833A JP2000024833A JP2001217654A JP 2001217654 A JP2001217654 A JP 2001217654A JP 2000024833 A JP2000024833 A JP 2000024833A JP 2000024833 A JP2000024833 A JP 2000024833A JP 2001217654 A JP2001217654 A JP 2001217654A
- Authority
- JP
- Japan
- Prior art keywords
- signal processing
- transistor
- terminal
- terminals
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】チップ面積を余り増大させずに、パッケージン
グ後でも外部から制御によりバイアス電圧を微調整す
る。 【解決手段】信号処理用トランジスタＦＥＴ１と、その
バイアス電圧を調整するバイアス調整回路１とを有す
る。バイアス調整回路１は、複数の制御端子Ｔｃ0 〜Ｔ
ｃ2 と、少なくとも一方に所定電圧が印加される第１端
子Ｔｇｇおよび第２端子Ｔｓｓと、この第１および第２
端子間に接続され、複数の制御端子に印加される信号の
論理Ｖ0 〜Ｖ2 に応じて導通と遮断がそれぞれ制御さ
れ、第１および第２端子間の抵抗値を変える複数のスイ
ッチング素子Ｔｒ0 〜Ｔｒ2 とを有する。複数のスイッ
チング素子Ｔｒ0 〜Ｔｒ2 は、直列接続でも並列接続で
もよい。直列接続の場合は各スイッチング素子と並列
に、並列接続の場合は各スイッチング素子と直列に、抵
抗Ｒ0 〜Ｒ2 の何れかを接続させた構成も可能である。
グ後でも外部から制御によりバイアス電圧を微調整す
る。 【解決手段】信号処理用トランジスタＦＥＴ１と、その
バイアス電圧を調整するバイアス調整回路１とを有す
る。バイアス調整回路１は、複数の制御端子Ｔｃ0 〜Ｔ
ｃ2 と、少なくとも一方に所定電圧が印加される第１端
子Ｔｇｇおよび第２端子Ｔｓｓと、この第１および第２
端子間に接続され、複数の制御端子に印加される信号の
論理Ｖ0 〜Ｖ2 に応じて導通と遮断がそれぞれ制御さ
れ、第１および第２端子間の抵抗値を変える複数のスイ
ッチング素子Ｔｒ0 〜Ｔｒ2 とを有する。複数のスイッ
チング素子Ｔｒ0 〜Ｔｒ2 は、直列接続でも並列接続で
もよい。直列接続の場合は各スイッチング素子と並列
に、並列接続の場合は各スイッチング素子と直列に、抵
抗Ｒ0 〜Ｒ2 の何れかを接続させた構成も可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば高周波増
幅回路などに用いることができ、トランジスタのバイア
ス電圧を調整するバイアス調整回路と、これを用いた信
号処理回路とに関する。
幅回路などに用いることができ、トランジスタのバイア
ス電圧を調整するバイアス調整回路と、これを用いた信
号処理回路とに関する。
【０００２】
【従来の技術】ＧａＡｓＭＭＩＣ(Monolithic Microwav
e integrated circuits)において、能動素子として高周
波ＦＥＴを用い高周波を取り扱う回路、たとえば増幅回
路、混合回路などでは、ＦＥＴのドレイン電流Ｉｄｓ
は、その性能（高周波特性）を決めるパラメータの一つ
であるため所定の値にする必要がある。ところが、製造
時にウエハ間あるいはウエハ内で高周波ＦＥＴのしきい
値電圧Ｖｔｈがばらつくと、出来た高周波回路は、ＦＥ
Ｔのゲートバイアス電圧Ｖｇｇが一定の場合に、しきい
値電圧Ｖｔｈに応じてドレイン電流Ｉｄｓも変動し、そ
の結果、回路性能を最大限に引き出すことができない。
e integrated circuits)において、能動素子として高周
波ＦＥＴを用い高周波を取り扱う回路、たとえば増幅回
路、混合回路などでは、ＦＥＴのドレイン電流Ｉｄｓ
は、その性能（高周波特性）を決めるパラメータの一つ
であるため所定の値にする必要がある。ところが、製造
時にウエハ間あるいはウエハ内で高周波ＦＥＴのしきい
値電圧Ｖｔｈがばらつくと、出来た高周波回路は、ＦＥ
Ｔのゲートバイアス電圧Ｖｇｇが一定の場合に、しきい
値電圧Ｖｔｈに応じてドレイン電流Ｉｄｓも変動し、そ
の結果、回路性能を最大限に引き出すことができない。
【０００３】ＦＥＴのゲートバイアス電圧Ｖｇｇを一定
とした状態でドレイン電流Ｉｄｓを調整するには、ゲー
ト・ソース間電圧Ｖｇｓをウエハ間あるいはチップ内で
可変にすればよい。その方法として、従来、以下の方法
が行われていた。
とした状態でドレイン電流Ｉｄｓを調整するには、ゲー
ト・ソース間電圧Ｖｇｓをウエハ間あるいはチップ内で
可変にすればよい。その方法として、従来、以下の方法
が行われていた。
【０００４】第１の方法では、ゲート・ソース間電圧Ｖ
ｇｓを所定値にするためのブリーダー抵抗を、幾つか回
路パターン内に予め用意しておく。製造時のしきい値電
圧Ｖｔｈの調整工程でモニタしたＶｔｈのバラツキ量に
応じて、その後のメタル配線工程で、最適なブリーダー
抵抗をパターン上で接続させるためのフォトマスクを選
択する。選択したフォトマスクを用いてメタル配線を行
うと、最適なブリーダー抵抗のみがゲートバイアス用抵
抗として機能し、結果として、所望のゲート・ソース間
電圧Ｖｇｓが得られる。
ｇｓを所定値にするためのブリーダー抵抗を、幾つか回
路パターン内に予め用意しておく。製造時のしきい値電
圧Ｖｔｈの調整工程でモニタしたＶｔｈのバラツキ量に
応じて、その後のメタル配線工程で、最適なブリーダー
抵抗をパターン上で接続させるためのフォトマスクを選
択する。選択したフォトマスクを用いてメタル配線を行
うと、最適なブリーダー抵抗のみがゲートバイアス用抵
抗として機能し、結果として、所望のゲート・ソース間
電圧Ｖｇｓが得られる。
【０００５】第２の方法では、第１の方法と同様に予め
形成したブリーダー抵抗を、パッケージングの際のワイ
ヤボンディングで選択し、これにより所望のゲート・ソ
ース間電圧Ｖｇｓが得られるようにする。
形成したブリーダー抵抗を、パッケージングの際のワイ
ヤボンディングで選択し、これにより所望のゲート・ソ
ース間電圧Ｖｇｓが得られるようにする。
【０００６】第３の方法では、ゲート・ソース間電圧Ｖ
ｇｓを調整したいＦＥＴに近いウエハ内位置に形成した
しきい値電圧モニタ用のＦＥＴを含む、ゲート・ソース
間電圧の自動調整回路を信号処理回路の一部として内蔵
させる。
ｇｓを調整したいＦＥＴに近いウエハ内位置に形成した
しきい値電圧モニタ用のＦＥＴを含む、ゲート・ソース
間電圧の自動調整回路を信号処理回路の一部として内蔵
させる。
【０００７】図８は、自動バイアス調整回路の一構成例
を示す回路図である。図８において、ＦＥＴ１はゲート
・ソース間電圧Ｖｇｓを調整したい信号処理用電界効果
トランジスタ、ＦＥＴ２はモニタ用電界効果トランジス
タを示す。信号処理用トランジスタＦＥＴ１のドレイン
とソース間には、直流バイアス電源ＶＤＣ１が接続さ
れ、モニタ用トランジスタＦＥＴ２のドレインとソース
間には、抵抗Ｒ０と直流バイアス電源ＶＤＣ２が直列接
続されている。両トランジスタＦＥＴ１，ＦＥＴ２のソ
ースは接地されている。モニタ用トランジスタＦＥＴ２
のドレインとゲート間には、直流レベルシフトのための
ダイオードＤが接続されている。本例では、電界効果ト
ランジスタのソース・ドレイン間が短絡されてダイオー
ドＤとして用いられている。信号処理用トランジスタＦ
ＥＴ１およびモニタ用トランジスタＦＥＴ２のゲート同
士が、デカップリング抵抗Ｒ１を介して接続されてい
る。抵抗Ｒ１とモニタ用トランジスタＦＥＴ２のゲート
との接続中点と接地電位との間に、抵抗Ｒ２およびキャ
パシタＣが並列に接続されている。抵抗Ｒ２はダイオー
ドＤとともにモニタ用トランジスタＦＥＴ２のゲート電
位を決定する抵抗であり、キャパシタＣは高周波接地用
である。
を示す回路図である。図８において、ＦＥＴ１はゲート
・ソース間電圧Ｖｇｓを調整したい信号処理用電界効果
トランジスタ、ＦＥＴ２はモニタ用電界効果トランジス
タを示す。信号処理用トランジスタＦＥＴ１のドレイン
とソース間には、直流バイアス電源ＶＤＣ１が接続さ
れ、モニタ用トランジスタＦＥＴ２のドレインとソース
間には、抵抗Ｒ０と直流バイアス電源ＶＤＣ２が直列接
続されている。両トランジスタＦＥＴ１，ＦＥＴ２のソ
ースは接地されている。モニタ用トランジスタＦＥＴ２
のドレインとゲート間には、直流レベルシフトのための
ダイオードＤが接続されている。本例では、電界効果ト
ランジスタのソース・ドレイン間が短絡されてダイオー
ドＤとして用いられている。信号処理用トランジスタＦ
ＥＴ１およびモニタ用トランジスタＦＥＴ２のゲート同
士が、デカップリング抵抗Ｒ１を介して接続されてい
る。抵抗Ｒ１とモニタ用トランジスタＦＥＴ２のゲート
との接続中点と接地電位との間に、抵抗Ｒ２およびキャ
パシタＣが並列に接続されている。抵抗Ｒ２はダイオー
ドＤとともにモニタ用トランジスタＦＥＴ２のゲート電
位を決定する抵抗であり、キャパシタＣは高周波接地用
である。
【０００８】信号処理用トランジスタＦＥＴ１とモニタ
用トランジスタＦＥＴ２は、ウエハ内で互いに近い位置
に形成された場合、そのしきい値電圧も近い値を示す。
両トランジスタＦＥＴ１，ＦＥＴ２がディプリージョン
形の場合、そのしきい値電圧Ｖｔｈが設計値より深い、
すなわち負極性で大きな値を示すとき、モニタ用トラン
ジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より大
きい。このため、抵抗Ｒ０の電圧降下が大きく、モニタ
用トランジスタＦＥＴ２のドレイン電圧は予定した値に
対し低下する。この電圧は、ダイオードＤによって所定
電圧レベルだけ低下した後にモニタ用ＦＥＴ２のゲート
に伝達され、モニタ用トランジスタＦＥＴ２のゲートを
閉じる方向に作用する。また、このレベル低下後の電圧
はデカップリング抵抗Ｒ１を通して信号処理用トランジ
スタＦＥＴ１のゲートにも伝達され、そのゲートを閉じ
るように作用する。このため、信号処理用トランジスタ
ＦＥＴ１のドレイン電流Ｉ１が減少し、結果として、所
望の設計値に近いドレイン電流値に調整される。
用トランジスタＦＥＴ２は、ウエハ内で互いに近い位置
に形成された場合、そのしきい値電圧も近い値を示す。
両トランジスタＦＥＴ１，ＦＥＴ２がディプリージョン
形の場合、そのしきい値電圧Ｖｔｈが設計値より深い、
すなわち負極性で大きな値を示すとき、モニタ用トラン
ジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より大
きい。このため、抵抗Ｒ０の電圧降下が大きく、モニタ
用トランジスタＦＥＴ２のドレイン電圧は予定した値に
対し低下する。この電圧は、ダイオードＤによって所定
電圧レベルだけ低下した後にモニタ用ＦＥＴ２のゲート
に伝達され、モニタ用トランジスタＦＥＴ２のゲートを
閉じる方向に作用する。また、このレベル低下後の電圧
はデカップリング抵抗Ｒ１を通して信号処理用トランジ
スタＦＥＴ１のゲートにも伝達され、そのゲートを閉じ
るように作用する。このため、信号処理用トランジスタ
ＦＥＴ１のドレイン電流Ｉ１が減少し、結果として、所
望の設計値に近いドレイン電流値に調整される。
【０００９】反対に、両トランジスタＦＥＴ１，ＦＥＴ
２のしきい値電圧Ｖｔｈが設計値より浅い、すなわち負
極性で小さな値を示すとき、モニタ用トランジスタＦＥ
Ｔ２のドレイン電流Ｉ２は予定した値より小さい。この
ため、抵抗Ｒ０の電圧降下が小さく、モニタ用トランジ
スタＦＥＴ２のドレイン電圧は予定した値に対し上昇す
る。これに応じて信号処理用トランジスタＦＥＴ１のゲ
ート電位も上昇し、当該トランジスタＦＥＴ１のドレイ
ン電流Ｉ１が上昇して、設計値に近いドレイン電流値に
調整される。
２のしきい値電圧Ｖｔｈが設計値より浅い、すなわち負
極性で小さな値を示すとき、モニタ用トランジスタＦＥ
Ｔ２のドレイン電流Ｉ２は予定した値より小さい。この
ため、抵抗Ｒ０の電圧降下が小さく、モニタ用トランジ
スタＦＥＴ２のドレイン電圧は予定した値に対し上昇す
る。これに応じて信号処理用トランジスタＦＥＴ１のゲ
ート電位も上昇し、当該トランジスタＦＥＴ１のドレイ
ン電流Ｉ１が上昇して、設計値に近いドレイン電流値に
調整される。
【００１０】
【発明が解決しようとする課題】前述した第１のバイア
ス電圧調整方法では、異なるウエハ間でのバイアス電圧
電圧調整には有効であるが、同一ウエハ内のしきい値電
圧Ｖｔｈのバラツキを補正するようなバイアス電圧の調
整はできない。第２のバイアス電圧調整方法では、この
バイアス電圧調整用にボンディングパッドを幾つも用意
しなければならず、チップ面積の増大が著しい。第３の
バイアス電圧調整方法では、信号処理用とモニタ用のト
ランジスタしきい値電圧Ｖｔｈが完全に一致しないこ
と、および、組み立て時のストレスを含めた様々な要因
でしきい値電圧Ｖｔｈが変動し、これに応じて相互コン
ダクタンスｇｍが変動することにより、バイアス電圧を
調整しても、ドレイン電流が一定にならないことがあ
る。このｇｍ変動に起因してドレイン電流が一定となら
ないことは、第１および第２のバイアス電圧調整方法で
も共通した課題である。
ス電圧調整方法では、異なるウエハ間でのバイアス電圧
電圧調整には有効であるが、同一ウエハ内のしきい値電
圧Ｖｔｈのバラツキを補正するようなバイアス電圧の調
整はできない。第２のバイアス電圧調整方法では、この
バイアス電圧調整用にボンディングパッドを幾つも用意
しなければならず、チップ面積の増大が著しい。第３の
バイアス電圧調整方法では、信号処理用とモニタ用のト
ランジスタしきい値電圧Ｖｔｈが完全に一致しないこ
と、および、組み立て時のストレスを含めた様々な要因
でしきい値電圧Ｖｔｈが変動し、これに応じて相互コン
ダクタンスｇｍが変動することにより、バイアス電圧を
調整しても、ドレイン電流が一定にならないことがあ
る。このｇｍ変動に起因してドレイン電流が一定となら
ないことは、第１および第２のバイアス電圧調整方法で
も共通した課題である。
【００１１】また、第１〜第３の何れのバイアス電圧調
整方法でも、一旦、ウエハを完成させたりパッケージン
グした後に、バイアス電圧を微調整することが不可能で
ある。
整方法でも、一旦、ウエハを完成させたりパッケージン
グした後に、バイアス電圧を微調整することが不可能で
ある。
【００１２】本発明の目的は、チップ面積を余り増大さ
せずに、パッケージング後でも外部から制御によりバイ
アス電圧を微調整することが可能なバイアス調整回路
と、これを備えた信号処理回路を提供することである。
せずに、パッケージング後でも外部から制御によりバイ
アス電圧を微調整することが可能なバイアス調整回路
と、これを備えた信号処理回路を提供することである。
【００１３】
【課題を解決するための手段】本発明の第１の観点に係
る信号処理回路は、信号処理用トランジスタと、当該信
号処理用トランジスタのバイアス電圧を調整するバイア
ス調整回路とを有する信号処理回路であって、上記バイ
アス調整回路内に、複数の制御端子と、少なくとも一方
に所定電圧が印加される第１および第２端子と、当該第
１および第２端子間に接続され、上記複数の制御端子に
印加されるディジタル信号の論理に応じて導通と遮断が
それぞれ制御され、上記第１および第２端子間の抵抗値
を変える複数のスイッチング素子とを有する。好適に、
上記バイアス調整回路が、上記信号処理用トランジスタ
の制御端子と、他の２端子の何れか一方との間に接続さ
れている。
る信号処理回路は、信号処理用トランジスタと、当該信
号処理用トランジスタのバイアス電圧を調整するバイア
ス調整回路とを有する信号処理回路であって、上記バイ
アス調整回路内に、複数の制御端子と、少なくとも一方
に所定電圧が印加される第１および第２端子と、当該第
１および第２端子間に接続され、上記複数の制御端子に
印加されるディジタル信号の論理に応じて導通と遮断が
それぞれ制御され、上記第１および第２端子間の抵抗値
を変える複数のスイッチング素子とを有する。好適に、
上記バイアス調整回路が、上記信号処理用トランジスタ
の制御端子と、他の２端子の何れか一方との間に接続さ
れている。
【００１４】好適に、上記複数のスイッチング素子は、
上記第１および第２端子間に直列接続されている。この
場合、好適に、上記複数のスイッチング素子のぞれぞれ
に対し、抵抗が並列接続されている。このスイッチング
素子に並列接続された各抵抗は、好適に、全体として２
のＮ乗（Ｎ：連続した整数）に比例した大きさの抵抗群
を構成する値に設定されている。好適に、上記直列接続
された複数のスイッチング素子の一方端と上記第１また
は第２端子との間に、基準抵抗が接続されている。
上記第１および第２端子間に直列接続されている。この
場合、好適に、上記複数のスイッチング素子のぞれぞれ
に対し、抵抗が並列接続されている。このスイッチング
素子に並列接続された各抵抗は、好適に、全体として２
のＮ乗（Ｎ：連続した整数）に比例した大きさの抵抗群
を構成する値に設定されている。好適に、上記直列接続
された複数のスイッチング素子の一方端と上記第１また
は第２端子との間に、基準抵抗が接続されている。
【００１５】あるいは、上記複数のスイッチング素子
は、上記第１および第２端子間に並列接続されている。
この場合、好適に、上記複数のスイッチング素子のぞれ
ぞれに対し、抵抗が直列接続されている。このスイッチ
ング素子にそれぞれ直列接続された複数の上記抵抗は、
好適に、所望の可変ステップ値を単位として異なる値に
設定されている。
は、上記第１および第２端子間に並列接続されている。
この場合、好適に、上記複数のスイッチング素子のぞれ
ぞれに対し、抵抗が直列接続されている。このスイッチ
ング素子にそれぞれ直列接続された複数の上記抵抗は、
好適に、所望の可変ステップ値を単位として異なる値に
設定されている。
【００１６】また、好適に、上記信号処理用トランジス
タの上記バイアス電圧に応じた特性値を検出する検出手
段と、上記特性値に基づいて、上記バイアス調整回路の
複数の制御端子に出力される上記ディジタル信号の論理
値を変更する制御回路とをさらに有する。
タの上記バイアス電圧に応じた特性値を検出する検出手
段と、上記特性値に基づいて、上記バイアス調整回路の
複数の制御端子に出力される上記ディジタル信号の論理
値を変更する制御回路とをさらに有する。
【００１７】本発明の第２の観点に係る信号処理回路
は、信号処理用トランジスタと、当該信号処理用トラン
ジスタのバイアス電圧を調整するバイアス調整回路とを
有する信号処理回路であって、第１および第２の電源電
圧供給線間に直列接続されたモニタ用トランジスタおよ
び可変抵抗回路と、上記モニタ用トランジスタおよび上
記可変抵抗回路の接続中点とモニタ用トランジスタの制
御端子との間に接続された電圧レベルシフト手段と、上
記モニタ用トランジスタの制御端子と上記信号処理用ト
ランジスタの制御端子との間に接続されたデカップリン
グ手段とを、上記バイアス調整回路内に有する。
は、信号処理用トランジスタと、当該信号処理用トラン
ジスタのバイアス電圧を調整するバイアス調整回路とを
有する信号処理回路であって、第１および第２の電源電
圧供給線間に直列接続されたモニタ用トランジスタおよ
び可変抵抗回路と、上記モニタ用トランジスタおよび上
記可変抵抗回路の接続中点とモニタ用トランジスタの制
御端子との間に接続された電圧レベルシフト手段と、上
記モニタ用トランジスタの制御端子と上記信号処理用ト
ランジスタの制御端子との間に接続されたデカップリン
グ手段とを、上記バイアス調整回路内に有する。
【００１８】好適に、上記可変抵抗回路は、上記第１の
電源電圧供給線と上記モニタ用トランジスタとの間に直
列接続され、上記複数の制御端子に印加されるディジタ
ル信号の論理に応じて導通と遮断が制御される複数のス
イッチング素子を有する。
電源電圧供給線と上記モニタ用トランジスタとの間に直
列接続され、上記複数の制御端子に印加されるディジタ
ル信号の論理に応じて導通と遮断が制御される複数のス
イッチング素子を有する。
【００１９】本発明の第３の観点に係るバイアス調整回
路は、複数の制御端子と、トランジスタに接続される第
１端子と、電源電圧または基準電圧の供給線に接続され
る第２端子とを有し、制御端子に印加される信号に応じ
て第１および第２端子間の抵抗値を変更可能なバイアス
調整回路であって、上記複数の制御端子に印加されるデ
ィジタル信号の論理に応じて、導通と遮断が制御される
複数のスイッチング素子が、上記第１および第２端子間
に直列接続されている。
路は、複数の制御端子と、トランジスタに接続される第
１端子と、電源電圧または基準電圧の供給線に接続され
る第２端子とを有し、制御端子に印加される信号に応じ
て第１および第２端子間の抵抗値を変更可能なバイアス
調整回路であって、上記複数の制御端子に印加されるデ
ィジタル信号の論理に応じて、導通と遮断が制御される
複数のスイッチング素子が、上記第１および第２端子間
に直列接続されている。
【００２０】本発明の第４の観点に係るバイアス調整回
路は、複数の制御端子と、トランジスタに接続される第
１端子と、電源電圧または基準電圧の供給線に接続され
る第２端子とを有し、制御端子に印加される信号に応じ
て第１および第２端子間の抵抗値を変更可能なバイアス
調整回路であって、上記複数の制御端子に印加されるデ
ィジタル信号の論理に応じて、導通と遮断が制御される
複数のスイッチング素子が、上記第１および第２端子間
に並列接続されている。
路は、複数の制御端子と、トランジスタに接続される第
１端子と、電源電圧または基準電圧の供給線に接続され
る第２端子とを有し、制御端子に印加される信号に応じ
て第１および第２端子間の抵抗値を変更可能なバイアス
調整回路であって、上記複数の制御端子に印加されるデ
ィジタル信号の論理に応じて、導通と遮断が制御される
複数のスイッチング素子が、上記第１および第２端子間
に並列接続されている。
【００２１】このような構成に係る信号処理回路または
バイアス調整回路では、複数のスイッチング素子の、た
とえばゲートに印加する信号の論理の組み合わせを変え
ると、トランジスタに対するバイアス電圧の調整量が変
更される。たとえば、複数のスイッチング素子のみが直
列接続されている場合、複数の制御端子に印加する電圧
の論理の組合せを変えると、スイッチング素子のオン時
の抵抗とオフ時の抵抗との組合せで、第１端子と第２端
子間の抵抗値が変化する。これにより、トランジスタに
対するバイアス電圧の調整量が変更される。
バイアス調整回路では、複数のスイッチング素子の、た
とえばゲートに印加する信号の論理の組み合わせを変え
ると、トランジスタに対するバイアス電圧の調整量が変
更される。たとえば、複数のスイッチング素子のみが直
列接続されている場合、複数の制御端子に印加する電圧
の論理の組合せを変えると、スイッチング素子のオン時
の抵抗とオフ時の抵抗との組合せで、第１端子と第２端
子間の抵抗値が変化する。これにより、トランジスタに
対するバイアス電圧の調整量が変更される。
【００２２】また、直列接続された複数のスイッチング
素子それぞれに抵抗が並列接続されている場合は、スイ
ッチング素子のオフときは、並列接続れた抵抗が第１端
子と第２端子間の抵抗値に寄与し、逆にオフのときは寄
与しなくなる。言い換えると、複数の制御端子に印加す
る電圧の論理の組合せを変えると、第１端子と第２端子
間を流れる電流経路が抵抗側とスイッチング素子側で切
り換えられる。これにより、電流経路の抵抗値が変化
し、その結果、トランジスタに対するバイアス電圧の調
整量が変更される。このように電流経路をスイッチング
素子で切り換えることによって電流経路の抵抗値が変化
することは、複数のスイッチング素子が並列接続され、
それぞれのスイッチング素子に抵抗が直列接続されてい
る場合も同様である。
素子それぞれに抵抗が並列接続されている場合は、スイ
ッチング素子のオフときは、並列接続れた抵抗が第１端
子と第２端子間の抵抗値に寄与し、逆にオフのときは寄
与しなくなる。言い換えると、複数の制御端子に印加す
る電圧の論理の組合せを変えると、第１端子と第２端子
間を流れる電流経路が抵抗側とスイッチング素子側で切
り換えられる。これにより、電流経路の抵抗値が変化
し、その結果、トランジスタに対するバイアス電圧の調
整量が変更される。このように電流経路をスイッチング
素子で切り換えることによって電流経路の抵抗値が変化
することは、複数のスイッチング素子が並列接続され、
それぞれのスイッチング素子に抵抗が直列接続されてい
る場合も同様である。
【００２３】このような抵抗値変化を用いたバイアス調
整回路を、トランジスタのゲートとソース間に接続して
もよいし、また、モニタ用トランジスタのドレイン電流
の調整に用いることもできる。また、この何れの場合で
も、バイアス調整対象である信号処理用トランジスタの
ドレイン電流などをモニタしておき、このモニタ値に基
づいて、制御回路が複数のスイッチング素子に付与する
制御信号を変化させるようにすると、外部から制御信号
を与えなくとも、バイアス調整が回路内部で自動的に行
われる。
整回路を、トランジスタのゲートとソース間に接続して
もよいし、また、モニタ用トランジスタのドレイン電流
の調整に用いることもできる。また、この何れの場合で
も、バイアス調整対象である信号処理用トランジスタの
ドレイン電流などをモニタしておき、このモニタ値に基
づいて、制御回路が複数のスイッチング素子に付与する
制御信号を変化させるようにすると、外部から制御信号
を与えなくとも、バイアス調整が回路内部で自動的に行
われる。
【００２４】
【発明の実施の形態】第１実施形態 図１は、第１実施形態に係る信号処理回路の要部構成を
示す図である。また、図２は、バイアス調整回路の基本
構成例を３例示す回路図である。
示す図である。また、図２は、バイアス調整回路の基本
構成例を３例示す回路図である。
【００２５】図１に示す信号処理回路において、信号処
理用電界効果トランジスタＦＥＴ１のゲートは、結合キ
ャパシタＣｉｎを介して入力端子Ｔｉｎに接続されてい
る。また、信号処理用トランジスタＦＥＴ１のドレイン
は、結合キャパシタＣｏｕｔを介して出力端子Ｔｏｕｔ
に接続され、また、負荷２を介して電源電圧ＶDDの供給
端子Ｔｄｄに接続されている。信号処理用トランジスタ
ＦＥＴ１のソースは接地されている。
理用電界効果トランジスタＦＥＴ１のゲートは、結合キ
ャパシタＣｉｎを介して入力端子Ｔｉｎに接続されてい
る。また、信号処理用トランジスタＦＥＴ１のドレイン
は、結合キャパシタＣｏｕｔを介して出力端子Ｔｏｕｔ
に接続され、また、負荷２を介して電源電圧ＶDDの供給
端子Ｔｄｄに接続されている。信号処理用トランジスタ
ＦＥＴ１のソースは接地されている。
【００２６】信号処理用トランジスタＦＥＴ１のゲート
と接地電位との間に、高周波遮断用の抵抗Ｒｃを介し
て、バイアス調整回路１が接続されている。バイアス調
整回路１は、制御信号（電圧値Ｖ0 〜ＶN ）が入力さ
れ、また、図示しないがゲートバイアス電圧が供給され
ている。
と接地電位との間に、高周波遮断用の抵抗Ｒｃを介し
て、バイアス調整回路１が接続されている。バイアス調
整回路１は、制御信号（電圧値Ｖ0 〜ＶN ）が入力さ
れ、また、図示しないがゲートバイアス電圧が供給され
ている。
【００２７】バイアス調整回路として、たとえば図２
（Ａ）〜（Ｃ）に示す基本構成の回路が採用できる。
（Ａ）〜（Ｃ）に示す基本構成の回路が採用できる。
【００２８】図２（Ａ）に示す回路では、ゲートバイア
ス電圧Ｖｇｇの供給端子Ｔｇｇと接地線との間に、基準
抵抗Ｒｒ、電界効果トランジスタＴｒ0 ，Ｔｒ1 ，…，
ＴｒN が直列接続されている。トランジスタＴｒ0 のゲ
ートは電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続さ
れ、トランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信
号の入力端子Ｔ1 に接続され、また、トランジスタＴｒ
N のゲートは電圧値ＶNの制御信号の入力端子ＴN に接
続されている。基準抵抗ＲｒとトランジスタＴｒ0 との
接続中点から、図１の高周波遮断抵抗Ｒｃ側と接続され
る出力端子Ｔｏが取り出されている。
ス電圧Ｖｇｇの供給端子Ｔｇｇと接地線との間に、基準
抵抗Ｒｒ、電界効果トランジスタＴｒ0 ，Ｔｒ1 ，…，
ＴｒN が直列接続されている。トランジスタＴｒ0 のゲ
ートは電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続さ
れ、トランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信
号の入力端子Ｔ1 に接続され、また、トランジスタＴｒ
N のゲートは電圧値ＶNの制御信号の入力端子ＴN に接
続されている。基準抵抗ＲｒとトランジスタＴｒ0 との
接続中点から、図１の高周波遮断抵抗Ｒｃ側と接続され
る出力端子Ｔｏが取り出されている。
【００２９】このような構成の回路では、バイアス調整
回路１内のトランジスタのオン／オフにより、そのオン
時の抵抗値Ｒｏｎとオフ時の抵抗値Ｒｏｆｆとの２種類
の抵抗値を切り替え、その組合せにより出力端子Ｔｏと
接地線の接続端子（不図示）との間の抵抗値（以下、ト
ータル抵抗値）を変更する。たとえば、トランジスタの
オン抵抗ＲｏｎをＡΩ、オフ抵抗をＢｋΩとすると、ト
ータル抵抗値は（Ｎ−１）Ａから（Ｎ−１）Ｂ×１０3
の範囲内で多段階に変更できる。
回路１内のトランジスタのオン／オフにより、そのオン
時の抵抗値Ｒｏｎとオフ時の抵抗値Ｒｏｆｆとの２種類
の抵抗値を切り替え、その組合せにより出力端子Ｔｏと
接地線の接続端子（不図示）との間の抵抗値（以下、ト
ータル抵抗値）を変更する。たとえば、トランジスタの
オン抵抗ＲｏｎをＡΩ、オフ抵抗をＢｋΩとすると、ト
ータル抵抗値は（Ｎ−１）Ａから（Ｎ−１）Ｂ×１０3
の範囲内で多段階に変更できる。
【００３０】図２（Ｂ）に示す回路では、ゲートバイア
ス電圧Ｖｇｇの供給端子Ｔｇｇと接地線との間に、基準
抵抗Ｒｒ、抵抗Ｒ0 ，Ｒ1 ，…，ＲN が直列接続されて
いる。抵抗Ｒ0 に電界効果トランジスタＴｒ0 が並列接
続され、抵抗Ｒ1 に電界効果トランジスタＴｒ1 が並列
接続され、また、抵抗ＲN に電界効果トランジスタＴｒ
N が並列接続されている。トランジスタＴｒ0 のゲート
は電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続され、ト
ランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信号の入
力端子Ｔ1 に接続され、また、トランジスタＴｒN のゲ
ートは電圧値ＶN の制御信号の入力端子ＴN に接続され
ている。基準抵抗ＲｒとトランジスタＴｒ0 との接続中
点から、図１の高周波遮断抵抗Ｒｃ側と接続される出力
端子Ｔｏが取り出されている。
ス電圧Ｖｇｇの供給端子Ｔｇｇと接地線との間に、基準
抵抗Ｒｒ、抵抗Ｒ0 ，Ｒ1 ，…，ＲN が直列接続されて
いる。抵抗Ｒ0 に電界効果トランジスタＴｒ0 が並列接
続され、抵抗Ｒ1 に電界効果トランジスタＴｒ1 が並列
接続され、また、抵抗ＲN に電界効果トランジスタＴｒ
N が並列接続されている。トランジスタＴｒ0 のゲート
は電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続され、ト
ランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信号の入
力端子Ｔ1 に接続され、また、トランジスタＴｒN のゲ
ートは電圧値ＶN の制御信号の入力端子ＴN に接続され
ている。基準抵抗ＲｒとトランジスタＴｒ0 との接続中
点から、図１の高周波遮断抵抗Ｒｃ側と接続される出力
端子Ｔｏが取り出されている。
【００３１】このような構成の回路では、バイアス調整
回路１内のトランジスタのオン／オフにより、抵抗とト
ランジスタの各並列接続部分で、電流経路を抵抗側とす
るかトランジスタ側とするかが切り替えられる。すなわ
ち、トランジスタのオン抵抗が並列接続の抵抗値より十
分小さいとした場合、この各並列接続部分における電流
は、トランジスタがオンのときトランジスタ側に流れ、
トランジスタがオフのとき抵抗側を流れる。これによ
り、本回路では、電流経路に存在する抵抗の組合せを変
えることにより、トータル抵抗値を多段階に変更でき
る。
回路１内のトランジスタのオン／オフにより、抵抗とト
ランジスタの各並列接続部分で、電流経路を抵抗側とす
るかトランジスタ側とするかが切り替えられる。すなわ
ち、トランジスタのオン抵抗が並列接続の抵抗値より十
分小さいとした場合、この各並列接続部分における電流
は、トランジスタがオンのときトランジスタ側に流れ、
トランジスタがオフのとき抵抗側を流れる。これによ
り、本回路では、電流経路に存在する抵抗の組合せを変
えることにより、トータル抵抗値を多段階に変更でき
る。
【００３２】図２（Ｃ）に示す回路では、ゲートバイア
ス電圧Ｖｇｇの供給端子Ｔｇｇに基準抵抗Ｒｃが接続さ
れ、基準抵抗Ｒｒと接地線との間に、抵抗Ｒ0 ，Ｒ1 ，
…，ＲN が並列接続されている。抵抗Ｒ0 に電界効果ト
ランジスタＴｒ0 が直列接続され、抵抗Ｒ1 に電界効果
トランジスタＴｒ1 が直列接続され、また、抵抗ＲNに
電界効果トランジスタＴｒN が直列接続されている。ト
ランジスタＴｒ0 のゲートは電圧値Ｖ0 の制御信号の入
力端子Ｔ0 に接続され、トランジスタＴｒ1 のゲートは
電圧値Ｖ1 の制御信号の入力端子Ｔ1 に接続され、ま
た、トランジスタＴｒN のゲートは電圧値ＶN の制御信
号の入力端子ＴN に接続されている。基準抵抗Ｒｒとト
ランジスタＴｒ0 ，Ｔｒ1 ，…，またはＴｒN との接続
中点から、図１の高周波遮断抵抗Ｒｃ側と接続される出
力端子Ｔｏが取り出されている。
ス電圧Ｖｇｇの供給端子Ｔｇｇに基準抵抗Ｒｃが接続さ
れ、基準抵抗Ｒｒと接地線との間に、抵抗Ｒ0 ，Ｒ1 ，
…，ＲN が並列接続されている。抵抗Ｒ0 に電界効果ト
ランジスタＴｒ0 が直列接続され、抵抗Ｒ1 に電界効果
トランジスタＴｒ1 が直列接続され、また、抵抗ＲNに
電界効果トランジスタＴｒN が直列接続されている。ト
ランジスタＴｒ0 のゲートは電圧値Ｖ0 の制御信号の入
力端子Ｔ0 に接続され、トランジスタＴｒ1 のゲートは
電圧値Ｖ1 の制御信号の入力端子Ｔ1 に接続され、ま
た、トランジスタＴｒN のゲートは電圧値ＶN の制御信
号の入力端子ＴN に接続されている。基準抵抗Ｒｒとト
ランジスタＴｒ0 ，Ｔｒ1 ，…，またはＴｒN との接続
中点から、図１の高周波遮断抵抗Ｒｃ側と接続される出
力端子Ｔｏが取り出されている。
【００３３】このような構成の回路では、バイアス調整
回路１内のトランジスタのオン／オフにより、抵抗とト
ランジスタの各直列接続部分を電流経路とするか否か切
り替えられる。すなわち、トランジスタがオンのとき、
このトランジスタが接続された直列接続部分は電流経路
として機能し、トランジスタがオフのとき、このトラン
ジスタが接続された直列接続部分はオープン状態となっ
て電流経路として機能しない。本回路では、制御信号の
論理の組合せを変えることで、電流経路として寄与する
直列接続部分の組合せが変化し、その結果、トータル抵
抗値を多段階に変更できる。
回路１内のトランジスタのオン／オフにより、抵抗とト
ランジスタの各直列接続部分を電流経路とするか否か切
り替えられる。すなわち、トランジスタがオンのとき、
このトランジスタが接続された直列接続部分は電流経路
として機能し、トランジスタがオフのとき、このトラン
ジスタが接続された直列接続部分はオープン状態となっ
て電流経路として機能しない。本回路では、制御信号の
論理の組合せを変えることで、電流経路として寄与する
直列接続部分の組合せが変化し、その結果、トータル抵
抗値を多段階に変更できる。
【００３４】なお、図２（Ｂ）および（Ｃ）において、
抵抗Ｒ0 ，Ｒ1 ，…，ＲN の各抵抗値をｒ0 ，ｒ1 ，
…，ｒN と表記しているが、その抵抗値は任意である。
したがって、図２（Ｂ）および（Ｃ）に示す回路構成
は、図２（Ａ）の回路構成と比較すると、抵抗Ｒ0 ，Ｒ
1 ，…，ＲN を形成する分の面積が大きくなるが、各抵
抗値が任意であることから、トータル抵抗値を構成する
抵抗の組合せの自由度が大きく、したがって、所望の抵
抗値が得られやすいという利点がある。また、図２
（Ａ）および（Ｂ）における基準抵抗Ｒｒは、出力端子
Ｔｏが一定電圧Ｖｇｇに固定されないように設けられて
いるが、省略も可能である。その場合、出力端子Ｔｏ
は、トランジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN の接続中
点から引き出す構成とする。さらに、たとえば、トラン
ジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN の何れかを必ずオフ
とし、そのときの抵抗値が十分大きなことを前提とし
て、図１における高周波遮断抵抗Ｒｃの省略も可能であ
る。
抵抗Ｒ0 ，Ｒ1 ，…，ＲN の各抵抗値をｒ0 ，ｒ1 ，
…，ｒN と表記しているが、その抵抗値は任意である。
したがって、図２（Ｂ）および（Ｃ）に示す回路構成
は、図２（Ａ）の回路構成と比較すると、抵抗Ｒ0 ，Ｒ
1 ，…，ＲN を形成する分の面積が大きくなるが、各抵
抗値が任意であることから、トータル抵抗値を構成する
抵抗の組合せの自由度が大きく、したがって、所望の抵
抗値が得られやすいという利点がある。また、図２
（Ａ）および（Ｂ）における基準抵抗Ｒｒは、出力端子
Ｔｏが一定電圧Ｖｇｇに固定されないように設けられて
いるが、省略も可能である。その場合、出力端子Ｔｏ
は、トランジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN の接続中
点から引き出す構成とする。さらに、たとえば、トラン
ジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN の何れかを必ずオフ
とし、そのときの抵抗値が十分大きなことを前提とし
て、図１における高周波遮断抵抗Ｒｃの省略も可能であ
る。
【００３５】図３は、バイアス調整回路に図２（Ｂ）の
基本構成を採用した場合の具体的例（Ｎ＝２）を示す回
路図である。図３に示す回路では、出力端子Ｔｏと基準
電位端子Ｔｓｓとの間に３つの抵抗Ｒ0 〜Ｒ2 が直列接
続されている。抵抗Ｒ0 の値をｒとすると、抵抗Ｒ1 の
値が２ｒ、抵抗Ｒ2 の値が４ｒと、一般式２N ｒで表さ
れる抵抗値設定がなされている。なお、本例では、出力
端子Ｔｏと基準電位端子Ｔｓｓとの間に、出力端子Ｔｏ
の直流電圧レベル変動を防止するためのキャパシタＣｃ
が接続されている。
基本構成を採用した場合の具体的例（Ｎ＝２）を示す回
路図である。図３に示す回路では、出力端子Ｔｏと基準
電位端子Ｔｓｓとの間に３つの抵抗Ｒ0 〜Ｒ2 が直列接
続されている。抵抗Ｒ0 の値をｒとすると、抵抗Ｒ1 の
値が２ｒ、抵抗Ｒ2 の値が４ｒと、一般式２N ｒで表さ
れる抵抗値設定がなされている。なお、本例では、出力
端子Ｔｏと基準電位端子Ｔｓｓとの間に、出力端子Ｔｏ
の直流電圧レベル変動を防止するためのキャパシタＣｃ
が接続されている。
【００３６】図４に、制御信号の論理値とゲート・ソー
ス間電圧Ｖｇｓとの対応関係を表にまとめて示す。制御
信号Ｖ0 〜Ｖ2 が全てハイレベルのとき、トランジスタ
Ｔｒ0 〜Ｔｒ2 が全てオンして、トータル抵抗はトラン
ジスタのオン抵抗のみで無視できるほど小さいため、信
号処理用トランジスタＦＥＴ１のゲート・ソース間電圧
Ｖｇｓは、ほぼ接地電位０Ｖとなり最小値をとる。一
方、制御信号Ｖ0 〜Ｖ2 が全てローレベルのとき、トラ
ンジスタＴｒ0 〜Ｔｒ2 が全てオフして、トータル抵抗
は７ｒとなり、信号処理用トランジスタＦＥＴ１のゲー
ト・ソース間電圧Ｖｇｓは、最大値｛７ｒ／（Ｒ＋７
ｒ）｝Ｖｇｇをとる。制御信号の他の論理の組合せにお
いては、図４に示すように、その組合せに応じてゲート
・ソース間電圧Ｖｇｓは最大値と最小値の中間の値をと
る。
ス間電圧Ｖｇｓとの対応関係を表にまとめて示す。制御
信号Ｖ0 〜Ｖ2 が全てハイレベルのとき、トランジスタ
Ｔｒ0 〜Ｔｒ2 が全てオンして、トータル抵抗はトラン
ジスタのオン抵抗のみで無視できるほど小さいため、信
号処理用トランジスタＦＥＴ１のゲート・ソース間電圧
Ｖｇｓは、ほぼ接地電位０Ｖとなり最小値をとる。一
方、制御信号Ｖ0 〜Ｖ2 が全てローレベルのとき、トラ
ンジスタＴｒ0 〜Ｔｒ2 が全てオフして、トータル抵抗
は７ｒとなり、信号処理用トランジスタＦＥＴ１のゲー
ト・ソース間電圧Ｖｇｓは、最大値｛７ｒ／（Ｒ＋７
ｒ）｝Ｖｇｇをとる。制御信号の他の論理の組合せにお
いては、図４に示すように、その組合せに応じてゲート
・ソース間電圧Ｖｇｓは最大値と最小値の中間の値をと
る。
【００３７】このように本例では、外部からの制御信号
の論理制御により、ゲートバイアス量を変え、ゲート・
ソース間電圧Ｖｇｓを８段階可変とすることができる。
したがって、パッケージング後もゲート・ソース間電圧
Ｖｇｓの変更により、信号処理用トランジスタのドレイ
ン電流の調整が可能である。また、この信号処理回路で
は、バイアス調整のため抵抗やトランジスタが必要であ
るが、従来の、ワイヤボンディング時のパッドの選択に
よる抵抗切り替え方法に比べると面積の増加量は小さ
い。
の論理制御により、ゲートバイアス量を変え、ゲート・
ソース間電圧Ｖｇｓを８段階可変とすることができる。
したがって、パッケージング後もゲート・ソース間電圧
Ｖｇｓの変更により、信号処理用トランジスタのドレイ
ン電流の調整が可能である。また、この信号処理回路で
は、バイアス調整のため抵抗やトランジスタが必要であ
るが、従来の、ワイヤボンディング時のパッドの選択に
よる抵抗切り替え方法に比べると面積の増加量は小さ
い。
【００３８】第２実施形態 図５は、第２実施形態に係る信号処理回路の要部構成を
示す図である。
示す図である。
【００３９】本実施形態では、信号処理用トランジスタ
ＦＥＴ１のゲートに、直接、バイアス調整回路が接続さ
れていない。信号処理用トランジスタＦＥＴ１の近く
に、同じサイズで同時形成されるモニタ用トランジスタ
ＦＥＴ２が設けられ、両トランジスタＦＥＴ１とＦＥＴ
２のゲート同士が、デカップリング手段３を介して接続
されている。モニタ用トランジスタＦＥＴ２のソースは
接地され、ゲートとドレイン間に電圧レベルシフト手段
４が接続されている。また、モニタ用トランジスタＦＥ
Ｔ２のドレインとゲートバイアス電圧Ｖｇｇの供給端子
Ｔｇｇとの間に、バイアス調整回路１０が接続されてい
る。
ＦＥＴ１のゲートに、直接、バイアス調整回路が接続さ
れていない。信号処理用トランジスタＦＥＴ１の近く
に、同じサイズで同時形成されるモニタ用トランジスタ
ＦＥＴ２が設けられ、両トランジスタＦＥＴ１とＦＥＴ
２のゲート同士が、デカップリング手段３を介して接続
されている。モニタ用トランジスタＦＥＴ２のソースは
接地され、ゲートとドレイン間に電圧レベルシフト手段
４が接続されている。また、モニタ用トランジスタＦＥ
Ｔ２のドレインとゲートバイアス電圧Ｖｇｇの供給端子
Ｔｇｇとの間に、バイアス調整回路１０が接続されてい
る。
【００４０】本実施形態におけるバイアス調整回路１０
は、第１実施形態に係る図２（Ａ）〜（Ｃ）において、
それぞれ基準抵抗Ｒｒを省略したものを用いることがで
きる。
は、第１実施形態に係る図２（Ａ）〜（Ｃ）において、
それぞれ基準抵抗Ｒｒを省略したものを用いることがで
きる。
【００４１】また、本実施形態では、必要に応じて、信
号処理用トランジスタＦＥＴ１のドレイン電流ｉ１を検
出する手段、たとえば電流計５と、この電流計５をモニ
タしながらバイアス調整回路１０に印加する制御信号の
論理の組合せを変更する制御回路６とを追加的に設けて
もよい。この構成では、制御信号を外部から印加する必
要がなく、信号処理用トランジスタＦＥＴ１のドレイン
電流ｉ１を一定値に自動調整できる。
号処理用トランジスタＦＥＴ１のドレイン電流ｉ１を検
出する手段、たとえば電流計５と、この電流計５をモニ
タしながらバイアス調整回路１０に印加する制御信号の
論理の組合せを変更する制御回路６とを追加的に設けて
もよい。この構成では、制御信号を外部から印加する必
要がなく、信号処理用トランジスタＦＥＴ１のドレイン
電流ｉ１を一定値に自動調整できる。
【００４２】図６に、バイアス調整回路１０の基本構成
を図２（Ａ）型とした場合を例に、具体的回路の一例を
示す。
を図２（Ａ）型とした場合を例に、具体的回路の一例を
示す。
【００４３】図６において、信号処理用トランジスタＦ
ＥＴ１のドレインとソース間には、直流バイアス電源Ｖ
ＤＣ１（電圧値Ｖｄ）が接続されている。モニタ用トラ
ンジスタＦＥＴ２のドレインには、抵抗Ｒ０、トランジ
スタＴｒ0 ，Ｔｒ1 ，Ｔｒ2，Ｔｒ3 が直列接続されて
いる。また、トランジスタＴｒ0 とモニタ用トランジス
タＦＥＴ２のソースとの間には、直流バイアス電源ＶＤ
Ｃ２（電圧値Ｖｇｇ）が直列接続されている。両トラン
ジスタＦＥＴ１，ＦＥＴ２のソースは接地されている。
モニタ用トランジスタＦＥＴ２のドレインとゲート間に
は、電圧レベルシフト手段としてダイオードＤが接続さ
れている。本例では、電界効果トランジスタのソース・
ドレイン間が短絡されてダイオードＤとして用いられて
いる。信号処理用トランジスタＦＥＴ１およびモニタ用
トランジスタＦＥＴ２のゲート同士が、デカップリング
手段としての抵抗Ｒ２を介して接続されている。抵抗Ｒ
２とモニタ用トランジスタＦＥＴ２のゲートとの接続中
点と接地電位との間に、抵抗Ｒ３およびキャパシタＣが
並列に接続されている。抵抗Ｒ３はダイオードＤととも
にモニタ用トランジスタＦＥＴ２のゲート電位を決定す
る抵抗であり、キャパシタＣは高周波接地用である。
ＥＴ１のドレインとソース間には、直流バイアス電源Ｖ
ＤＣ１（電圧値Ｖｄ）が接続されている。モニタ用トラ
ンジスタＦＥＴ２のドレインには、抵抗Ｒ０、トランジ
スタＴｒ0 ，Ｔｒ1 ，Ｔｒ2，Ｔｒ3 が直列接続されて
いる。また、トランジスタＴｒ0 とモニタ用トランジス
タＦＥＴ２のソースとの間には、直流バイアス電源ＶＤ
Ｃ２（電圧値Ｖｇｇ）が直列接続されている。両トラン
ジスタＦＥＴ１，ＦＥＴ２のソースは接地されている。
モニタ用トランジスタＦＥＴ２のドレインとゲート間に
は、電圧レベルシフト手段としてダイオードＤが接続さ
れている。本例では、電界効果トランジスタのソース・
ドレイン間が短絡されてダイオードＤとして用いられて
いる。信号処理用トランジスタＦＥＴ１およびモニタ用
トランジスタＦＥＴ２のゲート同士が、デカップリング
手段としての抵抗Ｒ２を介して接続されている。抵抗Ｒ
２とモニタ用トランジスタＦＥＴ２のゲートとの接続中
点と接地電位との間に、抵抗Ｒ３およびキャパシタＣが
並列に接続されている。抵抗Ｒ３はダイオードＤととも
にモニタ用トランジスタＦＥＴ２のゲート電位を決定す
る抵抗であり、キャパシタＣは高周波接地用である。
【００４４】信号処理用トランジスタＦＥＴ１とモニタ
用トランジスタＦＥＴ２は、ウエハ内で互いに近い位置
に形成された場合、そのしきい値電圧も近い値を示す。
両トランジスタＦＥＴ１，ＦＥＴ２がディプリージョン
形の場合、そのしきい値電圧Ｖｔｈが設計値より深い、
すなわち負極性で大きな値を示すとき、モニタ用トラン
ジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より大
きい。このため、抵抗Ｒ０の電圧降下が大きく、モニタ
用トランジスタＦＥＴ２のドレイン電圧は予定した値に
対し低下する。この電圧は、ダイオードＤによって所定
電圧レベルだけ低下した後にモニタ用ＦＥＴ２のゲート
に伝達され、モニタ用トランジスタＦＥＴ２のゲートを
閉じる方向に作用する。また、このレベル低下後の電圧
はデカップリング抵抗Ｒ２を通して信号処理用トランジ
スタＦＥＴ１のゲートにも伝達され、そのゲートを閉じ
るように作用する。このため、信号処理用トランジスタ
ＦＥＴ１のドレイン電流Ｉ１が減少し、結果として、所
望の設計値に近いドレイン電流値に調整される。
用トランジスタＦＥＴ２は、ウエハ内で互いに近い位置
に形成された場合、そのしきい値電圧も近い値を示す。
両トランジスタＦＥＴ１，ＦＥＴ２がディプリージョン
形の場合、そのしきい値電圧Ｖｔｈが設計値より深い、
すなわち負極性で大きな値を示すとき、モニタ用トラン
ジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より大
きい。このため、抵抗Ｒ０の電圧降下が大きく、モニタ
用トランジスタＦＥＴ２のドレイン電圧は予定した値に
対し低下する。この電圧は、ダイオードＤによって所定
電圧レベルだけ低下した後にモニタ用ＦＥＴ２のゲート
に伝達され、モニタ用トランジスタＦＥＴ２のゲートを
閉じる方向に作用する。また、このレベル低下後の電圧
はデカップリング抵抗Ｒ２を通して信号処理用トランジ
スタＦＥＴ１のゲートにも伝達され、そのゲートを閉じ
るように作用する。このため、信号処理用トランジスタ
ＦＥＴ１のドレイン電流Ｉ１が減少し、結果として、所
望の設計値に近いドレイン電流値に調整される。
【００４５】反対に、両トランジスタＦＥＴ１，ＦＥＴ
２のしきい値電圧Ｖｔｈが設計値より浅い、すなわち負
極性で小さな値を示すとき、モニタ用トランジスタＦＥ
Ｔ２のドレイン電流Ｉ２は予定した値より小さい。この
ため、抵抗Ｒ０の電圧降下が小さく、モニタ用トランジ
スタＦＥＴ２のドレイン電圧は予定した値に対し上昇す
る。これに応じて信号処理用トランジスタＦＥＴ１のゲ
ート電位も上昇し、当該トランジスタＦＥＴ１のドレイ
ン電流Ｉ１が上昇して、設計値に近いドレイン電流値に
調整される。
２のしきい値電圧Ｖｔｈが設計値より浅い、すなわち負
極性で小さな値を示すとき、モニタ用トランジスタＦＥ
Ｔ２のドレイン電流Ｉ２は予定した値より小さい。この
ため、抵抗Ｒ０の電圧降下が小さく、モニタ用トランジ
スタＦＥＴ２のドレイン電圧は予定した値に対し上昇す
る。これに応じて信号処理用トランジスタＦＥＴ１のゲ
ート電位も上昇し、当該トランジスタＦＥＴ１のドレイ
ン電流Ｉ１が上昇して、設計値に近いドレイン電流値に
調整される。
【００４６】ところが、信号処理用とモニタ用のトラン
ジスタしきい値電圧Ｖｔｈは完全に一致しないうえ、組
み立て時のストレスを含む様々な要因でしきい値電圧Ｖ
ｔｈが変動し、これに応じて相互コンダクタンスｇｍも
変動する。このため、ドレイン電流を一定とするには、
組み立て後にバイアス電圧を調整する必要が生じる。
ジスタしきい値電圧Ｖｔｈは完全に一致しないうえ、組
み立て時のストレスを含む様々な要因でしきい値電圧Ｖ
ｔｈが変動し、これに応じて相互コンダクタンスｇｍも
変動する。このため、ドレイン電流を一定とするには、
組み立て後にバイアス電圧を調整する必要が生じる。
【００４７】図６に示す回路では、トランジスタＴ
ｒ0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 のゲートに印加される制
御信号Ｖ0 〜Ｖ4 の論理の組合せを変化させることで、
このバイアス調整を外部から行うことができる。
ｒ0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 のゲートに印加される制
御信号Ｖ0 〜Ｖ4 の論理の組合せを変化させることで、
このバイアス調整を外部から行うことができる。
【００４８】図７に、トランジスタのオン／オフと抵抗
Ｒ０を含む合計抵抗との対応関係を表にまとめて示す。
図７は、抵抗Ｒ０を１ｋΩ、各トランジスタのオン抵抗
が５Ω、オフ抵抗が０．５ｋΩの場合を示す。本例で
は、制御信号の論理レベルに応じたてトランジスタＴｒ
0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 のオン／オフの組合せによ
り、合計抵抗を１ｋΩから３ｋΩまで０．５ｋΩステッ
プで変更できる。したがって、パッケージング後もバイ
アス調整回路１０内のの合計抵抗を調整して、信号処理
用トランジスタＦＥＴ１に印加されるゲート・ソース間
電圧Ｖｇｓを変え、その結果、ドレイン電流の微調整が
可能である。また、この信号処理回路では、ドレイン電
流の検出用の電流計５および制御回路６を内蔵させるこ
とにより、外部から制御信号を印加しなくとも、ドレイ
ン電流の自動調整が可能となる。
Ｒ０を含む合計抵抗との対応関係を表にまとめて示す。
図７は、抵抗Ｒ０を１ｋΩ、各トランジスタのオン抵抗
が５Ω、オフ抵抗が０．５ｋΩの場合を示す。本例で
は、制御信号の論理レベルに応じたてトランジスタＴｒ
0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 のオン／オフの組合せによ
り、合計抵抗を１ｋΩから３ｋΩまで０．５ｋΩステッ
プで変更できる。したがって、パッケージング後もバイ
アス調整回路１０内のの合計抵抗を調整して、信号処理
用トランジスタＦＥＴ１に印加されるゲート・ソース間
電圧Ｖｇｓを変え、その結果、ドレイン電流の微調整が
可能である。また、この信号処理回路では、ドレイン電
流の検出用の電流計５および制御回路６を内蔵させるこ
とにより、外部から制御信号を印加しなくとも、ドレイ
ン電流の自動調整が可能となる。
【００４９】
【発明の効果】本発明によれば、チップ面積を余り増大
させずに、パッケージング後でも外部から制御によりバ
イアス電圧を微調整し、あるいは外部からの制御なしで
バイアス電圧を自動的に微調整することが可能なバイア
ス調整回路と、これを備えた信号処理回路を提供するこ
とができる。
させずに、パッケージング後でも外部から制御によりバ
イアス電圧を微調整し、あるいは外部からの制御なしで
バイアス電圧を自動的に微調整することが可能なバイア
ス調整回路と、これを備えた信号処理回路を提供するこ
とができる。
【図１】第１実施形態に係る信号処理回路の要部構成を
示す図である。
示す図である。
【図２】第１実施形態に係るバイアス調整回路の基本構
成例を３例示す回路図である。
成例を３例示す回路図である。
【図３】第１実施形態に係る信号処理回路において、バ
イアス調整回路に図２（Ｂ）の基本構成を採用した場合
の具体的例（Ｎ＝２）を示す回路図である。
イアス調整回路に図２（Ｂ）の基本構成を採用した場合
の具体的例（Ｎ＝２）を示す回路図である。
【図４】第１実施形態に係る図３の回路において、制御
信号の論理値とゲート・ソース間電圧Ｖｇｓとの対応関
係を示す表である。
信号の論理値とゲート・ソース間電圧Ｖｇｓとの対応関
係を示す表である。
【図５】第２実施形態に係る信号処理回路の要部構成を
示す図である。
示す図である。
【図６】第２実施形態に係るバイアス調整回路の基本構
成を図２（Ａ）型とした場合の具体例を示す回路図であ
る。
成を図２（Ａ）型とした場合の具体例を示す回路図であ
る。
【図７】第２実施形態に係る図６に示す回路において、
トランジスタのオン／オフと抵抗Ｒ０を含む合計抵抗と
の対応関係を示す表である。
トランジスタのオン／オフと抵抗Ｒ０を含む合計抵抗と
の対応関係を示す表である。
【図８】従来の自動バイアス調整回路の一構成例を示す
回路図である。
回路図である。
１，１０…バイアス調整回路、２…負荷、３…デカップ
リング手段、４…電圧レベルシフト手段、５…電流計
（検出手段）、６…制御回路、ＦＥＴ１…信号処理用ト
ランジスタ、ＦＥＴ２…モニタ用トランジスタ、Ｒ0 〜
ＲN …抵抗、Ｔｒ0 〜ＴｒN …トランジスタ（スイッチ
ング素子）、Ｒｒ…基準抵抗、Ｔｇｇ…ゲートバイアス
電圧の供給端子（第１端子）、Ｔｏ…出力端子（第１端
子）、Ｔｓｓ…基準電位の供給端子（第２端子）、Ｔｃ
0 〜ＴｃN …制御信号の入力端子（制御端子）、Ｖ0 〜
ＶN …制御信号の電圧値。
リング手段、４…電圧レベルシフト手段、５…電流計
（検出手段）、６…制御回路、ＦＥＴ１…信号処理用ト
ランジスタ、ＦＥＴ２…モニタ用トランジスタ、Ｒ0 〜
ＲN …抵抗、Ｔｒ0 〜ＴｒN …トランジスタ（スイッチ
ング素子）、Ｒｒ…基準抵抗、Ｔｇｇ…ゲートバイアス
電圧の供給端子（第１端子）、Ｔｏ…出力端子（第１端
子）、Ｔｓｓ…基準電位の供給端子（第２端子）、Ｔｃ
0 〜ＴｃN …制御信号の入力端子（制御端子）、Ｖ0 〜
ＶN …制御信号の電圧値。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX47 AX65 BX16 CX00 DX12 DX16 DX55 EY01 EY10 EY12 EY21 EY24 EZ00 EZ20 GX00 GX01 5J090 AA03 AA51 CA81 FA10 HA09 HA25 HA29 KA12 TA01 TA02 5J092 AA03 AA51 CA81 FA10 HA09 HA25 HA29 KA12 TA01 TA02
Claims (15)
- 【請求項１】信号処理用トランジスタと、当該信号処理
用トランジスタのバイアス電圧を調整するバイアス調整
回路とを有する信号処理回路であって、 上記バイアス調整回路内に、複数の制御端子と、 少なくとも一方に所定電圧が印加される第１および第２
端子と、 当該第１および第２端子間に接続され、上記複数の制御
端子に印加されるディジタル信号の論理に応じて導通と
遮断がそれぞれ制御され、上記第１および第２端子間の
抵抗値を変える複数のスイッチング素子とを有する信号
処理回路。 - 【請求項２】上記バイアス調整回路が、上記信号処理用
トランジスタの制御端子と、他の２端子の何れか一方と
の間に接続されている請求項１に記載の信号処理回路。 - 【請求項３】上記複数のスイッチング素子は、上記第１
および第２端子間に直列接続されている請求項１に記載
の信号処理回路。 - 【請求項４】上記複数のスイッチング素子のぞれぞれに
対し、抵抗が並列接続されている請求項３に記載の信号
処理回路。 - 【請求項５】上記直列接続された複数のスイッチング素
子の一方端と上記第１または第２端子との間に、基準抵
抗が接続されている請求項３に記載の信号処理回路。 - 【請求項６】上記直列接続された複数のスイッチング素
子の一方端と上記第１または第２端子との間に、基準抵
抗が接続されている請求項４に記載の信号処理回路。 - 【請求項７】上記スイッチング素子に並列接続された各
抵抗は、全体として２のＮ乗（Ｎ：連続した整数）に比
例した大きさの抵抗群を構成する値に設定されている請
求項４に記載の信号処理回路。 - 【請求項８】上記複数のスイッチング素子は、上記第１
および第２端子間に並列接続されている請求項１に記載
の信号処理回路。 - 【請求項９】上記複数のスイッチング素子のぞれぞれに
対し、抵抗が直列接続されている請求項８に記載の信号
処理回路。 - 【請求項１０】上記スイッチング素子にそれぞれ直列接
続された複数の上記抵抗は、所望の可変ステップ値を単
位として異なる値に設定されている請求項９に記載の信
号処理回路。 - 【請求項１１】上記信号処理用トランジスタの上記バイ
アス電圧に応じた特性値を検出する検出手段と、 上記特性値に基づいて、上記バイアス調整回路の複数の
制御端子に出力される上記ディジタル信号の論理値を変
更する制御回路とをさらに有する請求項１に記載の信号
処理回路。 - 【請求項１２】信号処理用トランジスタと、当該信号処
理用トランジスタのバイアス電圧を調整するバイアス調
整回路とを有する信号処理回路であって、 第１および第２の電源電圧供給線間に直列接続されたモ
ニタ用トランジスタおよび可変抵抗回路と、 上記モニタ用トランジスタおよび上記可変抵抗回路の接
続中点とモニタ用トランジスタの制御端子との間に接続
された電圧レベルシフト手段と、 上記モニタ用トランジスタの制御端子と上記信号処理用
トランジスタの制御端子との間に接続されたデカップリ
ング手段とを上記バイアス調整回路内に有する信号処理
回路。 - 【請求項１３】上記可変抵抗回路は、上記第１の電源電
圧供給線と上記モニタ用トランジスタとの間に直列接続
され、上記複数の制御端子に印加されるディジタル信号
の論理に応じて導通と遮断が制御される複数のスイッチ
ング素子を有する請求項１２に記載の信号処理回路。 - 【請求項１４】複数の制御端子と、トランジスタに接続
される第１端子と、電源電圧または基準電圧の供給線に
接続される第２端子とを有し、制御端子に印加される信
号に応じて第１および第２端子間の抵抗値を変更可能な
バイアス調整回路であって、 上記複数の制御端子に印加されるディジタル信号の論理
に応じて、導通と遮断が制御される複数のスイッチング
素子が、上記第１および第２端子間に直列接続されてい
るバイアス調整回路。 - 【請求項１５】複数の制御端子と、トランジスタに接続
される第１端子と、電源電圧または基準電圧の供給線に
接続される第２端子とを有し、制御端子に印加される信
号に応じて第１および第２端子間の抵抗値を変更可能な
バイアス調整回路であって、上記複数の制御端子に印加
されるディジタル信号の論理に応じて、導通と遮断が制
御される複数のスイッチング素子が、上記第１および第
２端子間に並列接続されているバイアス調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024833A JP4604299B2 (ja) | 2000-01-28 | 2000-01-28 | 信号処理回路およびバイアス調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024833A JP4604299B2 (ja) | 2000-01-28 | 2000-01-28 | 信号処理回路およびバイアス調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217654A true JP2001217654A (ja) | 2001-08-10 |
| JP4604299B2 JP4604299B2 (ja) | 2011-01-05 |
Family
ID=18550762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000024833A Expired - Fee Related JP4604299B2 (ja) | 2000-01-28 | 2000-01-28 | 信号処理回路およびバイアス調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4604299B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004706A (ja) * | 2006-06-21 | 2008-01-10 | Mitsumi Electric Co Ltd | 発光ダイオード駆動回路 |
| JP2008067188A (ja) * | 2006-09-08 | 2008-03-21 | Ricoh Co Ltd | 差動増幅回路及びその差動増幅回路を使用した充電制御装置 |
| WO2011030663A1 (ja) | 2009-09-14 | 2011-03-17 | ミツミ電機株式会社 | 半導体集積回路及び受信装置 |
| JP2020022163A (ja) * | 2018-08-01 | 2020-02-06 | スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. | 可変電力増幅器バイアスインピーダンス |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446450A (en) * | 1977-09-20 | 1979-04-12 | Maspro Denko Kk | Amplifier oscillation eliminator |
| JPH0583041A (ja) * | 1990-11-30 | 1993-04-02 | Nec Corp | ゲートバイアス制御回路 |
| JPH0794961A (ja) * | 1993-09-24 | 1995-04-07 | Toshiba Corp | 高周波増幅モジュール |
| JPH0946151A (ja) * | 1995-07-26 | 1997-02-14 | Saitama Nippon Denki Kk | 電流帰還バイアス増幅回路 |
| US5670912A (en) * | 1996-01-31 | 1997-09-23 | Motorola, Inc. | Variable supply biasing method and apparatus for an amplifier |
| JPH10290129A (ja) * | 1997-04-11 | 1998-10-27 | Sony Corp | 高周波増幅器 |
| JPH1155122A (ja) * | 1997-06-02 | 1999-02-26 | Seiko Epson Corp | デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置 |
| JPH11163640A (ja) * | 1997-11-27 | 1999-06-18 | Mitsubishi Electric Corp | 電力増幅器，及び電力増幅器用バイアス回路 |
-
2000
- 2000-01-28 JP JP2000024833A patent/JP4604299B2/ja not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446450A (en) * | 1977-09-20 | 1979-04-12 | Maspro Denko Kk | Amplifier oscillation eliminator |
| JPH0583041A (ja) * | 1990-11-30 | 1993-04-02 | Nec Corp | ゲートバイアス制御回路 |
| JPH0794961A (ja) * | 1993-09-24 | 1995-04-07 | Toshiba Corp | 高周波増幅モジュール |
| JPH0946151A (ja) * | 1995-07-26 | 1997-02-14 | Saitama Nippon Denki Kk | 電流帰還バイアス増幅回路 |
| US5670912A (en) * | 1996-01-31 | 1997-09-23 | Motorola, Inc. | Variable supply biasing method and apparatus for an amplifier |
| JPH10290129A (ja) * | 1997-04-11 | 1998-10-27 | Sony Corp | 高周波増幅器 |
| JPH1155122A (ja) * | 1997-06-02 | 1999-02-26 | Seiko Epson Corp | デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置 |
| JPH11163640A (ja) * | 1997-11-27 | 1999-06-18 | Mitsubishi Electric Corp | 電力増幅器，及び電力増幅器用バイアス回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004706A (ja) * | 2006-06-21 | 2008-01-10 | Mitsumi Electric Co Ltd | 発光ダイオード駆動回路 |
| JP2008067188A (ja) * | 2006-09-08 | 2008-03-21 | Ricoh Co Ltd | 差動増幅回路及びその差動増幅回路を使用した充電制御装置 |
| WO2011030663A1 (ja) | 2009-09-14 | 2011-03-17 | ミツミ電機株式会社 | 半導体集積回路及び受信装置 |
| CN102598517A (zh) * | 2009-09-14 | 2012-07-18 | 三美电机株式会社 | 半导体集成电路以及接收装置 |
| JP2020022163A (ja) * | 2018-08-01 | 2020-02-06 | スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. | 可変電力増幅器バイアスインピーダンス |
| US11894808B2 (en) | 2018-08-01 | 2024-02-06 | Skyworks Solutions, Inc. | Power amplifier with variable bias impedance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4604299B2 (ja) | 2011-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
| JP2000049585A (ja) | 出力バッファ回路 | |
| JP2665025B2 (ja) | 増幅器回路 | |
| US5999043A (en) | On-chip high resistance device for passive low pass filters with programmable poles | |
| US5424663A (en) | Integrated high voltage differential sensor using the inverse gain of high voltage transistors | |
| US7304506B2 (en) | Differential output circuit and semiconductor device having the same | |
| EP0774834B1 (en) | Variable gain amplification circuitry | |
| EP0357366B1 (en) | Improved current mirror circuit | |
| US7336119B2 (en) | Gate driver output stage with bias circuit for high and wide operating voltage range | |
| US20070177323A1 (en) | High voltage switch using low voltage cmos transistors | |
| JP2001217654A (ja) | 信号処理回路およびバイアス調整回路 | |
| TWI535218B (zh) | A semiconductor integrated circuit having a variable resistance circuit | |
| US20050093628A1 (en) | Differential amplifier circuit and multistage amplifier circuit | |
| JP3566118B2 (ja) | クランプ回路を有する集積回路 | |
| US6720818B1 (en) | Method and apparatus for maximizing an amplitude of an output signal of a differential multiplexer | |
| US6268750B1 (en) | Flattened resistance response for an electrical output driver | |
| US20020075056A1 (en) | Subthreshold cmos integrator | |
| EP0645890B1 (en) | BiCMOS logic circuit | |
| JPH08213893A (ja) | 半導体集積回路 | |
| US7109582B2 (en) | Semiconductor device for testing semiconductors | |
| JPH11112247A (ja) | 出力バッファ回路 | |
| US20230268897A1 (en) | Nonlinear frequency compensation system | |
| US20060181347A1 (en) | Delay circuit and method therefor | |
| US6831488B1 (en) | Semiconductor integrated circuit device having an active pull-up/pull-down circuit | |
| US5296754A (en) | Push-pull circuit resistant to power supply and temperature induced distortion |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061130 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100323 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100907 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100920 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |