JPH0946151A - 電流帰還バイアス増幅回路 - Google Patents
電流帰還バイアス増幅回路Info
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- JPH0946151A JPH0946151A JP19032795A JP19032795A JPH0946151A JP H0946151 A JPH0946151 A JP H0946151A JP 19032795 A JP19032795 A JP 19032795A JP 19032795 A JP19032795 A JP 19032795A JP H0946151 A JPH0946151 A JP H0946151A
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Abstract
(57)【要約】
【課題】過大入力信号による経時経年的なトランジスタ
の出力電圧の低下と入力信号波形の波形歪みを防止す
る。 【解決手段】トランジスタ２は入力端子１に入力されカ
ップリング用コンデンサ１２を通過した高周波信号を増
幅する。コンデンサ１３は増幅された高周波信号を出力
端子３に出力する。制御回路９はトランジスタ２のベー
ス電圧（ＶB ）１５および基準電圧（ＶA ）１１を比較
しその電圧差に応じたビット制御信号１６を出力する。
可変抵抗回路１０はビット制御信号１６により抵抗値を
可変する。ベースブリーダ抵抗５は可変抵抗回路１０の
抵抗とにより、電源電圧（ＶCC）１４を分圧しトランジ
スタ２のベースに出力する。エミッタ抵抗６およびバイ
パスコンデンサ７は電流帰還回路を構成する。コレクタ
抵抗８はコレクタ電流を制限する。
の出力電圧の低下と入力信号波形の波形歪みを防止す
る。 【解決手段】トランジスタ２は入力端子１に入力されカ
ップリング用コンデンサ１２を通過した高周波信号を増
幅する。コンデンサ１３は増幅された高周波信号を出力
端子３に出力する。制御回路９はトランジスタ２のベー
ス電圧（ＶB ）１５および基準電圧（ＶA ）１１を比較
しその電圧差に応じたビット制御信号１６を出力する。
可変抵抗回路１０はビット制御信号１６により抵抗値を
可変する。ベースブリーダ抵抗５は可変抵抗回路１０の
抵抗とにより、電源電圧（ＶCC）１４を分圧しトランジ
スタ２のベースに出力する。エミッタ抵抗６およびバイ
パスコンデンサ７は電流帰還回路を構成する。コレクタ
抵抗８はコレクタ電流を制限する。
Description
【０００１】
【発明の属する技術分野】本発明は電流帰還バイアス回
路に関し、特に過大入力信号により経時経年的に発生す
るトランジスタの特性劣化を防止する電流帰還バイアス
増幅回路に関する。
路に関し、特に過大入力信号により経時経年的に発生す
るトランジスタの特性劣化を防止する電流帰還バイアス
増幅回路に関する。
【０００２】
【従来の技術】一般に、トランジスタ増幅回路の動作は
バイアス動作点により、Ａ級、Ｂ級、Ｃ級に分類され
る。トランジスタ増幅回路に入力される入力信号が小信
号の場合は、バイアス動作点を中心に歪みなく増幅され
る（Ａ級動作）が、入力信号が大信号になるとトランジ
スタのベース・エミッタ間の整流動作により逆バイアス
電圧印加となり、バイアス動作点がマイナス側に遷移す
るためＢ級、Ｃ級動作となる。
バイアス動作点により、Ａ級、Ｂ級、Ｃ級に分類され
る。トランジスタ増幅回路に入力される入力信号が小信
号の場合は、バイアス動作点を中心に歪みなく増幅され
る（Ａ級動作）が、入力信号が大信号になるとトランジ
スタのベース・エミッタ間の整流動作により逆バイアス
電圧印加となり、バイアス動作点がマイナス側に遷移す
るためＢ級、Ｃ級動作となる。
【０００３】このＢ級、Ｃ級動作になると入力信号に波
形歪みが発生するばかりでなく、逆バイアス電圧が常時
トランジスタに印加されるため、トランジスタの電流増
幅率の低下とそれに伴うトランジスタ増幅回路の出力電
圧が経時経年的に発生することになる。
形歪みが発生するばかりでなく、逆バイアス電圧が常時
トランジスタに印加されるため、トランジスタの電流増
幅率の低下とそれに伴うトランジスタ増幅回路の出力電
圧が経時経年的に発生することになる。
【０００４】図６は従来の電流帰還バイアス増幅回路を
示す回路図である。
示す回路図である。
【０００５】従来の電流帰還バイアス増幅回路は、入力
端子１に接続され入力信号のＡＣカップリングを行なう
コンデンサ１２と、入力信号を増幅するトランジスタ２
と、増幅された信号をＡＣカップリングして出力端子３
に出力するコンデンサ１３と、電源電圧（ＶCC）１４
と、電源電圧（ＶCC）１４を分圧するバイアス抵抗４お
よびベースブリーダ抵抗５と、電流帰還用のエミッタ抵
抗６およびバイパスコンデンサ７と、コレクタ抵抗８と
から構成されている。
端子１に接続され入力信号のＡＣカップリングを行なう
コンデンサ１２と、入力信号を増幅するトランジスタ２
と、増幅された信号をＡＣカップリングして出力端子３
に出力するコンデンサ１３と、電源電圧（ＶCC）１４
と、電源電圧（ＶCC）１４を分圧するバイアス抵抗４お
よびベースブリーダ抵抗５と、電流帰還用のエミッタ抵
抗６およびバイパスコンデンサ７と、コレクタ抵抗８と
から構成されている。
【０００６】上述の回路に関し、例えば、「基礎電子工
学 電子回路編Ｉ 松下電器工学院編 ６０〜７３項、
１３６〜１３９項」には、トランジスタの増幅作用、電
流帰還バイアス回路に関する技術が記載されている。
学 電子回路編Ｉ 松下電器工学院編 ６０〜７３項、
１３６〜１３９項」には、トランジスタの増幅作用、電
流帰還バイアス回路に関する技術が記載されている。
【０００７】図７は図６に示す増幅回路の動作を示す図
であり、図７（ａ）はＡ級動作を、図７（ｂ）はＢ級、
Ｃ級動作を示す。
であり、図７（ａ）はＡ級動作を、図７（ｂ）はＢ級、
Ｃ級動作を示す。
【０００８】次に、図６および図７を参照して動作を説
明する。
明する。
【０００９】入力端子１に通常の入力信号が入力された
場合、トランジスタ２のベース・エミッタ電圧ＶBEは正
常電圧を維持し図７（ａ）に示すＡ級動作をする。
場合、トランジスタ２のベース・エミッタ電圧ＶBEは正
常電圧を維持し図７（ａ）に示すＡ級動作をする。
【００１０】過大入力信号が入力された場合、トランジ
スタ２のベース・エミッタを構成するダイオードによ
り、過大入力信号の整流電流がエミッタ抵抗６に流れる
ことにより発生する電圧降下がベース電圧１５に対して
逆電圧として作用し、ベース電圧１５が逆バイアスされ
るためバイアス動作点がマイナス側に遷移し、図７
（ｂ）に示すＢ級、Ｃ級動作に変化する。
スタ２のベース・エミッタを構成するダイオードによ
り、過大入力信号の整流電流がエミッタ抵抗６に流れる
ことにより発生する電圧降下がベース電圧１５に対して
逆電圧として作用し、ベース電圧１５が逆バイアスされ
るためバイアス動作点がマイナス側に遷移し、図７
（ｂ）に示すＢ級、Ｃ級動作に変化する。
【００１１】このため、トランジスタ２の出力波形に波
形歪みが発生するだけでなく、トランジスタ２のベース
・エミッタ間には逆バイアス電圧が印加され続けること
になる。ここで、図７（ａ），７（ｂ）のＩC はトラン
ジスタ２のコレクタ電流を示す。
形歪みが発生するだけでなく、トランジスタ２のベース
・エミッタ間には逆バイアス電圧が印加され続けること
になる。ここで、図７（ａ），７（ｂ）のＩC はトラン
ジスタ２のコレクタ電流を示す。
【００１２】このような逆バイアス電圧印加を避ける一
例として、特開昭６４−３０４６４号公報記載の「トラ
ンジスタインバータ装置」が知られている。
例として、特開昭６４−３０４６４号公報記載の「トラ
ンジスタインバータ装置」が知られている。
【００１３】この公報では、トランジスタのコレクタ・
エミッタ間の飽和電圧の変化を検知する電圧検知回路
と、トランジスタのターンオフおよびオフ状態のときに
トランジスタのベース・エミッタ間を逆バイアスする逆
バイアス電源と、電圧検知回路の信号により逆バイアス
電源の電圧値を変化させる逆バイアス用電源変換回路と
を備え、温度等によるコレクタ電流の増加によるトラン
ジスタのコレクタ・エミッタ間の飽和電圧を検出し、こ
れを一定に抑える技術が記載されている。
エミッタ間の飽和電圧の変化を検知する電圧検知回路
と、トランジスタのターンオフおよびオフ状態のときに
トランジスタのベース・エミッタ間を逆バイアスする逆
バイアス電源と、電圧検知回路の信号により逆バイアス
電源の電圧値を変化させる逆バイアス用電源変換回路と
を備え、温度等によるコレクタ電流の増加によるトラン
ジスタのコレクタ・エミッタ間の飽和電圧を検出し、こ
れを一定に抑える技術が記載されている。
【００１４】
【発明が解決しようとする課題】上述した従来の電流帰
還バイアス増幅回路は、入力端子に過大入力信号が印加
され続けると、トランジスタのベース・エミッタを構成
するダイオードにより過大入力信号の整流電流がエミッ
タ抵抗に流れることにより発生する電圧降下がベース電
圧に対して逆電圧として作用するため、ベース電圧が逆
バイアスされ、さらにトランジスタのベース・エミッタ
間の降伏電圧以上の逆電圧が印加され続けると、経時経
年的にトランジスタの直流電流増幅率が低下し、出力信
号が低下するという欠点を有している。
還バイアス増幅回路は、入力端子に過大入力信号が印加
され続けると、トランジスタのベース・エミッタを構成
するダイオードにより過大入力信号の整流電流がエミッ
タ抵抗に流れることにより発生する電圧降下がベース電
圧に対して逆電圧として作用するため、ベース電圧が逆
バイアスされ、さらにトランジスタのベース・エミッタ
間の降伏電圧以上の逆電圧が印加され続けると、経時経
年的にトランジスタの直流電流増幅率が低下し、出力信
号が低下するという欠点を有している。
【００１５】また、過大入力信号によりトランジスタの
バイアス動作点が変化し、入力信号波形に波形歪みが生
じるという欠点を有している。
バイアス動作点が変化し、入力信号波形に波形歪みが生
じるという欠点を有している。
【００１６】本発明の目的は、過大入力信号に対してト
ランジスタ増幅回路の波形歪みを抑制しかつ経時経年的
な出力電圧の低下を抑制する電流帰還バイアス増幅回路
を提供することにある。
ランジスタ増幅回路の波形歪みを抑制しかつ経時経年的
な出力電圧の低下を抑制する電流帰還バイアス増幅回路
を提供することにある。
【００１７】
【課題を解決するための手段】本発明の電流帰還バイア
ス増幅回路は、電流帰還型トランジスタ増幅回路におい
て、前記トランジスタのベース電圧と基準電圧との電圧
差に応じて制御信号を出力する制御回路と、前記制御信
号により抵抗値を可変する可変抵抗回路とを備え、前記
可変抵抗回路の抵抗と前記トランジスタのベースブリー
ダ抵抗との電圧分圧比により前記ベース電圧を一定に保
つことを特徴としている。
ス増幅回路は、電流帰還型トランジスタ増幅回路におい
て、前記トランジスタのベース電圧と基準電圧との電圧
差に応じて制御信号を出力する制御回路と、前記制御信
号により抵抗値を可変する可変抵抗回路とを備え、前記
可変抵抗回路の抵抗と前記トランジスタのベースブリー
ダ抵抗との電圧分圧比により前記ベース電圧を一定に保
つことを特徴としている。
【００１８】前記可変抵抗回路が、複数のフォトカプラ
と各々が直列接続された複数の抵抗とを有し、これら複
数のフォトカプラおよび抵抗が並列接続されたことを特
徴としている。
と各々が直列接続された複数の抵抗とを有し、これら複
数のフォトカプラおよび抵抗が並列接続されたことを特
徴としている。
【００１９】前記制御回路が、前記ベース電圧と前記基
準電圧との電圧差を増幅する差動増幅器と、前記差動増
幅器の出力電圧をディジタル信号に変換するＡ／Ｄ変換
器とを備えたことを特徴としている。
準電圧との電圧差を増幅する差動増幅器と、前記差動増
幅器の出力電圧をディジタル信号に変換するＡ／Ｄ変換
器とを備えたことを特徴としている。
【００２０】また、前記可変抵抗回路が、前記差動増幅
器の出力電圧により抵抗値を変える可変抵抗素子から構
成されたことを特徴としている。
器の出力電圧により抵抗値を変える可変抵抗素子から構
成されたことを特徴としている。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】図１は本発明の電流帰還バイアス増幅回路
の一つの実施の形態を示す回路図である。
の一つの実施の形態を示す回路図である。
【００２３】図１に示す本実施の形態は、入力端子１に
接続され入力信号のＡＣカップリングを行なうコンデン
サ１２と、入力信号を増幅するトランジスタ２と、増幅
された信号をＡＣカップリングして出力端子３に出力す
るコンデンサ１３と、電源電圧（ＶCC）１４と、電源電
圧（ＶCC）１４を分圧する可変抵抗回路１０およびベー
スブリーダ抵抗５と、電流帰還用のエミッタ抵抗６およ
びバイパスコンデンサ７と、コレクタ抵抗８と、トラン
ジスタ２のベース電圧（ＶB ）１５および基準電圧（Ｖ
A ）１１を比較しその電圧差から可変抵抗回路１０の抵
抗値を可変する制御回路９とから構成されている。
接続され入力信号のＡＣカップリングを行なうコンデン
サ１２と、入力信号を増幅するトランジスタ２と、増幅
された信号をＡＣカップリングして出力端子３に出力す
るコンデンサ１３と、電源電圧（ＶCC）１４と、電源電
圧（ＶCC）１４を分圧する可変抵抗回路１０およびベー
スブリーダ抵抗５と、電流帰還用のエミッタ抵抗６およ
びバイパスコンデンサ７と、コレクタ抵抗８と、トラン
ジスタ２のベース電圧（ＶB ）１５および基準電圧（Ｖ
A ）１１を比較しその電圧差から可変抵抗回路１０の抵
抗値を可変する制御回路９とから構成されている。
【００２４】なお、図１において図６に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
【００２５】図２は可変抵抗回路の一例を示す詳細ブロ
ック図である。
ック図である。
【００２６】可変抵抗回路１０は、フォトカプラ１７−
１〜１７−ｎと、抵抗１８−１〜１８−ｎとから構成さ
れている。抵抗１８−１，１８−２，…，１８−ｎの一
端は並列に電源電圧（ＶCC）１４と接続され、他の一端
はそれぞれがフォトカプラ１７−１，１７−２，…，１
７−ｎと直列に接続されている。
１〜１７−ｎと、抵抗１８−１〜１８−ｎとから構成さ
れている。抵抗１８−１，１８−２，…，１８−ｎの一
端は並列に電源電圧（ＶCC）１４と接続され、他の一端
はそれぞれがフォトカプラ１７−１，１７−２，…，１
７−ｎと直列に接続されている。
【００２７】フォトカプラ１７−１，１７−２，…，１
７−ｎのそれぞれの入力には、制御回路９からのｎ本の
ビット制御信号１６−１，１６−２，…，１６−ｎが入
力される。
７−ｎのそれぞれの入力には、制御回路９からのｎ本の
ビット制御信号１６−１，１６−２，…，１６−ｎが入
力される。
【００２８】フォトカプラ１７−１，１７−２，…，１
７−ｎの他の端子は、トランジスタ２のベース電圧（Ｖ
B ）１５に並列に接続される。
７−ｎの他の端子は、トランジスタ２のベース電圧（Ｖ
B ）１５に並列に接続される。
【００２９】図３は制御回路の一例を示す詳細ブロック
図である。
図である。
【００３０】制御回路９は、基準電圧（ＶA ）１１とベ
ース電圧（ＶB ）１５との電圧差を増幅する差動増幅器
１９と、差動増幅器１９の出力電圧をＡ／Ｄ変換しフォ
トカプラ１７−１〜１７−ｎのオンオフ制御を行なうビ
ット制御信号１６−１〜１６−ｎを出力するＡ／Ｄ変換
器２０とから構成されている。
ース電圧（ＶB ）１５との電圧差を増幅する差動増幅器
１９と、差動増幅器１９の出力電圧をＡ／Ｄ変換しフォ
トカプラ１７−１〜１７−ｎのオンオフ制御を行なうビ
ット制御信号１６−１〜１６−ｎを出力するＡ／Ｄ変換
器２０とから構成されている。
【００３１】図４は図１の実施の形態の動作を説明する
図である。図４（ａ）は入力信号レベルを示す図であ
り、図４（ｂ）はトランジスタのベース電圧ＶB を示す
図であり、図４（ｃ）はトランジスタのベース・エミッ
タ間電圧ＶBEを示す図である。
図である。図４（ａ）は入力信号レベルを示す図であ
り、図４（ｂ）はトランジスタのベース電圧ＶB を示す
図であり、図４（ｃ）はトランジスタのベース・エミッ
タ間電圧ＶBEを示す図である。
【００３２】図５は動作点の差異による本実施の形態の
動作を説明する図である。
動作を説明する図である。
【００３３】図５（ａ）は図４（ａ）の入力信号レベル
がＡ点の場合のＡ級動作を示し、図５（ｂ）は図４
（ａ）の入力信号レベルがＢ点の場合のＢ級動作を示
し、図５（ｃ）は図４（ａ）の入力信号レベルがＣ点の
場合のＡ級動作を示す。
がＡ点の場合のＡ級動作を示し、図５（ｂ）は図４
（ａ）の入力信号レベルがＢ点の場合のＢ級動作を示
し、図５（ｃ）は図４（ａ）の入力信号レベルがＣ点の
場合のＡ級動作を示す。
【００３４】次に、図１、図２、図３、図４および図５
を参照して本実施の形態の動作をより詳細に説明する。
を参照して本実施の形態の動作をより詳細に説明する。
【００３５】外部回路から高周波信号を入力端子１に入
力する。入力した高周波信号はコンデンサ１２を通り、
トランジスタ２で増幅される。
力する。入力した高周波信号はコンデンサ１２を通り、
トランジスタ２で増幅される。
【００３６】トランジスタ２で増幅された高周波信号は
コンデンサ１３を通り出力端子３から外部回路に出力す
る。
コンデンサ１３を通り出力端子３から外部回路に出力す
る。
【００３７】可変抵抗回路１０は、電源電圧（ＶCC）１
４とトランジスタ２のベースとの間に接続され、制御回
路９からのビット制御信号１６により抵抗値を可変する
機能を有している。ベースブリーダ抵抗５はトランジス
タ２のベースとグランド間に接続されている。可変抵抗
回路１０およびベースブリーダ抵抗５は、電源電圧（Ｖ
CC）１４を分圧した電圧をベース電圧（ＶB ）１５とし
てトランジスタ２のベースに与える。エミッタ抵抗６
は、トランジスタ２のエミッタとグランド間に接続さ
れ、トランジスタ２の増幅利得の低下を防止している。
４とトランジスタ２のベースとの間に接続され、制御回
路９からのビット制御信号１６により抵抗値を可変する
機能を有している。ベースブリーダ抵抗５はトランジス
タ２のベースとグランド間に接続されている。可変抵抗
回路１０およびベースブリーダ抵抗５は、電源電圧（Ｖ
CC）１４を分圧した電圧をベース電圧（ＶB ）１５とし
てトランジスタ２のベースに与える。エミッタ抵抗６
は、トランジスタ２のエミッタとグランド間に接続さ
れ、トランジスタ２の増幅利得の低下を防止している。
【００３８】トランジスタ２のベース電圧（ＶB ）１５
とエミッタ電圧（ＶE ）およびベース・エミッタ電圧Ｖ
BEとの間には、ＶBE＝ＶB −ＶE の関係がある。
とエミッタ電圧（ＶE ）およびベース・エミッタ電圧Ｖ
BEとの間には、ＶBE＝ＶB −ＶE の関係がある。
【００３９】コレクタ抵抗８は電源電圧（ＶCC）１４と
トランジスタ２のコレクタとに接続され、コレクタ電流
（ＩC ）を制限するために挿入される。
トランジスタ２のコレクタとに接続され、コレクタ電流
（ＩC ）を制限するために挿入される。
【００４０】制御回路９の一方の入力はトランジスタ２
のベース電圧（ＶB ）１５に接続され、他方は基準電圧
（ＶA ）１１と接続されており、ベース電圧（ＶB ）１
５の変動を基準電圧（ＶA ）１１との比較により検出
し、検出した電圧に対応して可変抵抗回路１０の抵抗値
を可変するビット制御信号１６を出力する。
のベース電圧（ＶB ）１５に接続され、他方は基準電圧
（ＶA ）１１と接続されており、ベース電圧（ＶB ）１
５の変動を基準電圧（ＶA ）１１との比較により検出
し、検出した電圧に対応して可変抵抗回路１０の抵抗値
を可変するビット制御信号１６を出力する。
【００４１】図４（ａ）のＡ点のように、入力端子１に
通常の入力信号が入力されている場合、ベース電圧（Ｖ
B ）１５は図４（ｂ）のＤ点のように正常電圧が維持さ
れているため、トランジスタ２のベース・エミッタ電圧
ＶBEは正常電圧を維持し、図５（ａ）のようなＡ級動作
をする。
通常の入力信号が入力されている場合、ベース電圧（Ｖ
B ）１５は図４（ｂ）のＤ点のように正常電圧が維持さ
れているため、トランジスタ２のベース・エミッタ電圧
ＶBEは正常電圧を維持し、図５（ａ）のようなＡ級動作
をする。
【００４２】これに対し、例えば、図４（ａ）のＢ点の
ようにトランジスタ２に過大入力信号が印加され、過大
入力信号がトランジスタ２のベース・エミッタ間で構成
されたダイオードにより整流されることにより発生する
逆バイアス電圧により、図４（ｂ）のＥ点のようにベー
ス電圧（ＶB ）１５が低下し図５（ｂ）のＢ級動作にな
った場合、制御回路９は基準電圧（ＶA ）１１と低下し
たベース電圧（ＶB ）１５との電圧差を検出し、ベース
電圧（ＶB ）１５を上昇させるよう、表１に従って可変
抵抗回路１０のフォトカプラ１７−１〜１７−ｎをオン
オフさせて抵抗値を小さくする。
ようにトランジスタ２に過大入力信号が印加され、過大
入力信号がトランジスタ２のベース・エミッタ間で構成
されたダイオードにより整流されることにより発生する
逆バイアス電圧により、図４（ｂ）のＥ点のようにベー
ス電圧（ＶB ）１５が低下し図５（ｂ）のＢ級動作にな
った場合、制御回路９は基準電圧（ＶA ）１１と低下し
たベース電圧（ＶB ）１５との電圧差を検出し、ベース
電圧（ＶB ）１５を上昇させるよう、表１に従って可変
抵抗回路１０のフォトカプラ１７−１〜１７−ｎをオン
オフさせて抵抗値を小さくする。
【００４３】表１で″１″はフォトカプラのオンを、″
０″はオフを示す。抵抗値を小さくするためにはオンの
数を増加させ、抵抗値を大きくするためにはオフの数を
増加させ、合成抵抗値を制御する。
０″はオフを示す。抵抗値を小さくするためにはオンの
数を増加させ、抵抗値を大きくするためにはオフの数を
増加させ、合成抵抗値を制御する。
【００４４】
【表１】
【００４５】つまり、ベース電圧（ＶB ）１５と基準電
圧（ＶA ）１１との電圧差Ｖ1 〜Ｖn の値に応じてフォ
トカプラ１７−１〜１７−ｎのオンオフ制御を行ない、
可変抵抗回路１０とベースブリーダ抵抗５との分圧比を
変化させ、ベース電圧（ＶB）１５を基準電圧（ＶA ）
１１に等しい電圧にもどす。
圧（ＶA ）１１との電圧差Ｖ1 〜Ｖn の値に応じてフォ
トカプラ１７−１〜１７−ｎのオンオフ制御を行ない、
可変抵抗回路１０とベースブリーダ抵抗５との分圧比を
変化させ、ベース電圧（ＶB）１５を基準電圧（ＶA ）
１１に等しい電圧にもどす。
【００４６】この動作により、図４（ｃ）のＧ点のよう
にトランジスタ２のベース・エミッタ電圧ＶBEは正常電
圧を維持し、図５（ｃ）のようなＡ級動作が維持され
る。
にトランジスタ２のベース・エミッタ電圧ＶBEは正常電
圧を維持し、図５（ｃ）のようなＡ級動作が維持され
る。
【００４７】一方、図４（ａ）のＣ点に示すようにトラ
ンジスタ２の動作が過大入力状態から正常状態に復帰す
ると、過大入力時における可変抵抗回路１０の抵抗値
は、図４（ｂ）のＦ点のようにベース電圧（ＶB ）１５
が基準電圧（ＶA ）１１より高いため、制御回路９はベ
ース電圧（ＶB ）１５を下げるように、表１に従って可
変抵抗回路１０のフォトカプラ１７−１〜１７−ｎをオ
ンオフさせて抵抗値を大きくする。これにより、可変抵
抗回路１０とベースブリーダ抵抗５との分圧比を変化さ
せ、ベース電圧（ＶB ）１５を基準電圧（ＶA ）１１に
等しい電圧にもどす。
ンジスタ２の動作が過大入力状態から正常状態に復帰す
ると、過大入力時における可変抵抗回路１０の抵抗値
は、図４（ｂ）のＦ点のようにベース電圧（ＶB ）１５
が基準電圧（ＶA ）１１より高いため、制御回路９はベ
ース電圧（ＶB ）１５を下げるように、表１に従って可
変抵抗回路１０のフォトカプラ１７−１〜１７−ｎをオ
ンオフさせて抵抗値を大きくする。これにより、可変抵
抗回路１０とベースブリーダ抵抗５との分圧比を変化さ
せ、ベース電圧（ＶB ）１５を基準電圧（ＶA ）１１に
等しい電圧にもどす。
【００４８】このため、図４（ｃ）のＨ点のようにトラ
ンジスタ２のベース・エミッタ電圧ＶBEは正常電圧を維
持し、図５（ｃ）のようなＡ級動作が維持される。
ンジスタ２のベース・エミッタ電圧ＶBEは正常電圧を維
持し、図５（ｃ）のようなＡ級動作が維持される。
【００４９】制御回路９は基準電圧（ＶA ）１１とトラ
ンジスタ２のベース電圧（ＶB ）１５とを比較し、可変
抵抗回路１０の抵抗値を可変しフィードバックループを
構成することにより、最終的にベース電圧（ＶB ）１５
と基準電圧（ＶA ）１１とが等しくなるように可変抵抗
回路１０を制御する。過大入力信号が印加されてもベー
ス電圧（ＶB ）１５の低下分を可変抵抗回路１０の抵抗
値を小さくすることにより補うことができる。このた
め、ベース電圧（ＶB ）１５が正常にもどり、ベース電
流も正常電流となりエミッタ電圧およびエミッタ電流も
正常となるため、トランジスタ２のベースエミッタ間の
逆バイアス状態が回避でき、トランジスタ２の直流電流
増幅率の低下を防止できる。
ンジスタ２のベース電圧（ＶB ）１５とを比較し、可変
抵抗回路１０の抵抗値を可変しフィードバックループを
構成することにより、最終的にベース電圧（ＶB ）１５
と基準電圧（ＶA ）１１とが等しくなるように可変抵抗
回路１０を制御する。過大入力信号が印加されてもベー
ス電圧（ＶB ）１５の低下分を可変抵抗回路１０の抵抗
値を小さくすることにより補うことができる。このた
め、ベース電圧（ＶB ）１５が正常にもどり、ベース電
流も正常電流となりエミッタ電圧およびエミッタ電流も
正常となるため、トランジスタ２のベースエミッタ間の
逆バイアス状態が回避でき、トランジスタ２の直流電流
増幅率の低下を防止できる。
【００５０】図３を参照して制御回路９の動作を詳細に
説明すると、ベース電圧（ＶB ）１５と基準電圧（Ｖ
A ）１１との電圧差が差動増幅器１９で増幅され、Ａ／
Ｄ変換器２０に出力される。
説明すると、ベース電圧（ＶB ）１５と基準電圧（Ｖ
A ）１１との電圧差が差動増幅器１９で増幅され、Ａ／
Ｄ変換器２０に出力される。
【００５１】Ａ／Ｄ変換器２０は基準電圧（ＶA ）１１
と外部からのタイミングパルス２１により差動増幅器１
９の出力電圧をＡ／Ｄ変換し、電圧差に応じたディジタ
ルデータを出力する。Ａ／Ｄ変換器２０は基準電圧内蔵
のものがあり、その場合には基準電圧（ＶA ）１１との
接続は不用となる。
と外部からのタイミングパルス２１により差動増幅器１
９の出力電圧をＡ／Ｄ変換し、電圧差に応じたディジタ
ルデータを出力する。Ａ／Ｄ変換器２０は基準電圧内蔵
のものがあり、その場合には基準電圧（ＶA ）１１との
接続は不用となる。
【００５２】このディジタルデータは各々が″１″レベ
ルまたは″０″レベルの信号であり、フォトカプラ１７
−１〜１７−ｎのオンオフを制御するビット制御信号１
６−１〜１６−ｎとして、可変抵抗回路１０に出力され
る。
ルまたは″０″レベルの信号であり、フォトカプラ１７
−１〜１７−ｎのオンオフを制御するビット制御信号１
６−１〜１６−ｎとして、可変抵抗回路１０に出力され
る。
【００５３】なお、可変抵抗回路１０は本実施の形態に
示した構成要素に代えて、差動増幅器１９の出力電圧に
より直接アナログ的に制御される電圧可変抵抗素子によ
り構成してもよい。
示した構成要素に代えて、差動増幅器１９の出力電圧に
より直接アナログ的に制御される電圧可変抵抗素子によ
り構成してもよい。
【００５４】電圧可変抵抗素子としては、例えば、電界
効果トランジスタ（ＦＥＴ）のソース、ドレイン間のチ
ャンネル抵抗をゲートに印加した電圧により可変するＦ
ＥＴ可変抵抗回路が挙げられる。
効果トランジスタ（ＦＥＴ）のソース、ドレイン間のチ
ャンネル抵抗をゲートに印加した電圧により可変するＦ
ＥＴ可変抵抗回路が挙げられる。
【００５５】
【発明の効果】以上説明したように、本発明の電流帰還
バイアス増幅回路は常時トランジスタのベース電圧を監
視し、ベース電圧が一定となるように可変抵抗回路の抵
抗値を制御することによりベース電圧を常に正規の電圧
に保持できるため、過大入力信号による経時経年的なト
ランジスタの出力低下を防止しかつ入力信号の波形歪み
を抑制できるという効果を有している。
バイアス増幅回路は常時トランジスタのベース電圧を監
視し、ベース電圧が一定となるように可変抵抗回路の抵
抗値を制御することによりベース電圧を常に正規の電圧
に保持できるため、過大入力信号による経時経年的なト
ランジスタの出力低下を防止しかつ入力信号の波形歪み
を抑制できるという効果を有している。
【図１】本発明の電流帰還バイアス増幅回路の一つの実
施の形態を示す回路図である。
施の形態を示す回路図である。
【図２】可変抵抗回路の一例を示す詳細ブロック図であ
る。
る。
【図３】制御回路の一例を示す詳細ブロック図である。
【図４】図１の実施の形態の動作を説明する図である。
【図５】動作点の差異による本実施の形態の動作を説明
する図である。
する図である。
【図６】従来の電流帰還バイアス増幅回路を示す回路図
である。
である。
【図７】図６に示す増幅回路の動作を示す図である。
１ 入力端子 ２ トランジスタ ３ 出力端子 ４ バイアス抵抗 ５ ベースブリーダ抵抗 ６ エミッタ抵抗 ７ バイパスコンデンサ ８ コレクタ抵抗 ９ 制御回路 １０ 可変抵抗回路 １１ 基準電圧（ＶA ） １２ コンデンサ １３ コンデンサ １４ 電源電圧（ＶCC） １５ ベース電圧（ＶB ） １６，１６−１，１６−２，１６−ｎ ビット制御信
号 １７−１，１７−２，１７−ｎ フォトカプラ １８−１，１８−２，１８−ｎ 抵抗 １９ 差動増幅器 ２０ Ａ／Ｄ変換器 ２１ タイミングパルス
号 １７−１，１７−２，１７−ｎ フォトカプラ １８−１，１８−２，１８−ｎ 抵抗 １９ 差動増幅器 ２０ Ａ／Ｄ変換器 ２１ タイミングパルス
Claims (4)
- 【請求項１】 電流帰還型トランジスタ増幅回路におい
て、前記トランジスタのベース電圧と基準電圧との電圧
差に応じて制御信号を出力する制御回路と、前記制御信
号により抵抗値を可変する可変抵抗回路とを備え、前記
可変抵抗回路の抵抗と前記トランジスタのベースブリー
ダ抵抗との電圧分圧比により前記ベース電圧を一定に保
つことを特徴とする電流帰還バイアス増幅回路。 - 【請求項２】 前記可変抵抗回路が、複数のフォトカプ
ラと各々が直列接続された複数の抵抗とを有し、これら
複数のフォトカプラおよび抵抗が並列接続されたことを
特徴とする請求項１記載の電流帰還バイアス増幅回路。 - 【請求項３】 前記制御回路が、前記ベース電圧と前記
基準電圧との電圧差を増幅する差動増幅器と、前記差動
増幅器の出力電圧をディジタル信号に変換するＡ／Ｄ変
換器とを備えたことを特徴とする請求項１記載の電流帰
還バイアス増幅回路。 - 【請求項４】 前記可変抵抗回路が、前記差動増幅器の
出力電圧により抵抗値を変える可変抵抗素子から構成さ
れたことを特徴とする請求項１記載の電流帰還バイアス
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19032795A JP2908288B2 (ja) | 1995-07-26 | 1995-07-26 | 電流帰還バイアス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19032795A JP2908288B2 (ja) | 1995-07-26 | 1995-07-26 | 電流帰還バイアス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946151A true JPH0946151A (ja) | 1997-02-14 |
| JP2908288B2 JP2908288B2 (ja) | 1999-06-21 |
Family
ID=16256345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19032795A Expired - Fee Related JP2908288B2 (ja) | 1995-07-26 | 1995-07-26 | 電流帰還バイアス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908288B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217654A (ja) * | 2000-01-28 | 2001-08-10 | Sony Corp | 信号処理回路およびバイアス調整回路 |
| CN106527298A (zh) * | 2016-12-29 | 2017-03-22 | 南宁职业技术学院 | 线性降压数控电源 |
| CN109285508A (zh) * | 2018-11-27 | 2019-01-29 | 合肥惠科金扬科技有限公司 | 一种显示装置的驱动方法、驱动系统及显示装置 |
-
1995
- 1995-07-26 JP JP19032795A patent/JP2908288B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217654A (ja) * | 2000-01-28 | 2001-08-10 | Sony Corp | 信号処理回路およびバイアス調整回路 |
| CN106527298A (zh) * | 2016-12-29 | 2017-03-22 | 南宁职业技术学院 | 线性降压数控电源 |
| CN109285508A (zh) * | 2018-11-27 | 2019-01-29 | 合肥惠科金扬科技有限公司 | 一种显示装置的驱动方法、驱动系统及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908288B2 (ja) | 1999-06-21 |
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