JP4604299B2 - 信号処理回路およびバイアス調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば高周波増幅回路などに用いることができ、トランジスタのバイアス電圧を調整するバイアス調整回路と、これを用いた信号処理回路とに関する。
【０００２】
【従来の技術】
ＧａＡｓＭＭＩＣ(Monolithic Microwave integrated circuits)において、能動素子として高周波ＦＥＴを用い高周波を取り扱う回路、たとえば増幅回路、混合回路などでは、ＦＥＴのドレイン電流Ｉｄｓは、その性能（高周波特性）を決めるパラメータの一つであるため所定の値にする必要がある。
ところが、製造時にウエハ間あるいはウエハ内で高周波ＦＥＴのしきい値電圧Ｖｔｈがばらつくと、出来た高周波回路は、ＦＥＴのゲートバイアス電圧Ｖｇｇが一定の場合に、しきい値電圧Ｖｔｈに応じてドレイン電流Ｉｄｓも変動し、その結果、回路性能を最大限に引き出すことができない。
【０００３】
ＦＥＴのゲートバイアス電圧Ｖｇｇを一定とした状態でドレイン電流Ｉｄｓを調整するには、ゲート・ソース間電圧Ｖｇｓをウエハ間あるいはチップ内で可変にすればよい。その方法として、従来、以下の方法が行われていた。
【０００４】
第１の方法では、ゲート・ソース間電圧Ｖｇｓを所定値にするためのブリーダー抵抗を、幾つか回路パターン内に予め用意しておく。製造時のしきい値電圧Ｖｔｈの調整工程でモニタしたＶｔｈのバラツキ量に応じて、その後のメタル配線工程で、最適なブリーダー抵抗をパターン上で接続させるためのフォトマスクを選択する。選択したフォトマスクを用いてメタル配線を行うと、最適なブリーダー抵抗のみがゲートバイアス用抵抗として機能し、結果として、所望のゲート・ソース間電圧Ｖｇｓが得られる。
【０００５】
第２の方法では、第１の方法と同様に予め形成したブリーダー抵抗を、パッケージングの際のワイヤボンディングで選択し、これにより所望のゲート・ソース間電圧Ｖｇｓが得られるようにする。
【０００６】
第３の方法では、ゲート・ソース間電圧Ｖｇｓを調整したいＦＥＴに近いウエハ内位置に形成したしきい値電圧モニタ用のＦＥＴを含む、ゲート・ソース間電圧の自動調整回路を信号処理回路の一部として内蔵させる。
【０００７】
図８は、自動バイアス調整回路の一構成例を示す回路図である。
図８において、ＦＥＴ１はゲート・ソース間電圧Ｖｇｓを調整したい信号処理用電界効果トランジスタ、ＦＥＴ２はモニタ用電界効果トランジスタを示す。信号処理用トランジスタＦＥＴ１のドレインとソース間には、直流バイアス電源ＶＤＣ１が接続され、モニタ用トランジスタＦＥＴ２のドレインとソース間には、抵抗Ｒ０と直流バイアス電源ＶＤＣ２が直列接続されている。両トランジスタＦＥＴ１，ＦＥＴ２のソースは接地されている。モニタ用トランジスタＦＥＴ２のドレインとゲート間には、直流レベルシフトのためのダイオードＤが接続されている。本例では、電界効果トランジスタのソース・ドレイン間が短絡されてダイオードＤとして用いられている。信号処理用トランジスタＦＥＴ１およびモニタ用トランジスタＦＥＴ２のゲート同士が、デカップリング抵抗Ｒ１を介して接続されている。抵抗Ｒ１とモニタ用トランジスタＦＥＴ２のゲートとの接続中点と接地電位との間に、抵抗Ｒ２およびキャパシタＣが並列に接続されている。抵抗Ｒ２はダイオードＤとともにモニタ用トランジスタＦＥＴ２のゲート電位を決定する抵抗であり、キャパシタＣは高周波接地用である。
【０００８】
信号処理用トランジスタＦＥＴ１とモニタ用トランジスタＦＥＴ２は、ウエハ内で互いに近い位置に形成された場合、そのしきい値電圧も近い値を示す。
両トランジスタＦＥＴ１，ＦＥＴ２がディプリージョン形の場合、そのしきい値電圧Ｖｔｈが設計値より深い、すなわち負極性で大きな値を示すとき、モニタ用トランジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より大きい。このため、抵抗Ｒ０の電圧降下が大きく、モニタ用トランジスタＦＥＴ２のドレイン電圧は予定した値に対し低下する。この電圧は、ダイオードＤによって所定電圧レベルだけ低下した後にモニタ用ＦＥＴ２のゲートに伝達され、モニタ用トランジスタＦＥＴ２のゲートを閉じる方向に作用する。また、このレベル低下後の電圧はデカップリング抵抗Ｒ１を通して信号処理用トランジスタＦＥＴ１のゲートにも伝達され、そのゲートを閉じるように作用する。このため、信号処理用トランジスタＦＥＴ１のドレイン電流Ｉ１が減少し、結果として、所望の設計値に近いドレイン電流値に調整される。
【０００９】
反対に、両トランジスタＦＥＴ１，ＦＥＴ２のしきい値電圧Ｖｔｈが設計値より浅い、すなわち負極性で小さな値を示すとき、モニタ用トランジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より小さい。このため、抵抗Ｒ０の電圧降下が小さく、モニタ用トランジスタＦＥＴ２のドレイン電圧は予定した値に対し上昇する。これに応じて信号処理用トランジスタＦＥＴ１のゲート電位も上昇し、当該トランジスタＦＥＴ１のドレイン電流Ｉ１が上昇して、設計値に近いドレイン電流値に調整される。
【００１０】
【発明が解決しようとする課題】
前述した第１のバイアス電圧調整方法では、異なるウエハ間でのバイアス電圧電圧調整には有効であるが、同一ウエハ内のしきい値電圧Ｖｔｈのバラツキを補正するようなバイアス電圧の調整はできない。
第２のバイアス電圧調整方法では、このバイアス電圧調整用にボンディングパッドを幾つも用意しなければならず、チップ面積の増大が著しい。
第３のバイアス電圧調整方法では、信号処理用とモニタ用のトランジスタしきい値電圧Ｖｔｈが完全に一致しないこと、および、組み立て時のストレスを含めた様々な要因でしきい値電圧Ｖｔｈが変動し、これに応じて相互コンダクタンスｇｍが変動することにより、バイアス電圧を調整しても、ドレイン電流が一定にならないことがある。このｇｍ変動に起因してドレイン電流が一定とならないことは、第１および第２のバイアス電圧調整方法でも共通した課題である。
【００１１】
また、第１〜第３の何れのバイアス電圧調整方法でも、一旦、ウエハを完成させたりパッケージングした後に、バイアス電圧を微調整することが不可能である。
【００１２】
本発明の目的は、チップ面積を余り増大させずに、パッケージング後でも外部から制御によりバイアス電圧を微調整することが可能なバイアス調整回路と、これを備えた信号処理回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明に係る信号処理回路は、入力端子と出力端子、ならびに、基準電位に接続される電位固定端子を有し、入力端子で入力信号を受けて出力端子から出力信号を出力する信号処理用トランジスタと、上記入力端子と上記電位固定端子に接続され、上記基準電位を基準として上記入力端子に印加されるバイアス電圧を調整するバイアス調整回路と、を備え、上記バイアス調整回路は、高周波遮断抵抗と、上記高周波遮断抵抗を介して上記入力端子と電気的に接続される中間ノードと、一定電圧が印加される電圧印加端子と、上記中間ノードと上記電圧印加端子の間に接続された基準抵抗として機能する素子と、上記中間ノードと上記電位固定端子の間の可変抵抗経路に直列に接続され、オン時とオフ時で異なる抵抗値をとり、各抵抗値の合計が上記可変抵抗経路の抵抗値を決める複数の可変抵抗トランジスタと、印加されるディジタル信号の論理に応じて各可変抵抗トランジスタの導通と遮断をそれぞれ制御するための複数の制御端子と、を有する。
【００１４】
好適に、上記複数のスイッチング素子は、上記中間ノードと上記電位固定端子との間に直列接続されている。
この場合、好適に、上記複数のスイッチング素子のそれぞれに対し、抵抗が並列接続されている。このスイッチング素子に並列接続された各抵抗は、好適に、全体として２のＮ乗（Ｎ：連続した整数）に比例した大きさの抵抗群を構成する値に設定されている。好適に、上記中間ノードと上記電圧印加端子との間に、基準抵抗が接続されている。
【００１５】
あるいは、上記信号処理用トランジスタの上記バイアス電圧に応じた特性値を検出する検出手段と、上記特性値に基づいて、上記バイアス調整回路の上記複数の制御端子に印加される上記ディジタル信号の論理値を変更する制御回路とをさらに有する。
【００１６】
また、好適に、上記信号処理用トランジスタの上記バイアス電圧に応じた特性値を検出する検出手段と、上記特性値に基づいて、上記バイアス調整回路の複数の制御端子に出力される上記ディジタル信号の論理値を変更する制御回路とをさらに有する。
【００１９】
本発明に係るバイアス調整回路は、入力端子と出力端子、ならびに、基準電位に接続される電位固定端子を有するトランジスタの上記入力端子に接続された高周波遮断抵抗と、上記高周波遮断抵抗を介して上記入力端子と電気的に接続される中間ノードと、一定電圧が印加される電圧印加端子と、上記中間ノードと上記電圧印加端子の間に接続された基準抵抗として機能する素子と、上記中間ノードと上記電位固定端子の間の可変抵抗経路に直列に接続され、オン時とオフ時で異なる抵抗値をとり、各抵抗値の合計が上記可変抵抗経路の抵抗値を決める複数の可変抵抗トランジスタと、印加されるディジタル信号の論理に応じて各可変抵抗トランジスタの導通と遮断をそれぞれ制御するための複数の制御端子と、を有する。
【００２１】
このような構成に係る信号処理回路またはバイアス調整回路では、複数のスイッチング素子の、たとえばゲートに印加する信号の論理の組み合わせを変えると、トランジスタに対するバイアス電圧の調整量が変更される。
たとえば、複数のスイッチング素子のみが直列接続されている場合、複数の制御端子に印加する電圧の論理の組合せを変えると、スイッチング素子のオン時の抵抗とオフ時の抵抗との組合せで、中間ノードと電位固定端子との間の抵抗値が変化する。これにより、トランジスタに対するバイアス電圧の調整量が変更される。
【００２２】
また、直列接続された複数のスイッチング素子それぞれに抵抗が並列接続されている場合は、スイッチング素子のオフときは、並列接続された抵抗が中間ノードと電位固定端子間の抵抗値を決定することに寄与し、逆にオフのときは寄与しなくなる。言い換えると、複数の制御端子に印加する電圧の論理の組合せを変えると、中間ノードと電位固定端子間を流れる電流経路が抵抗側とスイッチング素子側で切り換えられる。これにより、電流経路の抵抗値が変化し、その結果、トランジスタに対するバイアス電圧の調整量が変更される。
このように電流経路をスイッチング素子で切り換えることによって電流経路の抵抗値が変化することは、複数のスイッチング素子が並列接続され、それぞれのスイッチング素子に抵抗が直列接続されている場合も同様である。
【００２３】
このような抵抗値変化を用いたバイアス調整回路を、トランジスタのゲートとソース間に接続してもよいし、また、モニタ用トランジスタのドレイン電流の調整に用いることもできる。
また、この何れの場合でも、バイアス調整対象である信号処理用トランジスタのドレイン電流などをモニタしておき、このモニタ値に基づいて、制御回路が複数のスイッチング素子に付与する制御信号を変化させるようにすると、外部から制御信号を与えなくとも、バイアス調整が回路内部で自動的に行われる。
【００２４】
【発明の実施の形態】
第１実施形態
図１は、第１実施形態に係る信号処理回路の要部構成を示す図である。また、図２は、バイアス調整回路の基本構成例を３例示す回路図である。
【００２５】
図１に示す信号処理回路において、信号処理用電界効果トランジスタＦＥＴ１のゲートは、結合キャパシタＣｉｎを介して入力端子Ｔｉｎに接続されている。また、信号処理用トランジスタＦＥＴ１のドレインは、結合キャパシタＣｏｕｔを介して出力端子Ｔｏｕｔに接続され、また、負荷２を介して電源電圧ＶDDの供給端子Ｔｄｄに接続されている。信号処理用トランジスタＦＥＴ１のソースは接地されている。
【００２６】
信号処理用トランジスタＦＥＴ１のゲートと接地電位との間に、高周波遮断用の抵抗Ｒｃを介して、バイアス調整回路１が接続されている。バイアス調整回路１は、制御信号（電圧値Ｖ0 〜ＶN ）が入力され、また、図示しないがゲートバイアス電圧が供給されている。
【００２７】
バイアス調整回路として、たとえば図２（Ａ）〜（Ｃ）に示す基本構成の回路が採用できる。
【００２８】
図２（Ａ）に示す回路では、ゲートバイアス電圧Ｖｇｇの供給端子Ｔｇｇと接地線との間に、基準抵抗Ｒｒ、電界効果トランジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN が直列接続されている。トランジスタＴｒ0 のゲートは電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続され、トランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信号の入力端子Ｔ1 に接続され、また、トランジスタＴｒN のゲートは電圧値ＶN の制御信号の入力端子ＴN に接続されている。基準抵抗ＲｒとトランジスタＴｒ0 との接続中点から、図１の高周波遮断抵抗Ｒｃ側と接続される出力端子Ｔｏが取り出されている。
【００２９】
このような構成の回路では、バイアス調整回路１内のトランジスタのオン／オフにより、そのオン時の抵抗値Ｒｏｎとオフ時の抵抗値Ｒｏｆｆとの２種類の抵抗値を切り替え、その組合せにより出力端子Ｔｏと接地線の接続端子（不図示）との間の抵抗値（以下、トータル抵抗値）を変更する。たとえば、トランジスタのオン抵抗ＲｏｎをＡΩ、オフ抵抗をＢｋΩとすると、トータル抵抗値は（Ｎ−１）Ａから（Ｎ−１）Ｂ×１０3 の範囲内で多段階に変更できる。
【００３０】
図２（Ｂ）に示す回路では、ゲートバイアス電圧Ｖｇｇの供給端子Ｔｇｇと接地線との間に、基準抵抗Ｒｒ、抵抗Ｒ0 ，Ｒ1 ，…，ＲN が直列接続されている。抵抗Ｒ0 に電界効果トランジスタＴｒ0 が並列接続され、抵抗Ｒ1 に電界効果トランジスタＴｒ1 が並列接続され、また、抵抗ＲN に電界効果トランジスタＴｒN が並列接続されている。トランジスタＴｒ0 のゲートは電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続され、トランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信号の入力端子Ｔ1 に接続され、また、トランジスタＴｒN のゲートは電圧値ＶN の制御信号の入力端子ＴN に接続されている。基準抵抗ＲｒとトランジスタＴｒ0 との接続中点から、図１の高周波遮断抵抗Ｒｃ側と接続される出力端子Ｔｏが取り出されている。
【００３１】
このような構成の回路では、バイアス調整回路１内のトランジスタのオン／オフにより、抵抗とトランジスタの各並列接続部分で、電流経路を抵抗側とするかトランジスタ側とするかが切り替えられる。すなわち、トランジスタのオン抵抗が並列接続の抵抗値より十分小さいとした場合、この各並列接続部分における電流は、トランジスタがオンのときトランジスタ側に流れ、トランジスタがオフのとき抵抗側を流れる。これにより、本回路では、電流経路に存在する抵抗の組合せを変えることにより、トータル抵抗値を多段階に変更できる。
【００３２】
図２（Ｃ）に示す回路では、ゲートバイアス電圧Ｖｇｇの供給端子Ｔｇｇに基準抵抗Ｒｃが接続され、基準抵抗Ｒｒと接地線との間に、抵抗Ｒ0 ，Ｒ1 ，…，ＲN が並列接続されている。抵抗Ｒ0 に電界効果トランジスタＴｒ0 が直列接続され、抵抗Ｒ1 に電界効果トランジスタＴｒ1 が直列接続され、また、抵抗ＲN に電界効果トランジスタＴｒN が直列接続されている。トランジスタＴｒ0 のゲートは電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続され、トランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信号の入力端子Ｔ1 に接続され、また、トランジスタＴｒN のゲートは電圧値ＶN の制御信号の入力端子ＴN に接続されている。基準抵抗ＲｒとトランジスタＴｒ0 ，Ｔｒ1 ，…，またはＴｒN との接続中点から、図１の高周波遮断抵抗Ｒｃ側と接続される出力端子Ｔｏが取り出されている。
【００３３】
このような構成の回路では、バイアス調整回路１内のトランジスタのオン／オフにより、抵抗とトランジスタの各直列接続部分を電流経路とするか否か切り替えられる。すなわち、トランジスタがオンのとき、このトランジスタが接続された直列接続部分は電流経路として機能し、トランジスタがオフのとき、このトランジスタが接続された直列接続部分はオープン状態となって電流経路として機能しない。本回路では、制御信号の論理の組合せを変えることで、電流経路として寄与する直列接続部分の組合せが変化し、その結果、トータル抵抗値を多段階に変更できる。
【００３４】
なお、図２（Ｂ）および（Ｃ）において、抵抗Ｒ0 ，Ｒ1 ，…，ＲN の各抵抗値をｒ0 ，ｒ1 ，…，ｒN と表記しているが、その抵抗値は任意である。したがって、図２（Ｂ）および（Ｃ）に示す回路構成は、図２（Ａ）の回路構成と比較すると、抵抗Ｒ0 ，Ｒ1 ，…，ＲN を形成する分の面積が大きくなるが、各抵抗値が任意であることから、トータル抵抗値を構成する抵抗の組合せの自由度が大きく、したがって、所望の抵抗値が得られやすいという利点がある。
また、図２（Ａ）および（Ｂ）における基準抵抗Ｒｒは、出力端子Ｔｏが一定電圧Ｖｇｇに固定されないように設けられているが、省略も可能である。その場合、出力端子Ｔｏは、トランジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN の接続中点から引き出す構成とする。
さらに、たとえば、トランジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN の何れかを必ずオフとし、そのときの抵抗値が十分大きなことを前提として、図１における高周波遮断抵抗Ｒｃの省略も可能である。
【００３５】
図３は、バイアス調整回路に図２（Ｂ）の基本構成を採用した場合の具体的例（Ｎ＝２）を示す回路図である。
図３に示す回路では、出力端子Ｔｏと基準電位端子Ｔｓｓとの間に３つの抵抗Ｒ0 〜Ｒ2 が直列接続されている。抵抗Ｒ0 の値をｒとすると、抵抗Ｒ1 の値が２ｒ、抵抗Ｒ2 の値が４ｒと、一般式２N ｒで表される抵抗値設定がなされている。なお、本例では、出力端子Ｔｏと基準電位端子Ｔｓｓとの間に、出力端子Ｔｏの直流電圧レベル変動を防止するためのキャパシタＣｃが接続されている。
【００３６】
図４に、制御信号の論理値とゲート・ソース間電圧Ｖｇｓとの対応関係を表にまとめて示す。
制御信号Ｖ0 〜Ｖ2 が全てハイレベルのとき、トランジスタＴｒ0 〜Ｔｒ2 が全てオンして、トータル抵抗はトランジスタのオン抵抗のみで無視できるほど小さいため、信号処理用トランジスタＦＥＴ１のゲート・ソース間電圧Ｖｇｓは、ほぼ接地電位０Ｖとなり最小値をとる。
一方、制御信号Ｖ0 〜Ｖ2 が全てローレベルのとき、トランジスタＴｒ0 〜Ｔｒ2 が全てオフして、トータル抵抗は７ｒとなり、信号処理用トランジスタＦＥＴ１のゲート・ソース間電圧Ｖｇｓは、最大値｛７ｒ／（Ｒ＋７ｒ）｝Ｖｇｇをとる。
制御信号の他の論理の組合せにおいては、図４に示すように、その組合せに応じてゲート・ソース間電圧Ｖｇｓは最大値と最小値の中間の値をとる。
【００３７】
このように本例では、外部からの制御信号の論理制御により、ゲートバイアス量を変え、ゲート・ソース間電圧Ｖｇｓを８段階可変とすることができる。したがって、パッケージング後もゲート・ソース間電圧Ｖｇｓの変更により、信号処理用トランジスタのドレイン電流の調整が可能である。
また、この信号処理回路では、バイアス調整のため抵抗やトランジスタが必要であるが、従来の、ワイヤボンディング時のパッドの選択による抵抗切り替え方法に比べると面積の増加量は小さい。
【００３８】
第２実施形態
図５は、第２実施形態に係る信号処理回路の要部構成を示す図である。
【００３９】
本実施形態では、信号処理用トランジスタＦＥＴ１のゲートに、直接、バイアス調整回路が接続されていない。信号処理用トランジスタＦＥＴ１の近くに、同じサイズで同時形成されるモニタ用トランジスタＦＥＴ２が設けられ、両トランジスタＦＥＴ１とＦＥＴ２のゲート同士が、デカップリング手段３を介して接続されている。モニタ用トランジスタＦＥＴ２のソースは接地され、ゲートとドレイン間に電圧レベルシフト手段４が接続されている。また、モニタ用トランジスタＦＥＴ２のドレインとゲートバイアス電圧Ｖｇｇの供給端子Ｔｇｇとの間に、バイアス調整回路１０が接続されている。
【００４０】
本実施形態におけるバイアス調整回路１０は、第１実施形態に係る図２（Ａ）〜（Ｃ）において、それぞれ基準抵抗Ｒｒを省略したものを用いることができる。
【００４１】
また、本実施形態では、必要に応じて、信号処理用トランジスタＦＥＴ１のドレイン電流ｉ１を検出する手段、たとえば電流計５と、この電流計５をモニタしながらバイアス調整回路１０に印加する制御信号の論理の組合せを変更する制御回路６とを追加的に設けてもよい。
この構成では、制御信号を外部から印加する必要がなく、信号処理用トランジスタＦＥＴ１のドレイン電流ｉ１を一定値に自動調整できる。
【００４２】
図６に、バイアス調整回路１０の基本構成を図２（Ａ）型とした場合を例に、具体的回路の一例を示す。
【００４３】
図６において、信号処理用トランジスタＦＥＴ１のドレインとソース間には、直流バイアス電源ＶＤＣ１（電圧値Ｖｄ）が接続されている。モニタ用トランジスタＦＥＴ２のドレインには、抵抗Ｒ０、トランジスタＴｒ0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 が直列接続されている。また、トランジスタＴｒ0 とモニタ用トランジスタＦＥＴ２のソースとの間には、直流バイアス電源ＶＤＣ２（電圧値Ｖｇｇ）が直列接続されている。両トランジスタＦＥＴ１，ＦＥＴ２のソースは接地されている。モニタ用トランジスタＦＥＴ２のドレインとゲート間には、電圧レベルシフト手段としてダイオードＤが接続されている。本例では、電界効果トランジスタのソース・ドレイン間が短絡されてダイオードＤとして用いられている。信号処理用トランジスタＦＥＴ１およびモニタ用トランジスタＦＥＴ２のゲート同士が、デカップリング手段としての抵抗Ｒ２を介して接続されている。抵抗Ｒ２とモニタ用トランジスタＦＥＴ２のゲートとの接続中点と接地電位との間に、抵抗Ｒ３およびキャパシタＣが並列に接続されている。抵抗Ｒ３はダイオードＤとともにモニタ用トランジスタＦＥＴ２のゲート電位を決定する抵抗であり、キャパシタＣは高周波接地用である。
【００４４】
信号処理用トランジスタＦＥＴ１とモニタ用トランジスタＦＥＴ２は、ウエハ内で互いに近い位置に形成された場合、そのしきい値電圧も近い値を示す。
両トランジスタＦＥＴ１，ＦＥＴ２がディプリージョン形の場合、そのしきい値電圧Ｖｔｈが設計値より深い、すなわち負極性で大きな値を示すとき、モニタ用トランジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より大きい。このため、抵抗Ｒ０の電圧降下が大きく、モニタ用トランジスタＦＥＴ２のドレイン電圧は予定した値に対し低下する。この電圧は、ダイオードＤによって所定電圧レベルだけ低下した後にモニタ用ＦＥＴ２のゲートに伝達され、モニタ用トランジスタＦＥＴ２のゲートを閉じる方向に作用する。また、このレベル低下後の電圧はデカップリング抵抗Ｒ２を通して信号処理用トランジスタＦＥＴ１のゲートにも伝達され、そのゲートを閉じるように作用する。このため、信号処理用トランジスタＦＥＴ１のドレイン電流Ｉ１が減少し、結果として、所望の設計値に近いドレイン電流値に調整される。
【００４５】
反対に、両トランジスタＦＥＴ１，ＦＥＴ２のしきい値電圧Ｖｔｈが設計値より浅い、すなわち負極性で小さな値を示すとき、モニタ用トランジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より小さい。このため、抵抗Ｒ０の電圧降下が小さく、モニタ用トランジスタＦＥＴ２のドレイン電圧は予定した値に対し上昇する。これに応じて信号処理用トランジスタＦＥＴ１のゲート電位も上昇し、当該トランジスタＦＥＴ１のドレイン電流Ｉ１が上昇して、設計値に近いドレイン電流値に調整される。
【００４６】
ところが、信号処理用とモニタ用のトランジスタしきい値電圧Ｖｔｈは完全に一致しないうえ、組み立て時のストレスを含む様々な要因でしきい値電圧Ｖｔｈが変動し、これに応じて相互コンダクタンスｇｍも変動する。このため、ドレイン電流を一定とするには、組み立て後にバイアス電圧を調整する必要が生じる。
【００４７】
図６に示す回路では、トランジスタＴｒ0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 のゲートに印加される制御信号Ｖ0 〜Ｖ4 の論理の組合せを変化させることで、このバイアス調整を外部から行うことができる。
【００４８】
図７に、トランジスタのオン／オフと抵抗Ｒ０を含む合計抵抗との対応関係を表にまとめて示す。図７は、抵抗Ｒ０を１ｋΩ、各トランジスタのオン抵抗が５Ω、オフ抵抗が０．５ｋΩの場合を示す。
本例では、制御信号の論理レベルに応じたてトランジスタＴｒ0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 のオン／オフの組合せにより、合計抵抗を１ｋΩから３ｋΩまで０．５ｋΩステップで変更できる。
したがって、パッケージング後もバイアス調整回路１０内のの合計抵抗を調整して、信号処理用トランジスタＦＥＴ１に印加されるゲート・ソース間電圧Ｖｇｓを変え、その結果、ドレイン電流の微調整が可能である。
また、この信号処理回路では、ドレイン電流の検出用の電流計５および制御回路６を内蔵させることにより、外部から制御信号を印加しなくとも、ドレイン電流の自動調整が可能となる。
【００４９】
【発明の効果】
本発明によれば、チップ面積を余り増大させずに、パッケージング後でも外部から制御によりバイアス電圧を微調整し、あるいは外部からの制御なしでバイアス電圧を自動的に微調整することが可能なバイアス調整回路と、これを備えた信号処理回路を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る信号処理回路の要部構成を示す図である。
【図２】第１実施形態に係るバイアス調整回路の基本構成例を３例示す回路図である。
【図３】第１実施形態に係る信号処理回路において、バイアス調整回路に図２（Ｂ）の基本構成を採用した場合の具体的例（Ｎ＝２）を示す回路図である。
【図４】第１実施形態に係る図３の回路において、制御信号の論理値とゲート・ソース間電圧Ｖｇｓとの対応関係を示す表である。
【図５】第２実施形態に係る信号処理回路の要部構成を示す図である。
【図６】第２実施形態に係るバイアス調整回路の基本構成を図２（Ａ）型とした場合の具体例を示す回路図である。
【図７】第２実施形態に係る図６に示す回路において、トランジスタのオン／オフと抵抗Ｒ０を含む合計抵抗との対応関係を示す表である。
【図８】従来の自動バイアス調整回路の一構成例を示す回路図である。
【符号の説明】
１，１０…バイアス調整回路、２…負荷、３…デカップリング手段、４…電圧レベルシフト手段、５…電流計（検出手段）、６…制御回路、ＦＥＴ１…信号処理用トランジスタ、ＦＥＴ２…モニタ用トランジスタ、Ｒ0 〜ＲN …抵抗、Ｔｒ0 〜ＴｒN …トランジスタ（スイッチング素子）、Ｒｒ…基準抵抗、Ｔｇｇ…ゲートバイアス電圧の供給端子（第１端子）、Ｔｏ…出力端子（第１端子）、Ｔｓｓ…基準電位の供給端子（第２端子）、Ｔｃ0 〜ＴｃN …制御信号の入力端子（制御端子）、Ｖ0 〜ＶN …制御信号の電圧値。
【発明の属する技術分野】
本発明は、たとえば高周波増幅回路などに用いることができ、トランジスタのバイアス電圧を調整するバイアス調整回路と、これを用いた信号処理回路とに関する。
【０００２】
【従来の技術】
ＧａＡｓＭＭＩＣ(Monolithic Microwave integrated circuits)において、能動素子として高周波ＦＥＴを用い高周波を取り扱う回路、たとえば増幅回路、混合回路などでは、ＦＥＴのドレイン電流Ｉｄｓは、その性能（高周波特性）を決めるパラメータの一つであるため所定の値にする必要がある。
ところが、製造時にウエハ間あるいはウエハ内で高周波ＦＥＴのしきい値電圧Ｖｔｈがばらつくと、出来た高周波回路は、ＦＥＴのゲートバイアス電圧Ｖｇｇが一定の場合に、しきい値電圧Ｖｔｈに応じてドレイン電流Ｉｄｓも変動し、その結果、回路性能を最大限に引き出すことができない。
【０００３】
ＦＥＴのゲートバイアス電圧Ｖｇｇを一定とした状態でドレイン電流Ｉｄｓを調整するには、ゲート・ソース間電圧Ｖｇｓをウエハ間あるいはチップ内で可変にすればよい。その方法として、従来、以下の方法が行われていた。
【０００４】
第１の方法では、ゲート・ソース間電圧Ｖｇｓを所定値にするためのブリーダー抵抗を、幾つか回路パターン内に予め用意しておく。製造時のしきい値電圧Ｖｔｈの調整工程でモニタしたＶｔｈのバラツキ量に応じて、その後のメタル配線工程で、最適なブリーダー抵抗をパターン上で接続させるためのフォトマスクを選択する。選択したフォトマスクを用いてメタル配線を行うと、最適なブリーダー抵抗のみがゲートバイアス用抵抗として機能し、結果として、所望のゲート・ソース間電圧Ｖｇｓが得られる。
【０００５】
第２の方法では、第１の方法と同様に予め形成したブリーダー抵抗を、パッケージングの際のワイヤボンディングで選択し、これにより所望のゲート・ソース間電圧Ｖｇｓが得られるようにする。
【０００６】
第３の方法では、ゲート・ソース間電圧Ｖｇｓを調整したいＦＥＴに近いウエハ内位置に形成したしきい値電圧モニタ用のＦＥＴを含む、ゲート・ソース間電圧の自動調整回路を信号処理回路の一部として内蔵させる。
【０００７】
図８は、自動バイアス調整回路の一構成例を示す回路図である。
図８において、ＦＥＴ１はゲート・ソース間電圧Ｖｇｓを調整したい信号処理用電界効果トランジスタ、ＦＥＴ２はモニタ用電界効果トランジスタを示す。信号処理用トランジスタＦＥＴ１のドレインとソース間には、直流バイアス電源ＶＤＣ１が接続され、モニタ用トランジスタＦＥＴ２のドレインとソース間には、抵抗Ｒ０と直流バイアス電源ＶＤＣ２が直列接続されている。両トランジスタＦＥＴ１，ＦＥＴ２のソースは接地されている。モニタ用トランジスタＦＥＴ２のドレインとゲート間には、直流レベルシフトのためのダイオードＤが接続されている。本例では、電界効果トランジスタのソース・ドレイン間が短絡されてダイオードＤとして用いられている。信号処理用トランジスタＦＥＴ１およびモニタ用トランジスタＦＥＴ２のゲート同士が、デカップリング抵抗Ｒ１を介して接続されている。抵抗Ｒ１とモニタ用トランジスタＦＥＴ２のゲートとの接続中点と接地電位との間に、抵抗Ｒ２およびキャパシタＣが並列に接続されている。抵抗Ｒ２はダイオードＤとともにモニタ用トランジスタＦＥＴ２のゲート電位を決定する抵抗であり、キャパシタＣは高周波接地用である。
【０００８】
信号処理用トランジスタＦＥＴ１とモニタ用トランジスタＦＥＴ２は、ウエハ内で互いに近い位置に形成された場合、そのしきい値電圧も近い値を示す。
両トランジスタＦＥＴ１，ＦＥＴ２がディプリージョン形の場合、そのしきい値電圧Ｖｔｈが設計値より深い、すなわち負極性で大きな値を示すとき、モニタ用トランジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より大きい。このため、抵抗Ｒ０の電圧降下が大きく、モニタ用トランジスタＦＥＴ２のドレイン電圧は予定した値に対し低下する。この電圧は、ダイオードＤによって所定電圧レベルだけ低下した後にモニタ用ＦＥＴ２のゲートに伝達され、モニタ用トランジスタＦＥＴ２のゲートを閉じる方向に作用する。また、このレベル低下後の電圧はデカップリング抵抗Ｒ１を通して信号処理用トランジスタＦＥＴ１のゲートにも伝達され、そのゲートを閉じるように作用する。このため、信号処理用トランジスタＦＥＴ１のドレイン電流Ｉ１が減少し、結果として、所望の設計値に近いドレイン電流値に調整される。
【０００９】
反対に、両トランジスタＦＥＴ１，ＦＥＴ２のしきい値電圧Ｖｔｈが設計値より浅い、すなわち負極性で小さな値を示すとき、モニタ用トランジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より小さい。このため、抵抗Ｒ０の電圧降下が小さく、モニタ用トランジスタＦＥＴ２のドレイン電圧は予定した値に対し上昇する。これに応じて信号処理用トランジスタＦＥＴ１のゲート電位も上昇し、当該トランジスタＦＥＴ１のドレイン電流Ｉ１が上昇して、設計値に近いドレイン電流値に調整される。
【００１０】
【発明が解決しようとする課題】
前述した第１のバイアス電圧調整方法では、異なるウエハ間でのバイアス電圧電圧調整には有効であるが、同一ウエハ内のしきい値電圧Ｖｔｈのバラツキを補正するようなバイアス電圧の調整はできない。
第２のバイアス電圧調整方法では、このバイアス電圧調整用にボンディングパッドを幾つも用意しなければならず、チップ面積の増大が著しい。
第３のバイアス電圧調整方法では、信号処理用とモニタ用のトランジスタしきい値電圧Ｖｔｈが完全に一致しないこと、および、組み立て時のストレスを含めた様々な要因でしきい値電圧Ｖｔｈが変動し、これに応じて相互コンダクタンスｇｍが変動することにより、バイアス電圧を調整しても、ドレイン電流が一定にならないことがある。このｇｍ変動に起因してドレイン電流が一定とならないことは、第１および第２のバイアス電圧調整方法でも共通した課題である。
【００１１】
また、第１〜第３の何れのバイアス電圧調整方法でも、一旦、ウエハを完成させたりパッケージングした後に、バイアス電圧を微調整することが不可能である。
【００１２】
本発明の目的は、チップ面積を余り増大させずに、パッケージング後でも外部から制御によりバイアス電圧を微調整することが可能なバイアス調整回路と、これを備えた信号処理回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明に係る信号処理回路は、入力端子と出力端子、ならびに、基準電位に接続される電位固定端子を有し、入力端子で入力信号を受けて出力端子から出力信号を出力する信号処理用トランジスタと、上記入力端子と上記電位固定端子に接続され、上記基準電位を基準として上記入力端子に印加されるバイアス電圧を調整するバイアス調整回路と、を備え、上記バイアス調整回路は、高周波遮断抵抗と、上記高周波遮断抵抗を介して上記入力端子と電気的に接続される中間ノードと、一定電圧が印加される電圧印加端子と、上記中間ノードと上記電圧印加端子の間に接続された基準抵抗として機能する素子と、上記中間ノードと上記電位固定端子の間の可変抵抗経路に直列に接続され、オン時とオフ時で異なる抵抗値をとり、各抵抗値の合計が上記可変抵抗経路の抵抗値を決める複数の可変抵抗トランジスタと、印加されるディジタル信号の論理に応じて各可変抵抗トランジスタの導通と遮断をそれぞれ制御するための複数の制御端子と、を有する。
【００１４】
好適に、上記複数のスイッチング素子は、上記中間ノードと上記電位固定端子との間に直列接続されている。
この場合、好適に、上記複数のスイッチング素子のそれぞれに対し、抵抗が並列接続されている。このスイッチング素子に並列接続された各抵抗は、好適に、全体として２のＮ乗（Ｎ：連続した整数）に比例した大きさの抵抗群を構成する値に設定されている。好適に、上記中間ノードと上記電圧印加端子との間に、基準抵抗が接続されている。
【００１５】
あるいは、上記信号処理用トランジスタの上記バイアス電圧に応じた特性値を検出する検出手段と、上記特性値に基づいて、上記バイアス調整回路の上記複数の制御端子に印加される上記ディジタル信号の論理値を変更する制御回路とをさらに有する。
【００１６】
また、好適に、上記信号処理用トランジスタの上記バイアス電圧に応じた特性値を検出する検出手段と、上記特性値に基づいて、上記バイアス調整回路の複数の制御端子に出力される上記ディジタル信号の論理値を変更する制御回路とをさらに有する。
【００１９】
本発明に係るバイアス調整回路は、入力端子と出力端子、ならびに、基準電位に接続される電位固定端子を有するトランジスタの上記入力端子に接続された高周波遮断抵抗と、上記高周波遮断抵抗を介して上記入力端子と電気的に接続される中間ノードと、一定電圧が印加される電圧印加端子と、上記中間ノードと上記電圧印加端子の間に接続された基準抵抗として機能する素子と、上記中間ノードと上記電位固定端子の間の可変抵抗経路に直列に接続され、オン時とオフ時で異なる抵抗値をとり、各抵抗値の合計が上記可変抵抗経路の抵抗値を決める複数の可変抵抗トランジスタと、印加されるディジタル信号の論理に応じて各可変抵抗トランジスタの導通と遮断をそれぞれ制御するための複数の制御端子と、を有する。
【００２１】
このような構成に係る信号処理回路またはバイアス調整回路では、複数のスイッチング素子の、たとえばゲートに印加する信号の論理の組み合わせを変えると、トランジスタに対するバイアス電圧の調整量が変更される。
たとえば、複数のスイッチング素子のみが直列接続されている場合、複数の制御端子に印加する電圧の論理の組合せを変えると、スイッチング素子のオン時の抵抗とオフ時の抵抗との組合せで、中間ノードと電位固定端子との間の抵抗値が変化する。これにより、トランジスタに対するバイアス電圧の調整量が変更される。
【００２２】
また、直列接続された複数のスイッチング素子それぞれに抵抗が並列接続されている場合は、スイッチング素子のオフときは、並列接続された抵抗が中間ノードと電位固定端子間の抵抗値を決定することに寄与し、逆にオフのときは寄与しなくなる。言い換えると、複数の制御端子に印加する電圧の論理の組合せを変えると、中間ノードと電位固定端子間を流れる電流経路が抵抗側とスイッチング素子側で切り換えられる。これにより、電流経路の抵抗値が変化し、その結果、トランジスタに対するバイアス電圧の調整量が変更される。
このように電流経路をスイッチング素子で切り換えることによって電流経路の抵抗値が変化することは、複数のスイッチング素子が並列接続され、それぞれのスイッチング素子に抵抗が直列接続されている場合も同様である。
【００２３】
このような抵抗値変化を用いたバイアス調整回路を、トランジスタのゲートとソース間に接続してもよいし、また、モニタ用トランジスタのドレイン電流の調整に用いることもできる。
また、この何れの場合でも、バイアス調整対象である信号処理用トランジスタのドレイン電流などをモニタしておき、このモニタ値に基づいて、制御回路が複数のスイッチング素子に付与する制御信号を変化させるようにすると、外部から制御信号を与えなくとも、バイアス調整が回路内部で自動的に行われる。
【００２４】
【発明の実施の形態】
第１実施形態
図１は、第１実施形態に係る信号処理回路の要部構成を示す図である。また、図２は、バイアス調整回路の基本構成例を３例示す回路図である。
【００２５】
図１に示す信号処理回路において、信号処理用電界効果トランジスタＦＥＴ１のゲートは、結合キャパシタＣｉｎを介して入力端子Ｔｉｎに接続されている。また、信号処理用トランジスタＦＥＴ１のドレインは、結合キャパシタＣｏｕｔを介して出力端子Ｔｏｕｔに接続され、また、負荷２を介して電源電圧ＶDDの供給端子Ｔｄｄに接続されている。信号処理用トランジスタＦＥＴ１のソースは接地されている。
【００２６】
信号処理用トランジスタＦＥＴ１のゲートと接地電位との間に、高周波遮断用の抵抗Ｒｃを介して、バイアス調整回路１が接続されている。バイアス調整回路１は、制御信号（電圧値Ｖ0 〜ＶN ）が入力され、また、図示しないがゲートバイアス電圧が供給されている。
【００２７】
バイアス調整回路として、たとえば図２（Ａ）〜（Ｃ）に示す基本構成の回路が採用できる。
【００２８】
図２（Ａ）に示す回路では、ゲートバイアス電圧Ｖｇｇの供給端子Ｔｇｇと接地線との間に、基準抵抗Ｒｒ、電界効果トランジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN が直列接続されている。トランジスタＴｒ0 のゲートは電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続され、トランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信号の入力端子Ｔ1 に接続され、また、トランジスタＴｒN のゲートは電圧値ＶN の制御信号の入力端子ＴN に接続されている。基準抵抗ＲｒとトランジスタＴｒ0 との接続中点から、図１の高周波遮断抵抗Ｒｃ側と接続される出力端子Ｔｏが取り出されている。
【００２９】
このような構成の回路では、バイアス調整回路１内のトランジスタのオン／オフにより、そのオン時の抵抗値Ｒｏｎとオフ時の抵抗値Ｒｏｆｆとの２種類の抵抗値を切り替え、その組合せにより出力端子Ｔｏと接地線の接続端子（不図示）との間の抵抗値（以下、トータル抵抗値）を変更する。たとえば、トランジスタのオン抵抗ＲｏｎをＡΩ、オフ抵抗をＢｋΩとすると、トータル抵抗値は（Ｎ−１）Ａから（Ｎ−１）Ｂ×１０3 の範囲内で多段階に変更できる。
【００３０】
図２（Ｂ）に示す回路では、ゲートバイアス電圧Ｖｇｇの供給端子Ｔｇｇと接地線との間に、基準抵抗Ｒｒ、抵抗Ｒ0 ，Ｒ1 ，…，ＲN が直列接続されている。抵抗Ｒ0 に電界効果トランジスタＴｒ0 が並列接続され、抵抗Ｒ1 に電界効果トランジスタＴｒ1 が並列接続され、また、抵抗ＲN に電界効果トランジスタＴｒN が並列接続されている。トランジスタＴｒ0 のゲートは電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続され、トランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信号の入力端子Ｔ1 に接続され、また、トランジスタＴｒN のゲートは電圧値ＶN の制御信号の入力端子ＴN に接続されている。基準抵抗ＲｒとトランジスタＴｒ0 との接続中点から、図１の高周波遮断抵抗Ｒｃ側と接続される出力端子Ｔｏが取り出されている。
【００３１】
このような構成の回路では、バイアス調整回路１内のトランジスタのオン／オフにより、抵抗とトランジスタの各並列接続部分で、電流経路を抵抗側とするかトランジスタ側とするかが切り替えられる。すなわち、トランジスタのオン抵抗が並列接続の抵抗値より十分小さいとした場合、この各並列接続部分における電流は、トランジスタがオンのときトランジスタ側に流れ、トランジスタがオフのとき抵抗側を流れる。これにより、本回路では、電流経路に存在する抵抗の組合せを変えることにより、トータル抵抗値を多段階に変更できる。
【００３２】
図２（Ｃ）に示す回路では、ゲートバイアス電圧Ｖｇｇの供給端子Ｔｇｇに基準抵抗Ｒｃが接続され、基準抵抗Ｒｒと接地線との間に、抵抗Ｒ0 ，Ｒ1 ，…，ＲN が並列接続されている。抵抗Ｒ0 に電界効果トランジスタＴｒ0 が直列接続され、抵抗Ｒ1 に電界効果トランジスタＴｒ1 が直列接続され、また、抵抗ＲN に電界効果トランジスタＴｒN が直列接続されている。トランジスタＴｒ0 のゲートは電圧値Ｖ0 の制御信号の入力端子Ｔ0 に接続され、トランジスタＴｒ1 のゲートは電圧値Ｖ1 の制御信号の入力端子Ｔ1 に接続され、また、トランジスタＴｒN のゲートは電圧値ＶN の制御信号の入力端子ＴN に接続されている。基準抵抗ＲｒとトランジスタＴｒ0 ，Ｔｒ1 ，…，またはＴｒN との接続中点から、図１の高周波遮断抵抗Ｒｃ側と接続される出力端子Ｔｏが取り出されている。
【００３３】
このような構成の回路では、バイアス調整回路１内のトランジスタのオン／オフにより、抵抗とトランジスタの各直列接続部分を電流経路とするか否か切り替えられる。すなわち、トランジスタがオンのとき、このトランジスタが接続された直列接続部分は電流経路として機能し、トランジスタがオフのとき、このトランジスタが接続された直列接続部分はオープン状態となって電流経路として機能しない。本回路では、制御信号の論理の組合せを変えることで、電流経路として寄与する直列接続部分の組合せが変化し、その結果、トータル抵抗値を多段階に変更できる。
【００３４】
なお、図２（Ｂ）および（Ｃ）において、抵抗Ｒ0 ，Ｒ1 ，…，ＲN の各抵抗値をｒ0 ，ｒ1 ，…，ｒN と表記しているが、その抵抗値は任意である。したがって、図２（Ｂ）および（Ｃ）に示す回路構成は、図２（Ａ）の回路構成と比較すると、抵抗Ｒ0 ，Ｒ1 ，…，ＲN を形成する分の面積が大きくなるが、各抵抗値が任意であることから、トータル抵抗値を構成する抵抗の組合せの自由度が大きく、したがって、所望の抵抗値が得られやすいという利点がある。
また、図２（Ａ）および（Ｂ）における基準抵抗Ｒｒは、出力端子Ｔｏが一定電圧Ｖｇｇに固定されないように設けられているが、省略も可能である。その場合、出力端子Ｔｏは、トランジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN の接続中点から引き出す構成とする。
さらに、たとえば、トランジスタＴｒ0 ，Ｔｒ1 ，…，ＴｒN の何れかを必ずオフとし、そのときの抵抗値が十分大きなことを前提として、図１における高周波遮断抵抗Ｒｃの省略も可能である。
【００３５】
図３は、バイアス調整回路に図２（Ｂ）の基本構成を採用した場合の具体的例（Ｎ＝２）を示す回路図である。
図３に示す回路では、出力端子Ｔｏと基準電位端子Ｔｓｓとの間に３つの抵抗Ｒ0 〜Ｒ2 が直列接続されている。抵抗Ｒ0 の値をｒとすると、抵抗Ｒ1 の値が２ｒ、抵抗Ｒ2 の値が４ｒと、一般式２N ｒで表される抵抗値設定がなされている。なお、本例では、出力端子Ｔｏと基準電位端子Ｔｓｓとの間に、出力端子Ｔｏの直流電圧レベル変動を防止するためのキャパシタＣｃが接続されている。
【００３６】
図４に、制御信号の論理値とゲート・ソース間電圧Ｖｇｓとの対応関係を表にまとめて示す。
制御信号Ｖ0 〜Ｖ2 が全てハイレベルのとき、トランジスタＴｒ0 〜Ｔｒ2 が全てオンして、トータル抵抗はトランジスタのオン抵抗のみで無視できるほど小さいため、信号処理用トランジスタＦＥＴ１のゲート・ソース間電圧Ｖｇｓは、ほぼ接地電位０Ｖとなり最小値をとる。
一方、制御信号Ｖ0 〜Ｖ2 が全てローレベルのとき、トランジスタＴｒ0 〜Ｔｒ2 が全てオフして、トータル抵抗は７ｒとなり、信号処理用トランジスタＦＥＴ１のゲート・ソース間電圧Ｖｇｓは、最大値｛７ｒ／（Ｒ＋７ｒ）｝Ｖｇｇをとる。
制御信号の他の論理の組合せにおいては、図４に示すように、その組合せに応じてゲート・ソース間電圧Ｖｇｓは最大値と最小値の中間の値をとる。
【００３７】
このように本例では、外部からの制御信号の論理制御により、ゲートバイアス量を変え、ゲート・ソース間電圧Ｖｇｓを８段階可変とすることができる。したがって、パッケージング後もゲート・ソース間電圧Ｖｇｓの変更により、信号処理用トランジスタのドレイン電流の調整が可能である。
また、この信号処理回路では、バイアス調整のため抵抗やトランジスタが必要であるが、従来の、ワイヤボンディング時のパッドの選択による抵抗切り替え方法に比べると面積の増加量は小さい。
【００３８】
第２実施形態
図５は、第２実施形態に係る信号処理回路の要部構成を示す図である。
【００３９】
本実施形態では、信号処理用トランジスタＦＥＴ１のゲートに、直接、バイアス調整回路が接続されていない。信号処理用トランジスタＦＥＴ１の近くに、同じサイズで同時形成されるモニタ用トランジスタＦＥＴ２が設けられ、両トランジスタＦＥＴ１とＦＥＴ２のゲート同士が、デカップリング手段３を介して接続されている。モニタ用トランジスタＦＥＴ２のソースは接地され、ゲートとドレイン間に電圧レベルシフト手段４が接続されている。また、モニタ用トランジスタＦＥＴ２のドレインとゲートバイアス電圧Ｖｇｇの供給端子Ｔｇｇとの間に、バイアス調整回路１０が接続されている。
【００４０】
本実施形態におけるバイアス調整回路１０は、第１実施形態に係る図２（Ａ）〜（Ｃ）において、それぞれ基準抵抗Ｒｒを省略したものを用いることができる。
【００４１】
また、本実施形態では、必要に応じて、信号処理用トランジスタＦＥＴ１のドレイン電流ｉ１を検出する手段、たとえば電流計５と、この電流計５をモニタしながらバイアス調整回路１０に印加する制御信号の論理の組合せを変更する制御回路６とを追加的に設けてもよい。
この構成では、制御信号を外部から印加する必要がなく、信号処理用トランジスタＦＥＴ１のドレイン電流ｉ１を一定値に自動調整できる。
【００４２】
図６に、バイアス調整回路１０の基本構成を図２（Ａ）型とした場合を例に、具体的回路の一例を示す。
【００４３】
図６において、信号処理用トランジスタＦＥＴ１のドレインとソース間には、直流バイアス電源ＶＤＣ１（電圧値Ｖｄ）が接続されている。モニタ用トランジスタＦＥＴ２のドレインには、抵抗Ｒ０、トランジスタＴｒ0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 が直列接続されている。また、トランジスタＴｒ0 とモニタ用トランジスタＦＥＴ２のソースとの間には、直流バイアス電源ＶＤＣ２（電圧値Ｖｇｇ）が直列接続されている。両トランジスタＦＥＴ１，ＦＥＴ２のソースは接地されている。モニタ用トランジスタＦＥＴ２のドレインとゲート間には、電圧レベルシフト手段としてダイオードＤが接続されている。本例では、電界効果トランジスタのソース・ドレイン間が短絡されてダイオードＤとして用いられている。信号処理用トランジスタＦＥＴ１およびモニタ用トランジスタＦＥＴ２のゲート同士が、デカップリング手段としての抵抗Ｒ２を介して接続されている。抵抗Ｒ２とモニタ用トランジスタＦＥＴ２のゲートとの接続中点と接地電位との間に、抵抗Ｒ３およびキャパシタＣが並列に接続されている。抵抗Ｒ３はダイオードＤとともにモニタ用トランジスタＦＥＴ２のゲート電位を決定する抵抗であり、キャパシタＣは高周波接地用である。
【００４４】
信号処理用トランジスタＦＥＴ１とモニタ用トランジスタＦＥＴ２は、ウエハ内で互いに近い位置に形成された場合、そのしきい値電圧も近い値を示す。
両トランジスタＦＥＴ１，ＦＥＴ２がディプリージョン形の場合、そのしきい値電圧Ｖｔｈが設計値より深い、すなわち負極性で大きな値を示すとき、モニタ用トランジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より大きい。このため、抵抗Ｒ０の電圧降下が大きく、モニタ用トランジスタＦＥＴ２のドレイン電圧は予定した値に対し低下する。この電圧は、ダイオードＤによって所定電圧レベルだけ低下した後にモニタ用ＦＥＴ２のゲートに伝達され、モニタ用トランジスタＦＥＴ２のゲートを閉じる方向に作用する。また、このレベル低下後の電圧はデカップリング抵抗Ｒ２を通して信号処理用トランジスタＦＥＴ１のゲートにも伝達され、そのゲートを閉じるように作用する。このため、信号処理用トランジスタＦＥＴ１のドレイン電流Ｉ１が減少し、結果として、所望の設計値に近いドレイン電流値に調整される。
【００４５】
反対に、両トランジスタＦＥＴ１，ＦＥＴ２のしきい値電圧Ｖｔｈが設計値より浅い、すなわち負極性で小さな値を示すとき、モニタ用トランジスタＦＥＴ２のドレイン電流Ｉ２は予定した値より小さい。このため、抵抗Ｒ０の電圧降下が小さく、モニタ用トランジスタＦＥＴ２のドレイン電圧は予定した値に対し上昇する。これに応じて信号処理用トランジスタＦＥＴ１のゲート電位も上昇し、当該トランジスタＦＥＴ１のドレイン電流Ｉ１が上昇して、設計値に近いドレイン電流値に調整される。
【００４６】
ところが、信号処理用とモニタ用のトランジスタしきい値電圧Ｖｔｈは完全に一致しないうえ、組み立て時のストレスを含む様々な要因でしきい値電圧Ｖｔｈが変動し、これに応じて相互コンダクタンスｇｍも変動する。このため、ドレイン電流を一定とするには、組み立て後にバイアス電圧を調整する必要が生じる。
【００４７】
図６に示す回路では、トランジスタＴｒ0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 のゲートに印加される制御信号Ｖ0 〜Ｖ4 の論理の組合せを変化させることで、このバイアス調整を外部から行うことができる。
【００４８】
図７に、トランジスタのオン／オフと抵抗Ｒ０を含む合計抵抗との対応関係を表にまとめて示す。図７は、抵抗Ｒ０を１ｋΩ、各トランジスタのオン抵抗が５Ω、オフ抵抗が０．５ｋΩの場合を示す。
本例では、制御信号の論理レベルに応じたてトランジスタＴｒ0 ，Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 のオン／オフの組合せにより、合計抵抗を１ｋΩから３ｋΩまで０．５ｋΩステップで変更できる。
したがって、パッケージング後もバイアス調整回路１０内のの合計抵抗を調整して、信号処理用トランジスタＦＥＴ１に印加されるゲート・ソース間電圧Ｖｇｓを変え、その結果、ドレイン電流の微調整が可能である。
また、この信号処理回路では、ドレイン電流の検出用の電流計５および制御回路６を内蔵させることにより、外部から制御信号を印加しなくとも、ドレイン電流の自動調整が可能となる。
【００４９】
【発明の効果】
本発明によれば、チップ面積を余り増大させずに、パッケージング後でも外部から制御によりバイアス電圧を微調整し、あるいは外部からの制御なしでバイアス電圧を自動的に微調整することが可能なバイアス調整回路と、これを備えた信号処理回路を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る信号処理回路の要部構成を示す図である。
【図２】第１実施形態に係るバイアス調整回路の基本構成例を３例示す回路図である。
【図３】第１実施形態に係る信号処理回路において、バイアス調整回路に図２（Ｂ）の基本構成を採用した場合の具体的例（Ｎ＝２）を示す回路図である。
【図４】第１実施形態に係る図３の回路において、制御信号の論理値とゲート・ソース間電圧Ｖｇｓとの対応関係を示す表である。
【図５】第２実施形態に係る信号処理回路の要部構成を示す図である。
【図６】第２実施形態に係るバイアス調整回路の基本構成を図２（Ａ）型とした場合の具体例を示す回路図である。
【図７】第２実施形態に係る図６に示す回路において、トランジスタのオン／オフと抵抗Ｒ０を含む合計抵抗との対応関係を示す表である。
【図８】従来の自動バイアス調整回路の一構成例を示す回路図である。
【符号の説明】
１，１０…バイアス調整回路、２…負荷、３…デカップリング手段、４…電圧レベルシフト手段、５…電流計（検出手段）、６…制御回路、ＦＥＴ１…信号処理用トランジスタ、ＦＥＴ２…モニタ用トランジスタ、Ｒ0 〜ＲN …抵抗、Ｔｒ0 〜ＴｒN …トランジスタ（スイッチング素子）、Ｒｒ…基準抵抗、Ｔｇｇ…ゲートバイアス電圧の供給端子（第１端子）、Ｔｏ…出力端子（第１端子）、Ｔｓｓ…基準電位の供給端子（第２端子）、Ｔｃ0 〜ＴｃN …制御信号の入力端子（制御端子）、Ｖ0 〜ＶN …制御信号の電圧値。
Claims (4)
- 入力端子と出力端子、ならびに、基準電位に接続される電位固定端子を有し、入力端子で入力信号を受けて出力端子から出力信号を出力する信号処理用トランジスタと、
上記入力端子と上記電位固定端子に接続され、上記基準電位を基準として上記入力端子に印加されるバイアス電圧を調整するバイアス調整回路と、
を備え、
上記バイアス調整回路は、
高周波遮断抵抗と、
上記高周波遮断抵抗を介して上記入力端子と電気的に接続される中間ノードと、
一定電圧が印加される電圧印加端子と、
上記中間ノードと上記電圧印加端子の間に接続された基準抵抗として機能する素子と、
上記中間ノードと上記電位固定端子の間の可変抵抗経路に直列に接続され、オン時とオフ時で異なる抵抗値をとり、各抵抗値の合計が上記可変抵抗経路の抵抗値を決める複数の可変抵抗トランジスタと、
印加されるディジタル信号の論理に応じて各可変抵抗トランジスタの導通と遮断をそれぞれ制御するための複数の制御端子と、
を有する信号処理回路。 - 上記中間ノードと上記電位固定端子との間にキャパシタが接続されている
請求項１に記載の信号処理回路。 - 上記信号処理用トランジスタの上記バイアス電圧に応じた特性値を検出する検出手段と、
上記特性値に基づいて、上記バイアス調整回路の上記複数の制御端子に印加される上記ディジタル信号の論理値を変更する制御回路と
をさらに有する請求項１に記載の信号処理回路。 - 入力端子と出力端子、ならびに、基準電位に接続される電位固定端子を有するトランジスタの上記入力端子に接続された高周波遮断抵抗と、
上記高周波遮断抵抗を介して上記入力端子と電気的に接続される中間ノードと、
一定電圧が印加される電圧印加端子と、
上記中間ノードと上記電圧印加端子の間に接続された基準抵抗として機能する素子と、
上記中間ノードと上記電位固定端子の間の可変抵抗経路に直列に接続され、オン時とオフ時で異なる抵抗値をとり、各抵抗値の合計が上記可変抵抗経路の抵抗値を決める複数の可変抵抗トランジスタと、
印加されるディジタル信号の論理に応じて各可変抵抗トランジスタの導通と遮断をそれぞれ制御するための複数の制御端子と、
を有するバイアス調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024833A JP4604299B2 (ja) | 2000-01-28 | 2000-01-28 | 信号処理回路およびバイアス調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024833A JP4604299B2 (ja) | 2000-01-28 | 2000-01-28 | 信号処理回路およびバイアス調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001217654A JP2001217654A (ja) | 2001-08-10 |
| JP4604299B2 true JP4604299B2 (ja) | 2011-01-05 |
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ID=18550762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000024833A Expired - Fee Related JP4604299B2 (ja) | 2000-01-28 | 2000-01-28 | 信号処理回路およびバイアス調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4604299B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8102156B2 (en) | 2006-09-08 | 2012-01-24 | Ricoh Company, Ltd. | Differential amplifier circuit and electric charge control apparatus using differential amplifier circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004706A (ja) * | 2006-06-21 | 2008-01-10 | Mitsumi Electric Co Ltd | 発光ダイオード駆動回路 |
| JP2011061698A (ja) * | 2009-09-14 | 2011-03-24 | Mitsumi Electric Co Ltd | 受信装置及び受信装置用半導体集積回路 |
| JP2020022163A (ja) * | 2018-08-01 | 2020-02-06 | スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. | 可変電力増幅器バイアスインピーダンス |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446450A (en) * | 1977-09-20 | 1979-04-12 | Maspro Denko Kk | Amplifier oscillation eliminator |
| JP3033623B2 (ja) * | 1990-11-30 | 2000-04-17 | 日本電気株式会社 | ゲートバイアス制御回路および増幅器 |
| JPH0794961A (ja) * | 1993-09-24 | 1995-04-07 | Toshiba Corp | 高周波増幅モジュール |
| JP2908288B2 (ja) * | 1995-07-26 | 1999-06-21 | 埼玉日本電気株式会社 | 電流帰還バイアス増幅回路 |
| US5670912A (en) * | 1996-01-31 | 1997-09-23 | Motorola, Inc. | Variable supply biasing method and apparatus for an amplifier |
| JPH10290129A (ja) * | 1997-04-11 | 1998-10-27 | Sony Corp | 高周波増幅器 |
| JP3812130B2 (ja) * | 1997-06-02 | 2006-08-23 | セイコーエプソン株式会社 | デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置 |
| JP3922773B2 (ja) * | 1997-11-27 | 2007-05-30 | 三菱電機株式会社 | 電力増幅器 |
-
2000
- 2000-01-28 JP JP2000024833A patent/JP4604299B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8102156B2 (en) | 2006-09-08 | 2012-01-24 | Ricoh Company, Ltd. | Differential amplifier circuit and electric charge control apparatus using differential amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001217654A (ja) | 2001-08-10 |
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