JP2635805B2 - 低ノイズ型出力バッファ回路 - Google Patents
低ノイズ型出力バッファ回路Info
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、特に高電流駆動力、高速性を要求されるBi
−CMOS出力バッファ回路に関する。
−CMOS出力バッファ回路に関する。
(従来の技術) 従来、高電流駆動力、高速性を要求されるBi−CMOS出
力バッファ回路には、例えば第11図に示すようなものが
知られている。
力バッファ回路には、例えば第11図に示すようなものが
知られている。
この回路の動作は、まず、入力端子901に“H(Hig
h)”レベルの入力信号VINが印加された時、Pチャネル
型MOSFET902はオフ状態、Nチャネル型MOSFET903はオン
状態となる。このため、NPN型バイポーラトランジスタ9
04のベース電位はほぼ“L(GND)”レベルとなり、ト
ランジスタ904がオフ状態となる。一方、入力端子901に
印加される“H"レベルの電圧VINは、インバータ905,906
二段を介すことにより、NPN型バイポーラトランジスタ9
07のベースに印加される。つまり、入力の正転信号(こ
の場合“H"レベルの電圧)がトランジスタ907のベース
に印加されるため、トランジスタ907がオン状態とな
り、出力端子908には“H"レベルの出力電圧VOUTが出力
される。
h)”レベルの入力信号VINが印加された時、Pチャネル
型MOSFET902はオフ状態、Nチャネル型MOSFET903はオン
状態となる。このため、NPN型バイポーラトランジスタ9
04のベース電位はほぼ“L(GND)”レベルとなり、ト
ランジスタ904がオフ状態となる。一方、入力端子901に
印加される“H"レベルの電圧VINは、インバータ905,906
二段を介すことにより、NPN型バイポーラトランジスタ9
07のベースに印加される。つまり、入力の正転信号(こ
の場合“H"レベルの電圧)がトランジスタ907のベース
に印加されるため、トランジスタ907がオン状態とな
り、出力端子908には“H"レベルの出力電圧VOUTが出力
される。
次に、入力端子901に“L(Low)”レベルの電圧VIN
が印加された時、トランジスタ907のベースには“L"レ
ベルの電圧が印加されるため、トランジスタ907はオフ
状態となる。一方、Pチャネル型MOSFET902はオン状
態、Nチャネル型MOSFET903はオフ状態となるため、ト
ランジスタ904のベース電位が上昇し、トランジスタ904
はオン状態となり、出力端子908には“L"レベルの出力
電位VOUTが出力される。
が印加された時、トランジスタ907のベースには“L"レ
ベルの電圧が印加されるため、トランジスタ907はオフ
状態となる。一方、Pチャネル型MOSFET902はオン状
態、Nチャネル型MOSFET903はオフ状態となるため、ト
ランジスタ904のベース電位が上昇し、トランジスタ904
はオン状態となり、出力端子908には“L"レベルの出力
電位VOUTが出力される。
しかしながら、上記構成を有する回路では、入力信号
VINが“H"レベル(例えば5V)から“L"レベル(例えば0
V)へ変化する際、トランジスタ907は、インバータ906
のNチャネル型MOSFET909のオンにより、ベース電位が
0Vとなるため、オフ状態となる。一方、Pチャネル型
MOSFET902がオン状態となるため、トランジスタ904のベ
ース電位が上昇し、かつそのベースには電流が流れ込ん
でくる。そして、トランジスタ904はオン状態となり、
出力端子908の出力電位VOUTは、“H"レベルから“L"レ
ベルへ変化する。
VINが“H"レベル(例えば5V)から“L"レベル(例えば0
V)へ変化する際、トランジスタ907は、インバータ906
のNチャネル型MOSFET909のオンにより、ベース電位が
0Vとなるため、オフ状態となる。一方、Pチャネル型
MOSFET902がオン状態となるため、トランジスタ904のベ
ース電位が上昇し、かつそのベースには電流が流れ込ん
でくる。そして、トランジスタ904はオン状態となり、
出力端子908の出力電位VOUTは、“H"レベルから“L"レ
ベルへ変化する。
この時、第12図に示すように、遷移電流iと、ボンデ
ィングワイヤ等に含まれている寄生のインダクタンスLP
とによって、アンダーシュートと呼ばれる一時的に出力
電位VOUTがマイナス(GNDレベル以下)になる現象が生
じる。この現象は、LP×di/dtの式で一般によく知られ
たものである。
ィングワイヤ等に含まれている寄生のインダクタンスLP
とによって、アンダーシュートと呼ばれる一時的に出力
電位VOUTがマイナス(GNDレベル以下)になる現象が生
じる。この現象は、LP×di/dtの式で一般によく知られ
たものである。
このアンダーシュートにより、トランジスタ907のベ
ース・エミッタ間の電位差が、トランジスタ907の閾値
電圧VF以上となり、かつトランジスタ907のベース電位
がマイナス(GNDレベル以下)、具体的にはアンダーシ
ュートのピーク値(−VUSP)+トランジスタ907の閾値
電圧VFとなる。これにより、インバータ906のNチャネ
ル型MOSFET909のソース・ドレイン間に電位差が生じ、
電流i1がVSS(GNDレベル)からNチャネル型MOSFET909
を介してトランジスタ907のベースへ流れ込む。このた
め、オフ状態でなければならないトランジスタ907がオ
ン状態となってしまい、トランジスタ907に大きなコレ
クタ電流が流れる。
ース・エミッタ間の電位差が、トランジスタ907の閾値
電圧VF以上となり、かつトランジスタ907のベース電位
がマイナス(GNDレベル以下)、具体的にはアンダーシ
ュートのピーク値(−VUSP)+トランジスタ907の閾値
電圧VFとなる。これにより、インバータ906のNチャネ
ル型MOSFET909のソース・ドレイン間に電位差が生じ、
電流i1がVSS(GNDレベル)からNチャネル型MOSFET909
を介してトランジスタ907のベースへ流れ込む。このた
め、オフ状態でなければならないトランジスタ907がオ
ン状態となってしまい、トランジスタ907に大きなコレ
クタ電流が流れる。
従って、第13図に示すように、上記コレクタ電流と、
電源VDD線に含まれるインダクタンス(LP)成分とによ
って電源VDDが大きく揺れてしまう。即ち、上記出力バ
ッファ回路のようなロジックはLSIの中に複数あり、こ
れらロジックの電源VDDは、共通に使用しているのが普
通であるから、例えば上記出力バッファ回路910の近傍
のロジック911の出力電位V′OUTに揺れが生じる。ここ
で、この出力電位V′OUTの揺れが、ロジック911につな
がる次段のロジックの回路閾値を越えてしまうことも考
えられ、このような場合には、その次段のロジックの誤
動作を引き起こすという欠点がある。
電源VDD線に含まれるインダクタンス(LP)成分とによ
って電源VDDが大きく揺れてしまう。即ち、上記出力バ
ッファ回路のようなロジックはLSIの中に複数あり、こ
れらロジックの電源VDDは、共通に使用しているのが普
通であるから、例えば上記出力バッファ回路910の近傍
のロジック911の出力電位V′OUTに揺れが生じる。ここ
で、この出力電位V′OUTの揺れが、ロジック911につな
がる次段のロジックの回路閾値を越えてしまうことも考
えられ、このような場合には、その次段のロジックの誤
動作を引き起こすという欠点がある。
(発明が解決しようとする課題) このように、従来の出力バッファ回路は、アンダーシ
ュートに起因して電源から大きな電流が流れていた。こ
のため、前記出力バッファ回路の近傍に存在するロジッ
クの電源電位の揺れを招き、場合によっては、この揺れ
が前記ロジックにつながる次段のロジックの回路閾値を
越え、誤動作を引き起こすという欠点があった。
ュートに起因して電源から大きな電流が流れていた。こ
のため、前記出力バッファ回路の近傍に存在するロジッ
クの電源電位の揺れを招き、場合によっては、この揺れ
が前記ロジックにつながる次段のロジックの回路閾値を
越え、誤動作を引き起こすという欠点があった。
本発明は、上記欠点を解決すべくなされたものであ
り、アンダーシュートによって生じる電源からの電流を
抑えることにより、電源電位の揺れを防ぎ、もって信頼
性の高い出力バッファ回路を提供することを目的とす
る。
り、アンダーシュートによって生じる電源からの電流を
抑えることにより、電源電位の揺れを防ぎ、もって信頼
性の高い出力バッファ回路を提供することを目的とす
る。
[発明の構成] (課題を解決するための手段) 上記目的を達成するために、本発明の低ノイズ型出力
バッファ回路は、電源電位に接続され、第1の入力信号
に対応して前記電源電位を出力する第1の素子と、接地
電位に接続され、第2の入力信号に対応して前記接地電
位を出力する第2の素子と、コレクタが前記電源電位に
接続され、エミッタが出力端子に接続され、ベースが前
記第1の素子に接続されるバイポーラトランジスタと、
カソードが前記第2の素子に接続され、アノードが前記
バイポーラトランジスタのベースに接続されるダイオー
ドとを備えている。
バッファ回路は、電源電位に接続され、第1の入力信号
に対応して前記電源電位を出力する第1の素子と、接地
電位に接続され、第2の入力信号に対応して前記接地電
位を出力する第2の素子と、コレクタが前記電源電位に
接続され、エミッタが出力端子に接続され、ベースが前
記第1の素子に接続されるバイポーラトランジスタと、
カソードが前記第2の素子に接続され、アノードが前記
バイポーラトランジスタのベースに接続されるダイオー
ドとを備えている。
また、電源電位に接続され、第1の入力信号に対応し
て前記電源電位を出力する第1の素子と、第2の入力信
号に対応して接地電位を出力する第2の素子と、コレク
タが前記電源電位に接続され、エミッタが出力端子に接
続され、ベースが前記第1及び第2の素子に接続される
バイポーラトランジスタと、カソードが前記接地電位に
接続され、アノードが前記第2の素子に接続されるダイ
オードとを備えている。
て前記電源電位を出力する第1の素子と、第2の入力信
号に対応して接地電位を出力する第2の素子と、コレク
タが前記電源電位に接続され、エミッタが出力端子に接
続され、ベースが前記第1及び第2の素子に接続される
バイポーラトランジスタと、カソードが前記接地電位に
接続され、アノードが前記第2の素子に接続されるダイ
オードとを備えている。
(作用) このような構成によれば、第2の素子とバイポーラト
ランジスタのベースとの間、又は第2の素子と接地電位
との間にはダイオードが接続されている。これによっ
て、アンダーシュート現象によって生じる電流を遮断す
ることができ、信頼性の高い出力バッファ回路を提供す
ることができる。
ランジスタのベースとの間、又は第2の素子と接地電位
との間にはダイオードが接続されている。これによっ
て、アンダーシュート現象によって生じる電流を遮断す
ることができ、信頼性の高い出力バッファ回路を提供す
ることができる。
(実施例) 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を付すことにより重複説
明を避けることにする。
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を付すことにより重複説
明を避けることにする。
第1図は、本発明の第1の実施例に係わる出力バッフ
ァ回路の基本構成を示すものである。ここで、101は入
力端子、102′は“H"レベル(電源VDD電位)を出力する
素子、例えばPチャネル型MOSFET、103′は“L"レベル
(接地VSS電位)を出力する素子、例えばNチャネル型M
OSFET、104は論理回路、例えばインバータ、105は論理
回路104の出力がベースに印加されるNPN型バイポーラト
ランジスタ、106は出力端子、107はダイオードをそれぞ
れ示している。
ァ回路の基本構成を示すものである。ここで、101は入
力端子、102′は“H"レベル(電源VDD電位)を出力する
素子、例えばPチャネル型MOSFET、103′は“L"レベル
(接地VSS電位)を出力する素子、例えばNチャネル型M
OSFET、104は論理回路、例えばインバータ、105は論理
回路104の出力がベースに印加されるNPN型バイポーラト
ランジスタ、106は出力端子、107はダイオードをそれぞ
れ示している。
つまり、本発明の出力バッファ回路は、バイポーラト
ランジスタ105のベースと“L"レベル(接地VSS電位)を
出力する素子103′との間にダイオード107が設けられて
いる。このダイオード107は、カソードが“L"レベルを
出力する素子103′に、又アノードがバイポーラトラン
ジスタ105のベースに接続されている。これによって、
アンダーシュート現象によって生じる電流を遮断し、バ
イポーラトランジスタ105がオン状態になるのを防いで
いる。
ランジスタ105のベースと“L"レベル(接地VSS電位)を
出力する素子103′との間にダイオード107が設けられて
いる。このダイオード107は、カソードが“L"レベルを
出力する素子103′に、又アノードがバイポーラトラン
ジスタ105のベースに接続されている。これによって、
アンダーシュート現象によって生じる電流を遮断し、バ
イポーラトランジスタ105がオン状態になるのを防いで
いる。
第2図は、上記第1の実施例に係わる出力バッファ回
路を具体的に示すものである。ここで、102及び108はP
チャネル型MOSFET、103及び109はNチャネル型MOSFET、
110はNPN型バイポーラトランジスタ、111はインバータ
をそれぞれ示している。
路を具体的に示すものである。ここで、102及び108はP
チャネル型MOSFET、103及び109はNチャネル型MOSFET、
110はNPN型バイポーラトランジスタ、111はインバータ
をそれぞれ示している。
この回路の具体的な動作は、まず、出力端子106の電
位VOUTが“H"レベルから“L"レベルへ遷移した場合に
は、このとき流れる遷移電流と配線等に含まれるインダ
クタンス(LP)成分により、出力電位VOUTに第3図に示
すようなアンダーシュート現象が生じる。この現象によ
って、バイポーラトランジスタ105のベース・エミッタ
間の電位差が、バイポーラトランジスタ105の閾値電圧V
F以上になる。また、バイポーラトランジスタ105のベー
ス電位がマイナスとなるため、バイポーラトランジスタ
105のベースとNチャネル型MOSFET103のソースとの間に
電位差が生じる。ここまでは、従来と同様である。
位VOUTが“H"レベルから“L"レベルへ遷移した場合に
は、このとき流れる遷移電流と配線等に含まれるインダ
クタンス(LP)成分により、出力電位VOUTに第3図に示
すようなアンダーシュート現象が生じる。この現象によ
って、バイポーラトランジスタ105のベース・エミッタ
間の電位差が、バイポーラトランジスタ105の閾値電圧V
F以上になる。また、バイポーラトランジスタ105のベー
ス電位がマイナスとなるため、バイポーラトランジスタ
105のベースとNチャネル型MOSFET103のソースとの間に
電位差が生じる。ここまでは、従来と同様である。
ところが、Nチャネル型MOSFET103のドレインとバイ
ポーラトランジスタ105のベースとの間にダイオード107
が接続されている。このダイオード107は、アンダーシ
ュートによって生じる電流経路i1に対して第4図に示す
ような逆方向特性を有するように、カソードがNチャネ
ル型MOSFET103のドレインに、又アノードがバイポーラ
トランジスタ105のベースに接続されている。
ポーラトランジスタ105のベースとの間にダイオード107
が接続されている。このダイオード107は、アンダーシ
ュートによって生じる電流経路i1に対して第4図に示す
ような逆方向特性を有するように、カソードがNチャネ
ル型MOSFET103のドレインに、又アノードがバイポーラ
トランジスタ105のベースに接続されている。
このような構成によれば、ダイオード107が設けられ
ることによって、アンダーシュート現象に伴う電流経路
i1が遮断される。よって、バイポーラトランジスタ105
のベースには、このバイポーラトランジスタ105がオン
となるために必要な電流が供給されることがない。即
ち、バイポーラトランジスタ105が不必要にオン状態と
なることを防止できる。つまり、電源VDDの揺れを抑制
でき(第3図参照)、この出力バッファ回路の近傍のロ
ジックの出力電位の揺れも防げるため、信頼性の高いロ
ジックを提供できる。ここで、接地電位VSSとバイポー
ラトランジスタ105のベースとの間に生じる電位差は、
ダイオード107の逆方向のブレークダウン電圧に比較し
て無視できる程小さい。
ることによって、アンダーシュート現象に伴う電流経路
i1が遮断される。よって、バイポーラトランジスタ105
のベースには、このバイポーラトランジスタ105がオン
となるために必要な電流が供給されることがない。即
ち、バイポーラトランジスタ105が不必要にオン状態と
なることを防止できる。つまり、電源VDDの揺れを抑制
でき(第3図参照)、この出力バッファ回路の近傍のロ
ジックの出力電位の揺れも防げるため、信頼性の高いロ
ジックを提供できる。ここで、接地電位VSSとバイポー
ラトランジスタ105のベースとの間に生じる電位差は、
ダイオード107の逆方向のブレークダウン電圧に比較し
て無視できる程小さい。
第5図乃至第7図は、上述した第1の実施例の変形例
を示すものである。
を示すものである。
第5図は、インバータ104のPチャネル型MOSFETを抵
抗に変えたものである。また、第6図は、インバータ10
4のNチャネル型MOSFETを抵抗に変えたものである。さ
らに、第7図は、インバータ104のNチャネル型MOSFET
をNPN型バイポーラトランジスタに変えたものである。
抗に変えたものである。また、第6図は、インバータ10
4のNチャネル型MOSFETを抵抗に変えたものである。さ
らに、第7図は、インバータ104のNチャネル型MOSFET
をNPN型バイポーラトランジスタに変えたものである。
これら変形例においても、上述した第1の実施例と同
様の効果を得ることができる。
様の効果を得ることができる。
第8図は、本発明の第2の実施例に係わる出力バッフ
ァ回路の基本構成を示すものである。
ァ回路の基本構成を示すものである。
つまり、本実施例の出力バッファ回路は、入力信号に
より、“H"レベルの出力信号(電源VDD電位)又は“L"
レベルの出力信号(接地VSS電位)を出力する論理回路1
04と、接地VSS電位との間にダイオード107が接続されて
いる。これによって、アンダーシュート現象によって生
じる電流を遮断し、バイポーラトランジスタ105がオン
状態になるのを防いでいる。
より、“H"レベルの出力信号(電源VDD電位)又は“L"
レベルの出力信号(接地VSS電位)を出力する論理回路1
04と、接地VSS電位との間にダイオード107が接続されて
いる。これによって、アンダーシュート現象によって生
じる電流を遮断し、バイポーラトランジスタ105がオン
状態になるのを防いでいる。
第9図は、上記第8図の出力バッファ回路を具体的に
示すものである。なお、この回路の具体的な動作は、上
記第1の実施例と同様である。
示すものである。なお、この回路の具体的な動作は、上
記第1の実施例と同様である。
このような、ダイオード107を論理回路外に設けた場
合においても、上述した第1の実施例と同様の効果を得
ることができる。また、論理回路104については、前記
第1図に示す構成のものの他、前記第5図乃至第7図の
変形例に示すようなものが使用できることは言うまでも
ない。
合においても、上述した第1の実施例と同様の効果を得
ることができる。また、論理回路104については、前記
第1図に示す構成のものの他、前記第5図乃至第7図の
変形例に示すようなものが使用できることは言うまでも
ない。
第10図は、本発明の第3の実施例に係わる出力バッフ
ァ回路を示すものである。
ァ回路を示すものである。
この実施例では、出力端子106から“L"レベルを出力
する素子にNチャネル型MOSFET112を使用したものであ
る。この場合、Nチャネル型MOSFET112のベースをイン
バータ111の出力に接続することにより出力バッファ回
路を構成できるため、回路構成が簡単になる。
する素子にNチャネル型MOSFET112を使用したものであ
る。この場合、Nチャネル型MOSFET112のベースをイン
バータ111の出力に接続することにより出力バッファ回
路を構成できるため、回路構成が簡単になる。
ところで、これら説明してきた実施例では、アンダー
シュート現象に伴う電流経路i1を遮断するための素子と
して、一般的なPN接合によるダイオード107を用いた
が、これに限られず、例えばショットキーダイオードで
あってもよい。
シュート現象に伴う電流経路i1を遮断するための素子と
して、一般的なPN接合によるダイオード107を用いた
が、これに限られず、例えばショットキーダイオードで
あってもよい。
また、論理回路104内のNチャネル型MOSFET103のソー
スは、接地であるのが好ましく、接地より高い電位に持
ち上げることは本発明にとって不利である。
スは、接地であるのが好ましく、接地より高い電位に持
ち上げることは本発明にとって不利である。
[発明の効果] 以上、説明したように、本発明の出力バッファ回路に
よれば、次のような効果を奏する。
よれば、次のような効果を奏する。
インバータの出力と接地(VSS)電位との間にはダイ
オードが設けられている。このダイオードは、カソード
が接地電位側に、又アノードがインバータの出力側に接
続されている。これによって、アンダーシュート現象に
よって生じる電流を遮断することができ、信頼性の高い
出力バッファ回路を提供することができる。
オードが設けられている。このダイオードは、カソード
が接地電位側に、又アノードがインバータの出力側に接
続されている。これによって、アンダーシュート現象に
よって生じる電流を遮断することができ、信頼性の高い
出力バッファ回路を提供することができる。
第1図は本発明の第1の実施例に係わる出力バッファ回
路の基本構成を示す回路図、第2図は前記第1図の出力
バッファ回路を具体的に示す回路図、第3図は本発明の
出力バッファ回路の電源VDD波形と出力VOUT波形とを示
す図、第4図はダイオードの特性を示す図、第5図乃至
第7図はそれぞれ前記第2図の出力バッファ回路の変形
例を示す回路図、第8図は本発明の第2の実施例に係わ
る出力バッファ回路の基本構成を示す回路図、第9図は
前記第8図の出力バッファ回路を具体的に示す回路図、
第10図は本発明の第3の実施例に係わる出力バッファ回
路を示す回路図、第11図は従来の出力バッファ回路を示
す回路図、第12図は従来の出力バッファ回路の電源VDD
波形と出力VOUT波形とを示す図、第13図は従来のアンダ
ーシュート現象に伴う電源VDD及び近傍のロジックの出
力V′OUT波形の揺れの原理を示す回路図である。 101……入力端子、102,108……Pチャネル型MOSFET、10
3,109,112……Nチャネル型MOSFET、104……論理回路
(インバータ)、105,110……NPN型バイポーラトランジ
スタ、106……出力端子、107……ダイオード、111……
インバータ。
路の基本構成を示す回路図、第2図は前記第1図の出力
バッファ回路を具体的に示す回路図、第3図は本発明の
出力バッファ回路の電源VDD波形と出力VOUT波形とを示
す図、第4図はダイオードの特性を示す図、第5図乃至
第7図はそれぞれ前記第2図の出力バッファ回路の変形
例を示す回路図、第8図は本発明の第2の実施例に係わ
る出力バッファ回路の基本構成を示す回路図、第9図は
前記第8図の出力バッファ回路を具体的に示す回路図、
第10図は本発明の第3の実施例に係わる出力バッファ回
路を示す回路図、第11図は従来の出力バッファ回路を示
す回路図、第12図は従来の出力バッファ回路の電源VDD
波形と出力VOUT波形とを示す図、第13図は従来のアンダ
ーシュート現象に伴う電源VDD及び近傍のロジックの出
力V′OUT波形の揺れの原理を示す回路図である。 101……入力端子、102,108……Pチャネル型MOSFET、10
3,109,112……Nチャネル型MOSFET、104……論理回路
(インバータ)、105,110……NPN型バイポーラトランジ
スタ、106……出力端子、107……ダイオード、111……
インバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 研二 神奈川県川崎市幸区堀川町580番1号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 藤田 昌代 東京都品川区西五反田4丁目32番1号 トスバックコンピューターシステム株式 会社内 (72)発明者 土屋 郁男 神奈川県川崎市川崎区駅前本町25番地1 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平3−254154(JP,A) 特開 平3−295314(JP,A) 特開 平1−126824(JP,A)
Claims (2)
- 【請求項1】コレクタに第1電位が印加され、エミッタ
が出力端子に接続される第1バイポーラトランジスタ
と、コレクタが前記出力端子に接続され、エミッタに前
記第1電位よりも低い第2電位が印加される第2バイポ
ーラトランジスタと、前記第1バイポーラトランジスタ
のベースに前記第1バイポーラトランジスタをオフさせ
るための第3電位を供給する素子とを有する低ノイズ型
出力バッファ回路において、 カソードが前記素子に接続され、アノードが前記第1バ
イポーラトランジスタのベースに接続されるpn接合によ
るダイオードを具備し、 前記第1バイポーラトランジスタのベースに前記第3電
位が印加されている状態において前記第1バイポーラト
ランジスタのベース・エミッタ間の電位差が前記第1バ
イポーラトランジスタの閾値電圧以上になった場合に、
前記ダイオードは、前記第1バイポーラトランジスタの
ベースへの電流の供給を遮断する作用を有し、前記ダイ
オードの逆方向のブレークダウン電圧は、前記第2電位
と前記第1バイポーラトランジスタのベースの電位との
電位差よりも大きい ことを特徴とする低ノイズ型出力バッファ回路。 - 【請求項2】コレクタに第1電位が印加され、エミッタ
が出力端子に接続される第1バイポーラトランジスタ
と、コレクタが前記出力端子に接続され、エミッタに前
記第1電位よりも低い第2電位が印加される第2バイポ
ーラトランジスタと、前記第1バイポーラトランジスタ
のベースに前記第1バイポーラトランジスタをオフさせ
るための第3電位を供給する素子とを有する低ノイズ型
出力バッファ回路において、 カソードに前記第2電位が印加され、アノードが前記素
子に接続されるpn接合によるダイオードを具備し、 前記第1バイポーラトランジスタのベースに前記第3電
位が印加されている状態において前記第1バイポーラト
ランジスタのベース・エミッタ間の電位差が前記第1バ
イポーラトランジスタの閾値電圧以上になった場合に、
前記ダイオードは、前記第1バイポーラトランジスタの
ベースへの電流の供給を遮断する作用を有し、前記ダイ
オードの逆方向のブレークダウン電圧は、前記第2電位
と前記第1バイポーラトランジスタのベースの電位との
電位差よりも大きい ことを特徴とする低ノイズ型出力バッファ回路。
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