JP3156263B2 - 半導体論理回路 - Google Patents
半導体論理回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体論理回路に利用
され、特に、ＢｉＣＭＯＳ論理回路に関する。
され、特に、ＢｉＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】図３はＢｉＣＭＯＳ論理回路の一例を示
す回路図である。図３において、ＶCCおよびＶCCQ は電
源、Ｍ1 はＰＭＯＳトランジスタ、Ｍ2 およびＭ3 はＮ
ＭＯＳトランジスタ、ならびにＱ1 はＮＰＮバイポーラ
トランジスタである。ここで、ＮＰＮバイポーラトラン
ジスタＱ1 がドライバーであり、ＮＭＯＳトランジスタ
Ｍ3 がオフバッファである。
す回路図である。図３において、ＶCCおよびＶCCQ は電
源、Ｍ1 はＰＭＯＳトランジスタ、Ｍ2 およびＭ3 はＮ
ＭＯＳトランジスタ、ならびにＱ1 はＮＰＮバイポーラ
トランジスタである。ここで、ＮＰＮバイポーラトラン
ジスタＱ1 がドライバーであり、ＮＭＯＳトランジスタ
Ｍ3 がオフバッファである。
【０００３】ゲートＧ1 からの信号ｇ1 をＰＭＯＳトラ
ンジスタＭ1 とＮＭＯＳトランジスタＭ2 で構成するイ
ンバータが受けて、その反転信号をＮＰＮバイポーラト
ランジスタＱ1 とＮＭＯＳトランジスタＭ3 で駆動す
る。いまかりに、ゲートＧ1からの信号ｇ1 が「Ｈ」レ
ベルのとき、インバータからの信号は「Ｌ」レベルとな
り、ＮＰＮバイポーラトランジスタＱ1 は「オフ」し、
ＮＭＯＳトランジスタＭ3 は「オン」するので、出力端
子ＤOUT は「Ｌ」レベルに下がる。逆に、ゲートＧ1 か
らの信号ｇ1 が、「Ｌ」レベルのときは、ＮＰＮバイポ
ーラトランジスタＱ1 が「オン」、出力端子ＤOUT のレ
ベルは「Ｈ」レベルに駆動され、いわゆるインバータ動
作をする。
ンジスタＭ1 とＮＭＯＳトランジスタＭ2 で構成するイ
ンバータが受けて、その反転信号をＮＰＮバイポーラト
ランジスタＱ1 とＮＭＯＳトランジスタＭ3 で駆動す
る。いまかりに、ゲートＧ1からの信号ｇ1 が「Ｈ」レ
ベルのとき、インバータからの信号は「Ｌ」レベルとな
り、ＮＰＮバイポーラトランジスタＱ1 は「オフ」し、
ＮＭＯＳトランジスタＭ3 は「オン」するので、出力端
子ＤOUT は「Ｌ」レベルに下がる。逆に、ゲートＧ1 か
らの信号ｇ1 が、「Ｌ」レベルのときは、ＮＰＮバイポ
ーラトランジスタＱ1 が「オン」、出力端子ＤOUT のレ
ベルは「Ｈ」レベルに駆動され、いわゆるインバータ動
作をする。
【０００４】このとき、出力端子ＤOUT には、図３に示
すように、ＮＰＮバイポーラトランジスタＱ1 のエミッ
タ−ベース間容量Ｃ3 と、ＮＭＯＳトランジスタＭ3 の
ドレイン−ゲート間容量Ｃ4 、およびドレイン−接地間
容量Ｃ5 とが負荷している。Ｃ3 ＝1.5pF 、Ｃ4 ＝0.5p
F 、Ｃ5 ＝2.0pF とすると、出力端子ＤOUT には約４pF
の容量が負荷していることになる。
すように、ＮＰＮバイポーラトランジスタＱ1 のエミッ
タ−ベース間容量Ｃ3 と、ＮＭＯＳトランジスタＭ3 の
ドレイン−ゲート間容量Ｃ4 、およびドレイン−接地間
容量Ｃ5 とが負荷している。Ｃ3 ＝1.5pF 、Ｃ4 ＝0.5p
F 、Ｃ5 ＝2.0pF とすると、出力端子ＤOUT には約４pF
の容量が負荷していることになる。
【０００５】
【発明が解決しようとする課題】この従来の半導体論理
回路の場合、出力ＤOUT には、ＮＰＮバイポーラトラン
ジスタＱ1 のエミッタ−ベース間容量Ｃ3 と、ＮＭＯＳ
トランジスタＭ3 のソース−ゲート間容量Ｃ4 およびソ
ース−接地間容量Ｃ5 とが負荷されており、これら容量
のため、例えば出力端子ＤOUT の容量が約４pFあった。
回路の場合、出力ＤOUT には、ＮＰＮバイポーラトラン
ジスタＱ1 のエミッタ−ベース間容量Ｃ3 と、ＮＭＯＳ
トランジスタＭ3 のソース−ゲート間容量Ｃ4 およびソ
ース−接地間容量Ｃ5 とが負荷されており、これら容量
のため、例えば出力端子ＤOUT の容量が約４pFあった。
【０００６】通常高速のバスラインＢＳを構成する場
合、図４に示すように、前記従来回路Ｄ1 、Ｄ2 、Ｄ3
…の出力が多数（例えば50回路) のこのバスラインＢＳ
に接続される。このため、このバスラインＢＳには、 ４pF×50回路＝200pF の容量が存在することになり、高速動作を実現する上で
の大きな障害となっていた。
合、図４に示すように、前記従来回路Ｄ1 、Ｄ2 、Ｄ3
…の出力が多数（例えば50回路) のこのバスラインＢＳ
に接続される。このため、このバスラインＢＳには、 ４pF×50回路＝200pF の容量が存在することになり、高速動作を実現する上で
の大きな障害となっていた。
【０００７】本発明の目的は、前記の課題を解消するこ
とにより、多数の半導体論理回路を並列接続したバスラ
インに負荷される容量を低減し、高速動作を可能とする
半導体論理回路を提供することにある。
とにより、多数の半導体論理回路を並列接続したバスラ
インに負荷される容量を低減し、高速動作を可能とする
半導体論理回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、ドライバーと
オフバッファの直列回路より構成されたインバータ回路
を含む半導体論理回路において、前記インバータ回路
は、第一の電位と前記第一の電位とは異なる第二の電位
間にゲートを共通接続とする第一及び第二のトランジス
タが直列に接続され、前記ドライバーと前記オフバッフ
ァの間に第一のダイオードと第二のダイオードが直列に
接続され、かつ前記ドライバーと前記オフバッファは第
三の電位と前記第二の電位間に直列に接続され、前記第
一のダイオードのカソードと前記第二のダイオードのア
ノードは、出力端子に接続され、前記ドライバーは、前
記インバータ回路の出力を入力とし、前記オフバッファ
は、前記インバータ回路の入力または出力を入力として
いることを特徴とする。
オフバッファの直列回路より構成されたインバータ回路
を含む半導体論理回路において、前記インバータ回路
は、第一の電位と前記第一の電位とは異なる第二の電位
間にゲートを共通接続とする第一及び第二のトランジス
タが直列に接続され、前記ドライバーと前記オフバッフ
ァの間に第一のダイオードと第二のダイオードが直列に
接続され、かつ前記ドライバーと前記オフバッファは第
三の電位と前記第二の電位間に直列に接続され、前記第
一のダイオードのカソードと前記第二のダイオードのア
ノードは、出力端子に接続され、前記ドライバーは、前
記インバータ回路の出力を入力とし、前記オフバッファ
は、前記インバータ回路の入力または出力を入力として
いることを特徴とする。
【０００９】また、本発明は、前記第一および第二のダ
イオードがショットキー障壁ダイオードであることが好
ましい。
イオードがショットキー障壁ダイオードであることが好
ましい。
【００１０】
【作用】出力端子とドライバ（ＮＰＮバイポーラトラン
ジスタＱ1 ）間、ならびに出力端子とオフバッファ（Ｎ
ＭＯＳトランジスタＭ3 ）間にはそれぞれ第一および第
二のダイオードが接続される。これにより、回路には二
つのダイオードの陽極−陰極間容量が直列に挿入され、
それぞれのダイオードの陽極−接地間容量が並列に挿入
された形となる。
ジスタＱ1 ）間、ならびに出力端子とオフバッファ（Ｎ
ＭＯＳトランジスタＭ3 ）間にはそれぞれ第一および第
二のダイオードが接続される。これにより、回路には二
つのダイオードの陽極−陰極間容量が直列に挿入され、
それぞれのダイオードの陽極−接地間容量が並列に挿入
された形となる。
【００１１】ここで、ダイオードの陽極−接地間容量は
値が小さく無視することができ、全体の負荷容量はダイ
オードの陽極−陰極間容量が直列に挿入された分だけ小
さくなる。この軽減効果はダイオードの陽極−陰極間容
量値が小さいほど大であり、この点よりダイオードとし
てショットキー障壁ダイオードを用いることが好まし
い。
値が小さく無視することができ、全体の負荷容量はダイ
オードの陽極−陰極間容量が直列に挿入された分だけ小
さくなる。この軽減効果はダイオードの陽極−陰極間容
量値が小さいほど大であり、この点よりダイオードとし
てショットキー障壁ダイオードを用いることが好まし
い。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の第一実施例を示す回路図で
ある。本第一実施例は、入力が入力端子ＩN に接続され
たゲートＧ1 と、ゲートがゲートＧ1 の出力に共通接続
され電源ＶCCと接地電位間に接続されたＰＭＯＳトラン
ジスタＭ1 とＮＭＯＳトランジスタＭ2 からなるインバ
ータと、ベースがこのインバータの出力にコレクタが電
源ＶCCQ にそれぞれ接続されたドライバーとしてのＮＰ
ＮバイポーラトランジスタＱ1 と、陽極がＮＰＮバイポ
ーラトランジスタＱ1 のエミッタに陰極が出力端子Ｄ
OUT にそれぞれ接続された第一のダイオードとしてのシ
ョットキー障壁ダイオードＳ1 と、ゲートがゲートＧ1
の出力にソースが接地電位に接続されたオフバッファと
してのＮＭＯＳトランジスタＭ3 と、陽極が出力端子Ｄ
OUTに陰極がＮＭＯＳトランジスタＭ3 のドレインにそ
れぞれ接続された第二のダイオードとしてのショットキ
ー障壁ダイオードＳ2 とを含んでいる。
ある。本第一実施例は、入力が入力端子ＩN に接続され
たゲートＧ1 と、ゲートがゲートＧ1 の出力に共通接続
され電源ＶCCと接地電位間に接続されたＰＭＯＳトラン
ジスタＭ1 とＮＭＯＳトランジスタＭ2 からなるインバ
ータと、ベースがこのインバータの出力にコレクタが電
源ＶCCQ にそれぞれ接続されたドライバーとしてのＮＰ
ＮバイポーラトランジスタＱ1 と、陽極がＮＰＮバイポ
ーラトランジスタＱ1 のエミッタに陰極が出力端子Ｄ
OUT にそれぞれ接続された第一のダイオードとしてのシ
ョットキー障壁ダイオードＳ1 と、ゲートがゲートＧ1
の出力にソースが接地電位に接続されたオフバッファと
してのＮＭＯＳトランジスタＭ3 と、陽極が出力端子Ｄ
OUTに陰極がＮＭＯＳトランジスタＭ3 のドレインにそ
れぞれ接続された第二のダイオードとしてのショットキ
ー障壁ダイオードＳ2 とを含んでいる。
【００１４】本発明の特徴は、図１において、ショット
キー障壁ダイオードＳ1 およびＳ2 を挿入したことにあ
る。
キー障壁ダイオードＳ1 およびＳ2 を挿入したことにあ
る。
【００１５】次に、本第一実施例の動作について説明す
る。
る。
【００１６】いま、ゲートＧ1 から「Ｈ」レベルの信号
ｇ1 がＰＭＯＳトランジスタＭ1 とＮＭＯＳトランジス
タＭ2 からなるインバータに入力されるとき、インバー
タからの信号は「Ｌ」レベルとなり、ＮＰＮバイポーラ
トランジスタＱ1 は「オフ」し、ＮＭＯＳトランジスタ
Ｍ3 は「オン」するので、出力端子ＤOUT のレベルは接
地電位近くまで下がる。
ｇ1 がＰＭＯＳトランジスタＭ1 とＮＭＯＳトランジス
タＭ2 からなるインバータに入力されるとき、インバー
タからの信号は「Ｌ」レベルとなり、ＮＰＮバイポーラ
トランジスタＱ1 は「オフ」し、ＮＭＯＳトランジスタ
Ｍ3 は「オン」するので、出力端子ＤOUT のレベルは接
地電位近くまで下がる。
【００１７】逆に、ゲートＧ1 からの信号ｇ1 が「Ｌ」
レベルのとき、ＮＰＮバイポーラトランジスタＱ1 は
「オン」し、ＮＭＯＳトランジスタＭ3 は「オフ」する
ので、出力端子ＤOUT のレベルは、ＮＰＮバイポーラト
ランジスタＱ1 の順方向電圧ＶF1とショットキー障壁ダ
イオードＳ1 の順方向電圧ＶF2の和だけ電源ＶCCの電圧
から下がるレベルとなる。ＮＰＮバイポーラトランジス
タＱ1 のＶF1は約 0.7Ｖ、ショットキー障壁ダイオード
Ｓ1 のＶF2は約 0.5Ｖであるから、出力端子ＤOUT の
「Ｈ」レベルはＶCC＝５Ｖのとき 3.8Ｖとなる。
レベルのとき、ＮＰＮバイポーラトランジスタＱ1 は
「オン」し、ＮＭＯＳトランジスタＭ3 は「オフ」する
ので、出力端子ＤOUT のレベルは、ＮＰＮバイポーラト
ランジスタＱ1 の順方向電圧ＶF1とショットキー障壁ダ
イオードＳ1 の順方向電圧ＶF2の和だけ電源ＶCCの電圧
から下がるレベルとなる。ＮＰＮバイポーラトランジス
タＱ1 のＶF1は約 0.7Ｖ、ショットキー障壁ダイオード
Ｓ1 のＶF2は約 0.5Ｖであるから、出力端子ＤOUT の
「Ｈ」レベルはＶCC＝５Ｖのとき 3.8Ｖとなる。
【００１８】このとき、ＮＰＮバイポーラトランジスタ
Ｑ1 のエミッタ−ベース間容量Ｃ3 、ショットキー障壁
ダイオードＳ1 およびＳ2 による負荷容量Ｃ1 、Ｃ2 、
Ｃ6 およびＣ7 、ＮＭＯＳトランジスタＭ3 のソース−
ゲート間容量Ｃ4 、ならびにソース−接地間容量Ｃ5 が
存在する。ここで各容量の代表的な値として、Ｃ1 ＝Ｃ
2 ＝ 0.8pF、Ｃ6 ＝Ｃ7 ＝0.5pF 、Ｃ3 ＝1.5pF 、Ｃ4
＝0.5pF 、Ｃ5 ＝2.0pF とすると、出力端子ＤOUT に負
荷される容量は1.68pFとなる。
Ｑ1 のエミッタ−ベース間容量Ｃ3 、ショットキー障壁
ダイオードＳ1 およびＳ2 による負荷容量Ｃ1 、Ｃ2 、
Ｃ6 およびＣ7 、ＮＭＯＳトランジスタＭ3 のソース−
ゲート間容量Ｃ4 、ならびにソース−接地間容量Ｃ5 が
存在する。ここで各容量の代表的な値として、Ｃ1 ＝Ｃ
2 ＝ 0.8pF、Ｃ6 ＝Ｃ7 ＝0.5pF 、Ｃ3 ＝1.5pF 、Ｃ4
＝0.5pF 、Ｃ5 ＝2.0pF とすると、出力端子ＤOUT に負
荷される容量は1.68pFとなる。
【００１９】従って、従来の回路にくらべ、本第一実施
例での出力端子ＤOUT の負荷容量は42％ (1.68pF／４p
F) に削減され、従来より高速化されることになる。
例での出力端子ＤOUT の負荷容量は42％ (1.68pF／４p
F) に削減され、従来より高速化されることになる。
【００２０】図２は本発明の第二実施例を示す回路図で
ある。本第二実施例は、図１の第一実施例において、Ｎ
ＰＮバイポーラトランジスタＱ1 のかわりにＰＭＯＳト
ランジスタＭ4 を用い、さらに、ＮＭＯＳトランジスタ
Ｍ3 のゲートを、ゲートＧ1 の出力からかえてＰＭＯＳ
トランジスタＭ1 とＮＭＯＳトランジスタＭ2 からなる
インバータの出力に接続したものである。
ある。本第二実施例は、図１の第一実施例において、Ｎ
ＰＮバイポーラトランジスタＱ1 のかわりにＰＭＯＳト
ランジスタＭ4 を用い、さらに、ＮＭＯＳトランジスタ
Ｍ3 のゲートを、ゲートＧ1 の出力からかえてＰＭＯＳ
トランジスタＭ1 とＮＭＯＳトランジスタＭ2 からなる
インバータの出力に接続したものである。
【００２１】本第二実施例の動作は以下のとおりであ
る。ゲートＧ1 からの信号ｇ1 が「Ｌ」レベルのとき、
インバータの出力は「Ｈ」レベルとなり、ＰＭＯＳトラ
ンジスタＭ4 が「オフ」し、ＮＭＯＳトランジスタＭ3
は「オン」するので、出力端子ＤOUT は「Ｌ」レベルに
下がる。また、信号ｇ1 が「Ｈ」レベルのときは、ＰＭ
ＯＳトランジスタＭ4 は「オン」し、ＮＭＯＳトランジ
スタＭ3は「オフ」するので出力端子ＤOUT のレベル
は、「Ｈ」レベルに駆動される。
る。ゲートＧ1 からの信号ｇ1 が「Ｌ」レベルのとき、
インバータの出力は「Ｈ」レベルとなり、ＰＭＯＳトラ
ンジスタＭ4 が「オフ」し、ＮＭＯＳトランジスタＭ3
は「オン」するので、出力端子ＤOUT は「Ｌ」レベルに
下がる。また、信号ｇ1 が「Ｈ」レベルのときは、ＰＭ
ＯＳトランジスタＭ4 は「オン」し、ＮＭＯＳトランジ
スタＭ3は「オフ」するので出力端子ＤOUT のレベル
は、「Ｈ」レベルに駆動される。
【００２２】本第二実施例は第一実施例と同様、ショッ
トキー障壁ダイオードＳ1 およびＳ2 のために、出力端
子ＤOUT の負荷容量が小さくなり、高速化を図ることが
できる。
トキー障壁ダイオードＳ1 およびＳ2 のために、出力端
子ＤOUT の負荷容量が小さくなり、高速化を図ることが
できる。
【００２３】
【発明の効果】以上、説明したように、本発明は、ドラ
イバーとオフバッファ間に、例えば、ショットキー障壁
ダイオードを直列に二つ接続し、その共通接続点から出
力を取り出すことで、出力の負荷容量を下げ、反射ノイ
ズを抑え、高速化を図ることができる効果がある。
イバーとオフバッファ間に、例えば、ショットキー障壁
ダイオードを直列に二つ接続し、その共通接続点から出
力を取り出すことで、出力の負荷容量を下げ、反射ノイ
ズを抑え、高速化を図ることができる効果がある。
【図１】 本発明の第一実施例を示す回路図。
【図２】 本発明の第二実施例を示す回路図。
【図３】 従来例を示す回路図。
【図４】 バスラインと従来回路の関係図。
ＢＳ バスライン Ｃ1 、Ｃ2 ショットキー障壁ダイオードＳ1 、Ｓ2
の陽極−陰極間容量 Ｃ3 ＮＰＮバイポーラトランジスタＱ1 のエミッタ
−ベース間容量 Ｃ4 ＮＭＯＳトランジスタＭ3 のドレイン−ゲート
間容量 Ｃ5 ＮＭＯＳトランジスタＭ3 のドレイン−接地間
容量 Ｃ6 、Ｃ7 ショットキー障壁ダイオードＳ1 、Ｓ2
の陽極−接地間容量 Ｄ1 〜Ｄ3 ゲート ＤOUT 出力端子 Ｇ1 ゲート ｇ1 信号 Ｉn 入力端子 Ｍ1 、Ｍ4 ＰＭＯＳトランジスタ Ｍ2 、Ｍ3 ＮＭＯＳトランジスタ Ｑ1 ＮＰＮバイポーラトランジスタ Ｓ1 、Ｓ2 ショットキー障壁ダイオード ＶCC、ＶCCQ 電源
の陽極−陰極間容量 Ｃ3 ＮＰＮバイポーラトランジスタＱ1 のエミッタ
−ベース間容量 Ｃ4 ＮＭＯＳトランジスタＭ3 のドレイン−ゲート
間容量 Ｃ5 ＮＭＯＳトランジスタＭ3 のドレイン−接地間
容量 Ｃ6 、Ｃ7 ショットキー障壁ダイオードＳ1 、Ｓ2
の陽極−接地間容量 Ｄ1 〜Ｄ3 ゲート ＤOUT 出力端子 Ｇ1 ゲート ｇ1 信号 Ｉn 入力端子 Ｍ1 、Ｍ4 ＰＭＯＳトランジスタ Ｍ2 、Ｍ3 ＮＭＯＳトランジスタ Ｑ1 ＮＰＮバイポーラトランジスタ Ｓ1 、Ｓ2 ショットキー障壁ダイオード ＶCC、ＶCCQ 電源
Claims (2)
- 【請求項１】ドライバーとオフバッファの直列回路より
構成されたインバータ回路を含む半導体論理回路におい
て、 前記インバータ回路は、第一の電位と前記第一の電位と
は異なる第二の電位間にゲートを共通接続とする第一及
び第二のトランジスタが直列に接続され、 前記ドライバーと前記オフバッファの間に第一のダイオ
ードと第二のダイオードが直列に接続され、かつ前記ド
ライバーと前記オフバッファは第三の電位と前記第二の
電位間に直列に接続され、 前記第一のダイオードのカソードと前記第二のダイオー
ドのアノードは、出力端子に接続され、 前記ドライバーは、前記インバータ回路の出力を入力と
し、 前記オフバッファは、前記インバータ回路の入力または
出力を入力としていることを特徴とする半導体論理回
路。 - 【請求項２】前記第一および第二のダイオードがショッ
トキー障壁ダイオードである請求項１に記載の半導体論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04599391A JP3156263B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04599391A JP3156263B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264812A JPH04264812A (ja) | 1992-09-21 |
| JP3156263B2 true JP3156263B2 (ja) | 2001-04-16 |
Family
ID=12734649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04599391A Expired - Fee Related JP3156263B2 (ja) | 1991-02-19 | 1991-02-19 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156263B2 (ja) |
-
1991
- 1991-02-19 JP JP04599391A patent/JP3156263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264812A (ja) | 1992-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |