KR970000292Y1 - 저 잡음형 출력 버퍼 회로 - Google Patents

저 잡음형 출력 버퍼 회로 Download PDF

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KR970000292Y1
KR970000292Y1 KR2019960004528U KR19960004528U KR970000292Y1 KR 970000292 Y1 KR970000292 Y1 KR 970000292Y1 KR 2019960004528 U KR2019960004528 U KR 2019960004528U KR 19960004528 U KR19960004528 U KR 19960004528U KR 970000292 Y1 KR970000292 Y1 KR 970000292Y1
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마사히로 기무라
겐지 마쯔오
이꾸오 쯔찌야
마사요 후지따
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가부시끼가이샤 도시바
아오이 죠이찌
도시바 마이크로 일렉트로닉스 가부시끼가이샤
다께다이 마사다까
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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Abstract

내용 없음.

Description

저 잡음형 출력 버퍼 회로
제1도는 본 고안의 제1실시예에 관한 출력 버퍼 회로의 기본 구성을 도시한 회로도.
제2도는 상기 제1도의 출력 버퍼 회로를 구체적으로 도시한 회로도.
제3도는 본 고안의 출력 버퍼회로의 전원(VDD) 파형과 출력(VOUT) 파형을 도시한 도면.
제4도는 다이오드의 특성을 도시한 도면.
제5도는 내지 제7도는 각각 상기 제2도의 출력 버퍼 회로의 변형예를 도시한 회로도.
제8도는 본 고안의 제2 실시예에 관한 출력 버퍼 회로의 기본 구성을 도시한 회로도.
제9도는 상기 제8도의 출력 버퍼 회로를 구체적으로 도시한 회로도.
제10도는 본 고안의 제3 실시예에 관한 출력 버퍼 회로를 도시한 회로도.
제11도는 종래의 출력 버퍼 회로를 도시한 회로도.
제12도는 종래의 출력 버퍼 회로의 전원(VDD) 파형과 출력(VOUT) 파형을 도시한 도면.
제13도는 종래의 언더슈트 현상에 수반하는 전원(VDD) 및 근방의 로직의 출력(V'OUT) 파형의 요동 원리를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
101 : 입력 단자 102, 108 : P채널형 MOSFET
103, 109, 112 : N 채널형 MOSFFET 104 : 논리 회로(인버터)
105, 110 : NPN형 바이폴라 트랜지스터 106 : 출력 단자
107 : 다이오드 111 : 인버터
본 고안은 특히 고전류 구동력, 고속성이 요구되는 Bi-CMOS 출력 버퍼 회로에 관한 것이다.
종래 고전류 구동력, 고속성이 요구되는 Bi-CMOS 출력 버퍼 회로에는 예를 들면 제11도에 도시한 것과 같은 것이 알려져 있다.
이 회로의 동작은 먼저 입력 단자(901)에 H(High) 레벨의 입력 신호(VIN)이 인가된 때 P 채널형 MOSFET(902)는 오프 상태, N 채널형 MOSFET(903)은 온상태로 된다. 따라서 NPN형 바이폴라 트랜지스터(904)의 베이스 전위가 거의 L(GND) 레벨로 되어 트랜지스터(904)가 오프 상태로 된다. 한편 입력 단자(901)에 인가되는 H 레벨의 전압(VIN)은 인버터(905 및 906) 2단을 통해서 NPN형 바이폴라 트랜지스터(907)의 베이스로 인가된다. 즉 입력의 정전(正轉) 신호( 이 경우 H 레벨의 전압)가 트랜지스터(907)의 베이스에 인가되기 때문에 트랜지스터(907)이 온상태로 되어 출력단자(908)에 H 레벨의 출력 전압(VOUT)이 출력된다.
다음에 입력 단자(910)에 L(LOW) 레벨의 전압(VIN)이 인가된 때 트랜지스터(907)에 베이스에는 L레벨의 전압이 인가되기 때문에 트랜지스터(907)은 오프 상태로 된다. 한편 P 채널형 MOSFET(902)는 온 상태 N 채널형 MOSFET(903)은 오프 상태로 되기 때문에 트랜지스터(904)의 베이스 전위가 상승해서 트랜지스터(904)는 온 상태로 되고, 출력 단자(908)에는 L 레벨의 출력 전위(VOUT)이 출력된다.
그러나 상기 구성을 갖는 회로에서는 입력 신호(VIN)이 H 레벨(예를 들면 5V)에서 L레벨(예를 들면 OV)로 변화할 때 트랜지스터(907)은 인버터(906)의 N채널형 MOSFET(909)의 온에 의해 베이스 전위가OV로 되기 때문에 오프 상태로 된다.
한편 P 채널형 MOSFET(902)가 온 상태로 되기 때문에 트랜지스터(904)의 베이스 전위가 상승하고 또 그 베이스에는 전류가 유입한다. 그래서 트랜지스터(904)는 온 상태로 되어 출력 단자(908)의 출력 전원(VDD)VOUT)은 H레벨에서 L레벨로 변화한다.
이때 제12도에 도시한 것처럼 천이 전류(i)와 본딩 와이어 등에 포함되어 있는 기생 인덕턴스(LP)에 의해 언더슈트(undershoot)라고 불리는 일시적으로 출력 전위(VOUT)가 마이너스(GND 레벨 이하)로 되는 현상이 생긴다. 이 현상은 LPX di/dt의 식으로 일반적으로 공지되어 있는 것이다.
이 언더슈트에 의해 트랜지스터(907)에 베이스 에미터간의 전위차가 트랜지스터(907)의 임계전압(VF) 이상으로 되고, 또 트랜지스터(907)의 베이스 전이가 마이너스(GND 레벨 이하), 구체적으로는 언더슈트의 피크값(-VUSP)+ 트랜지스터(907)의 임계전압(VF)로 된다. 이것에 의해 인버터(906)의 N 채널형 MOSFET(909)의 소스·드레인 사이에 전위치가 생기고, 전류(i1)이 VSS(GND 레벨)에서 N채널형 MOSFET(909)를 통해 트랜지스터(907)의 베에스로 유입한다. 그래서 오프 상태이어야 하는 트랜지스터(907)이 온 상태로 되어 버려서 트랜지스터(907)에 큰 콜렉터 전류가 흐른다.
따라서 제13도에 도시한 것처럼, 상기 콜렉터 전류와 전원(VDD)선에 포함되는 인덕턴스(LP)성분에 의해 전원(VDD)가 크게 변동한다. 즉 상기 출력 버퍼와 같은 로직은 SL1중에 복수개 있고, 이들 로직의 전원(VDD)는 공통으로 사용하는 것이 보통이므로 예를 들면 상기 출력 버퍼 회로(910)근방의 로직(911)의 출력 전위(V'OUT)에 요동이 생긴다. 여기서 출력 전위(V'OUT)의 요동이 로직(911)로 연결되는 다음 단의 로직의 회로 임계값을 넘어 버릴 수도 있는데 이와 같은 경우에는 그 다음 단의 로직의 오동작을 유발시키는 결점이 있다.
이와 같이 종래의 출력 버퍼 회로는 언더슈트에 기인해서 전원에서 큰 전류가 흘러 들었다. 그래서 상기 출력 버퍼 회로의 근방에 존재하는 로직의 전원 전위의 요동을 초래하고, 경우에 따라서는 이러한 요동이 상기 로직에 연결되는 다음 단의 로직의 회로 임계값을 넘어서 오동작을 일으키는 결점이 있었다.
본 고안은 상기 결점을 해결하기 위해 된 것으로, 언더슈트에 의해 생기는 전원에서의 전류를 억제함으로써 전원 전위의 요동을 방지하고, 나아가 신뢰성 높은 출력 버퍼 회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 고안의 저 잡음형 출력 버퍼 회로는 전원 전위에 접속되어 제1 입력 신호에 대응해서 상기 전원 전위를 출력하는 제1 소자, 접지 전위에 접속되어 제2 입력 신호에 대응해서 상기 접지 전위를 출력하는 제2 소자, 콜렉터가 상기 전원 전위에 접속되고 에미터가 출력 단자에 접속되며, 베이스가 상기 제1 소자에 접속되는 바이폴라 트랜지스터, 및 캐소드가 상기 제2 소자에 접속되고 애노드가 상기 상기 바이폴라 트랜지스터의 베이스에 접속되는 다이오드를 구비하고 있다.
또, 전원 전위에 접속되어 제1 입력 신호에 대응해서 상기 전원 전위를 출력하는 제1 소자, 제2 입력 신호에 대응해서 접지 전위를 출력하는 제2 소자, 콜렉터가 상기 전원 전위에 접속되고 에미터가 출력 단자에 접속되며 베이스가 상기 제1 및 제2소자에 접속되는 바이폴라 트랜지스터 및 캐소드가 상기 접지 전위에 접속되고 애노드가 상기 제2 소자에 접속되는 다이오드를 구비한다.
이와 같은 구성에 따르면, 제2 소자와 바이폴라 트랜지스터의 베이스와의 사이, 또는 제2 소자와 접지 전위와의 사이에는 다이오드가 접속되어 있다. 따라서 언더슈트 현상에 의해 생기는 전류를 차단할 수 있고, 신뢰성 높은 출력 버퍼 회로를 제공할 수 있다.
이하 도면을 참조하면서 본 고안의 한 실시예에 대해 상세히 설명한다. 도면에서 공통 부분에는 공통의 참조 부호를 붙여서 설명의 중복을 피했다.
제1도는 본 고안의 제1 실시예에 관한 출력 버퍼 회로의 기본 구성을 도시한 것이다. 여기서 (101)은 입력 단자, (102')은 H 레벨(전원 VDD전위)를 출력하는 소자, 예를 들면 P 채널형 MOSFET, (103')은 L 레벨(접지 VSS전위)를 출력하는 소자, 예를 들면 N 채널형 MOSFET, (104)는 논리 회로, 예를 들면 인버터, (105)는 논리회로(1040)의 출력이 베이스에 인가되는 NPN형 바이폴라 트랜지스터, (016)은 출력단자, (107)다이오드를 각각 나타낸다.
즉, 본 고안의 출력 버퍼 회로는 바이폴라 트랜지스터(105)의 베이스와 L 레벨(접지 VSS전위)를 출력하는 소자(103') 과의 사이에 다이오드(107)이 설치되어 있다. 다이오드(107)은 캐소드가 L 레벨을 출력하는 소자(103')에, 또 애노드가 바이폴라 트랜지스터(105)의 베이스에 접속되어 있다. 이것에 의해 언더슈트 현상 때문에 생기는 전류를 차단해서 바이폴라 트랜지스터(105)가 온 상태로 되는 것을 방지한다.
제2도는 상기 제1 실시예에 관한 출력 버퍼 회로를 구체적으로 도시한 것이다.
여기서 (102 및 108)은 P 채널형 MOSFET, (103 및 109)는 N 채널형 MOSFET, (110)은 NPN형 바이폴라 트랜지스터, (111)은 인버터를 각각 나타낸다.
이 회로의 구체적인 동작은 먼저 출력 단자(106)의 전원(VOUT)이 H레벨에서 L 레벨로 천이한 경우에는 이 때 흐르는 천이 전류와 배선 등에 포함되는 인덕턴스 (LP)성분에 의해 출력 전위(VOUT)에 제3도에 도시한 것과 같은 언더슈트 현상이 생긴다. 이 현상에 의해 바이폴라 트랜지스터(105)의 베이스 에미터간의 전위차가 바이폴라 트랜지스터(105)의 임계전압(VF)이상으로 된다. 또, 바이폴라 트랜지스터(105)의 베이스 전위가 마이너스로 되기 때문에 바이폴라 트랜지스터(105)의 베이스와 N 채널형 MOSFET(103)의 소스와의 사이에 전위차가 생긴다. 여기까지는 종래와 동일하다.
그런데 N채널형 MOSFET(103)의 드레인과 바이폴라 트랜지스터(105)의 베이스와의 사이에 다이오드(107)의 접속되어 있다. 이 다이오드(107)은 언더슈트에 의해 생기는 전류 경로( i1)에 대해 제4도에 도시한 것 같은 역방향 특성을 갖도록 캐소드가 N채널형 MOSFET(103)의 드레인에, 또 애노드가 바이폴라 트랜지스터(105)의 베이스에 접속되어 있다.
이와 같은 구성에 따르면, 다이오드(107)이 설치됨으로써 언더슈트 현상에 수반하는 전류 경로(i1)이 차단된다. 따라서, 바이폴라 트랜지스터(105)의 베이스에는 바이폴라 트랜지스터(105)가 온으로 되기 위해 필요한 전류가 공급되지 않는다. 즉, 바이폴라 트랜지스터(105)가 불필요하게 온 상태로 되는 것을 방지할 수 있다.
즉 전원(VDD)의 요동을 억제할 수 있고(제3도 참조), 이 출력 버퍼 회로 근방의 로직의 출력 전위의 요동도 방지할 수 있어서 신뢰성 높은 로직을 제공할 수 있다. 여기서, 접지 전위(VSS)와 바이폴라 트랜지스터(105)의 베이스와의 사이에 생기는 전위차는 다이오드(107)의 역방향의 브레이크다운 전압에 비교해서 무시할 수 있을 만큼 작다.
제5도 내지 제7도는 상기 제1 실시예의 변형예를 도시한 것이다.
제5도는 인버터(104)의 P 채널형 MOSFET를 저항으로 바꾼 것이다. 또 제6도는 인버터(104)의 N채널형 MOSFET를 저항으로 바꾼 것이다. 또, 제7도는 인버터(104)의 N 채널형 MOSFET를 NPN형 바이폴라 트랜지스터로 바꾼 것이다.
이들 변형예에 있어서도, 상기 제1 실시예와 동일한 효과를 얻을 수 있다.
제8도는 본 고안의 제2 실시예에 관한 출력 버퍼 회로의 기본 구성을 도시한 것이다.
즉, 본 실시예의 출력 버퍼 회로는 입력 신호에 따라 H레벨의 출력 신호(전원 VDD전위) 또는 L 레벨의 출력 신호(접지 VSS전위)를 출력하는 논리 회로(104)와 접지(VSS) 전위와의 사이에 다이오드(107)이 접속되어 있다. 이것에 의해 언더슈트 현상 때문에 생기는 전류를 차단해서 바이폴라 트랜지스터(105)가 온 상태로 되는 것을 방지한다.
제9도는 상기 제8도의 출력 버퍼 회로를 구체적으로 도시한 것이다. 또, 이 회로의 구체적 동작은 상기 제1 실시예와 동일하다.
이와 같이, 다이오드(107)을 논리 회로 외부에 설치한 경우에도 상기 제1 실시예와 동일 효과를 얻을 수 있다. 또, 논리 회로(104)에 대해서도 상기 제1도에 도시한 구성의 것외에, 상기 제5도 내지 제7도의 변형예에 도시한 것 같은 것을 사용할 수 있음은 물론이다.
제10도는 본 고안의 제3 실시예에 관한 출력 버퍼 회로를 도시한 것이다.
이 실시예에서는 출력 단자(106)에서 L 레벨을 출력하는 소자에 N 채널형 MOSFET(112)를 사용한 것이다. 이 경우, N 채널형 MOSFET(112)의 게이트를 인버터(111)의 출력에 접속함으로써 출력 버퍼 회로를 구성할 수 있기 때문에 회로구성이 간단해 진다.
그런데 상기 실시예에서는 언더슈트 현상에 수반하는 전류 경로(i1)을 차단하기 위한 소자로서 일반적인 PN 접합에 의한 다이오드(107)을 이용했으나, 이것으로 한정되지 않고 예를 들면 쇼트키(schottky) 다이오드라도 좋다.
또, 논리 회로(104)내의 N 채널형 MOSFET(103)의 소스는 접지인 것이 좋고, 접지보다 전위를 높이는 것은 본 고안에 있어서는 불리하다.
또, 본원 청구범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 고안의 이해를 용이하게 하기 위한 것으로, 본원 고안의 기술적 범위를 도면에 도시한 실시예로 한정한 의도로 병기한 것은 아니다.
이상 설명한 것처럼, 본 고안의 출력 버퍼 회로에 따르면 다음의 효과를 거둔다.
인버터의 출력과 접지(VSS) 전위와의 사이에는 다이오드가 설치되어 있다. 이 다이오드는 캐소드가 접지 전위측에, 또 애노드가 인버터의 출력축에 접속되어 있다. 이것에 의해, 언더슈트 현상에 의해 생기는 전류를 차단할 수 있어서 신뢰성이 높은 출력 버퍼 회로를 제공할 수 있다.

Claims (2)

  1. 전원 전위(VDD)에 접속되어 제1 입력 신호(L 레벨)에 대응해서 상기 전원 전위를 출력하는 제1 소자(102', 102), 접지 전위(VSS)에 접속되어 제2 입력 신호(H 레벨)에 대응해서 상기 접지 전위를 출력하는 제2 소자(103', 103), 콜렉터가 상기 전원 전위에 접속되고, 에미터가 출력 단자(106)에 접속되면 베이스가 상기 제1 소자에 접속되는 바이폴라 트랜지스터(105) 및 캐소드가 상기 제2 소자에 접속되고 애노드가 상기 바이폴라 트랜지스터의 베이스에 접속되는 다이오드(107)을 구비하는 것을 특징으로 하는 저 잡음형 출력 버퍼 회로.
  2. 전원 전위(VDD)에 접속되어 제1 입력 신호(L 레벨)에 대응해서 상기 전원 전위를 출력하는 제1소자(102), 접지 전위(VSS)에 접속되어 제2 입력 신호(H 레벨)에 대응해서 상기 접지 전위(VSS)를 출력하는 제2 소자(103), 콜렉터가 상기 전원 전위에 접속되고, 에미터가 출력단자(106)에 접속되며 베이스가 상기 제1 및 제2 소자에 접속되는 바이폴라 트랜지스터(105), 및 캐소드가 상기 접지 전위에 접속되고 애노드가 상기 제2 소자에 접속되는 다이오드(107)을 구비하는 것을 특징으로 하는 저 잡음형 출력 버퍼 회로.
KR2019960004528U 1990-07-31 1996-03-12 저 잡음형 출력 버퍼 회로 KR970000292Y1 (ko)

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