JPH0488667A - 低ノイズ型出力バッファ回路 - Google Patents
低ノイズ型出力バッファ回路Info
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- JPH0488667A JPH0488667A JP2203564A JP20356490A JPH0488667A JP H0488667 A JPH0488667 A JP H0488667A JP 2203564 A JP2203564 A JP 2203564A JP 20356490 A JP20356490 A JP 20356490A JP H0488667 A JPH0488667 A JP H0488667A
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- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 206010044565 Tremor Diseases 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、特に高電流駆動力、高速性を要求されるＢ１
−ＣＭＯＳ出力バッファ回路に関する。
−ＣＭＯＳ出力バッファ回路に関する。
（従来の技術）
従来、高電流駆動力、高速性を要求されるＢｉ−ＣＭＯ
Ｓ出力バッファ回路には、例えば第１１図に示すような
ものが知られている。
Ｓ出力バッファ回路には、例えば第１１図に示すような
ものが知られている。
この回路の動作は、まず、入力端子９０１に“Ｈ（Ｈｉ
ｇｈ） レベルの入力信号ＶＩＮが印加された時、Ｐ
チャネル型ＭＯ８ＦＥＴ９０２はオフ状態、Ｎチャネル
型ＭＯＳＦＥＴ９０３はオン状態となる。このため、Ｎ
ＰＮ型バイポーラトランジスタ９０４のベース電位がほ
ぼ“Ｌ （ＧＮＤ）”レベルとなり、トランジスタ９０
４がオフ状態となる。一方、入力端子９０１に印加され
る“Ｈ＃レベルの電圧ＶＩＮは、インバータ９０５，９
０６二段を介すことにより、ＮＰＮ型バイポーラトラン
ジスタ９０７のベースに印加される。つまり、人力の正
転信号（この場合“Ｈ”レベルの電圧）がトランジスタ
９０７のベースに印加されるため、トランジスタ９０７
がオン状態となり、出力端子９０８には“Ｈ”レベルの
出力電圧■。ＵＴが出力される。
ｇｈ） レベルの入力信号ＶＩＮが印加された時、Ｐ
チャネル型ＭＯ８ＦＥＴ９０２はオフ状態、Ｎチャネル
型ＭＯＳＦＥＴ９０３はオン状態となる。このため、Ｎ
ＰＮ型バイポーラトランジスタ９０４のベース電位がほ
ぼ“Ｌ （ＧＮＤ）”レベルとなり、トランジスタ９０
４がオフ状態となる。一方、入力端子９０１に印加され
る“Ｈ＃レベルの電圧ＶＩＮは、インバータ９０５，９
０６二段を介すことにより、ＮＰＮ型バイポーラトラン
ジスタ９０７のベースに印加される。つまり、人力の正
転信号（この場合“Ｈ”レベルの電圧）がトランジスタ
９０７のベースに印加されるため、トランジスタ９０７
がオン状態となり、出力端子９０８には“Ｈ”レベルの
出力電圧■。ＵＴが出力される。
次に、入力端子９０１に“Ｌ（Ｌｏｗ）“レベルの電圧
ＶＩＮが印加された時、トランジスタ９０７のベースに
は“Ｌ”レベルの電圧が印加されるため、トランジスタ
９０７はオフ状態となる。
ＶＩＮが印加された時、トランジスタ９０７のベースに
は“Ｌ”レベルの電圧が印加されるため、トランジスタ
９０７はオフ状態となる。
一方、Ｐチャネル型ＭＯＳＦＥＴ９０２はオン状態、Ｎ
チャネル型ＭＯＳＦＥＴ９０３はオフ状態となるため、
トランジスタ９０４のベース電位が上昇し、トランジス
タ９０４はオン状態となり、出力端子９０８には“Ｌ”
レベルの出力電位Ｖ ＯＵＴが出力される。
チャネル型ＭＯＳＦＥＴ９０３はオフ状態となるため、
トランジスタ９０４のベース電位が上昇し、トランジス
タ９０４はオン状態となり、出力端子９０８には“Ｌ”
レベルの出力電位Ｖ ＯＵＴが出力される。
しかしながら、上記構成を有する回路では、入力信号Ｖ
ＩＮが“Ｈ”レベル（例えば５Ｖ）から“Ｌ″レベル例
えばＯＶ）へ変化する際、トランジスタ９０７は、イン
バータ９０６のＮチャネル型ＭＯＳＦＥＴ９０９のオン
により、ベース電位がユＯｖとなるため、オフ状態とな
る。一方、Ｐチャネル型ＭＯ８ＦＥＴ９０２がオン状態
となるため、トランジスタ９０４のベース電位か上昇し
、かつそのベースには電流が流れ込んでくる。
ＩＮが“Ｈ”レベル（例えば５Ｖ）から“Ｌ″レベル例
えばＯＶ）へ変化する際、トランジスタ９０７は、イン
バータ９０６のＮチャネル型ＭＯＳＦＥＴ９０９のオン
により、ベース電位がユＯｖとなるため、オフ状態とな
る。一方、Ｐチャネル型ＭＯ８ＦＥＴ９０２がオン状態
となるため、トランジスタ９０４のベース電位か上昇し
、かつそのベースには電流が流れ込んでくる。
そして、トランジスタ９０４はオン状態となり、出力端
子９０８の出力電位Ｖ。ｕ↑は、“Ｈ”レベルから′Ｌ
”レベルへ変化する。
子９０８の出力電位Ｖ。ｕ↑は、“Ｈ”レベルから′Ｌ
”レベルへ変化する。
この時、第１２図に示すように、遷移電流ｉと、ボンデ
ィングワイヤ等に含まれている寄生のインダクタンスＬ
ｐとによって、アンダーシュートと呼ばれる一時的に出
力電位Ｖ。、Ｔがマイナス（ＧＮＤレベル以下）になる
現象が生じる。この現象は、Ｌｐ Ｘｄ ｉ／ｄ ｔの
式で一般によく知られたものである。
ィングワイヤ等に含まれている寄生のインダクタンスＬ
ｐとによって、アンダーシュートと呼ばれる一時的に出
力電位Ｖ。、Ｔがマイナス（ＧＮＤレベル以下）になる
現象が生じる。この現象は、Ｌｐ Ｘｄ ｉ／ｄ ｔの
式で一般によく知られたものである。
このアンダーシュートにより、トランジスタ９０７のベ
ース・エミッタ間の電位差が、トランジスタ９０７の閾
値電圧Ｖ１以上となり、かつトランジスタ９０７のベー
ス電位がマイナス（ＧＮＤレベル以下） 具体的にはア
ンダーシュートのピーク値（Ｖｕｓｐ）＋トランジスタ
９０７の閾値電圧ｖＦとなる。これにより、インバータ
９０６のＮチャネル型ＭＯＳＦＥＴ９０９のソース・ド
レイン間に電位差が生じ、電流ｉｌがＶｓｓ（ＧＮＤレ
ベル）からＮチャネル型ＭＯＳＦＥＴ９０９を介してト
ランジスタ９０７のベースへ流れ込む。このため、オフ
状態でなければならないトランジスタ９０７がオン状態
となってしまい、トランジスタ９０７に大きなコレクタ
電流が流れる。
ース・エミッタ間の電位差が、トランジスタ９０７の閾
値電圧Ｖ１以上となり、かつトランジスタ９０７のベー
ス電位がマイナス（ＧＮＤレベル以下） 具体的にはア
ンダーシュートのピーク値（Ｖｕｓｐ）＋トランジスタ
９０７の閾値電圧ｖＦとなる。これにより、インバータ
９０６のＮチャネル型ＭＯＳＦＥＴ９０９のソース・ド
レイン間に電位差が生じ、電流ｉｌがＶｓｓ（ＧＮＤレ
ベル）からＮチャネル型ＭＯＳＦＥＴ９０９を介してト
ランジスタ９０７のベースへ流れ込む。このため、オフ
状態でなければならないトランジスタ９０７がオン状態
となってしまい、トランジスタ９０７に大きなコレクタ
電流が流れる。
従って、第１３図に示すように、上記コレクタ電流と、
電源Ｖｐｐ線に含まれるインダクタンス（Ｌ、）成分と
によって電源ＶＤＤが大きく揺れてしまう。即ち、上記
出力バッファ回路のようなロジックはＬＳＩの中に複数
あり、これらロジックの電源■ＤＤは、共通に使用して
いるのが普通であるから、例えば上記出力バッファ回路
９１０の近傍のロジック９１１の出力電位ｖ −ｏｕｒ
に揺れか生じる。ここで、この出力電位Ｖ″０ＬＩＴの
揺れか、ロジック９１１につながる次段のロジックの回
路閾値を越えてしまうことも考えられ、このような場合
には、その次段のロジックの誤動作を引き起こすという
欠点がある。
電源Ｖｐｐ線に含まれるインダクタンス（Ｌ、）成分と
によって電源ＶＤＤが大きく揺れてしまう。即ち、上記
出力バッファ回路のようなロジックはＬＳＩの中に複数
あり、これらロジックの電源■ＤＤは、共通に使用して
いるのが普通であるから、例えば上記出力バッファ回路
９１０の近傍のロジック９１１の出力電位ｖ −ｏｕｒ
に揺れか生じる。ここで、この出力電位Ｖ″０ＬＩＴの
揺れか、ロジック９１１につながる次段のロジックの回
路閾値を越えてしまうことも考えられ、このような場合
には、その次段のロジックの誤動作を引き起こすという
欠点がある。
（発明が解決しようとする課題）
このように、従来の出力バッファ回路は、アンダーシュ
ートに起因して電源から大きな電流が流れていた。この
ため、前記出力バッファ回路の近傍に存在するロジック
の電源電位の揺れを招き、場合によっては、この揺れが
前記ロジックにつながる次段のロジックの回路閾値を越
え、誤動作を引き起こすという欠点があった。
ートに起因して電源から大きな電流が流れていた。この
ため、前記出力バッファ回路の近傍に存在するロジック
の電源電位の揺れを招き、場合によっては、この揺れが
前記ロジックにつながる次段のロジックの回路閾値を越
え、誤動作を引き起こすという欠点があった。
本発明は、上記欠点を解決すべくなされたものであり、
アンダーシュートによって生じる電源からの電流を抑え
ることにより、電源電位の揺れを防ぎ、もって信頼性の
高い比カバ９フフ回路を提供することを目的とする。
アンダーシュートによって生じる電源からの電流を抑え
ることにより、電源電位の揺れを防ぎ、もって信頼性の
高い比カバ９フフ回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の低ノイズ型出力バ
ッファ回路は、電源電位に接続され、第１の入力信号に
対応して前記電源電位を出力する第１の素子と、接地電
位に接続され、第２の入力信号に対応して前記接地電位
を出力する第２の素子と、コレクタが前記電源電位に接
続され、エミッタが出力端子に接続され、ベースが前記
第１の素子に接続されるバイポーラトランジスタと、カ
ソードが前記第２の素子に接続され、アノードが前記バ
イポーラトランジスタのベースに接続されるダイオード
とを備えている。
ッファ回路は、電源電位に接続され、第１の入力信号に
対応して前記電源電位を出力する第１の素子と、接地電
位に接続され、第２の入力信号に対応して前記接地電位
を出力する第２の素子と、コレクタが前記電源電位に接
続され、エミッタが出力端子に接続され、ベースが前記
第１の素子に接続されるバイポーラトランジスタと、カ
ソードが前記第２の素子に接続され、アノードが前記バ
イポーラトランジスタのベースに接続されるダイオード
とを備えている。
また、電源電位に接続され、第１の入力信号に対応して
前記電源電位を出力する第１の素子と、第２の入力信号
に対応して接地電位を出力する第２の素子と、コレクタ
が前記電源電位に接続され、エミッタが出力端子に接続
され、ベースが前記第１及び第２の素子に接続されるバ
イポーラトランジスタと、カソードが前記接地電位に接
続され、アノードか前記第２の素子に接続されるダイオ
ードとを備えている。
前記電源電位を出力する第１の素子と、第２の入力信号
に対応して接地電位を出力する第２の素子と、コレクタ
が前記電源電位に接続され、エミッタが出力端子に接続
され、ベースが前記第１及び第２の素子に接続されるバ
イポーラトランジスタと、カソードが前記接地電位に接
続され、アノードか前記第２の素子に接続されるダイオ
ードとを備えている。
（作用）
このような構成によれば、第２の素子とバイポーラトラ
ンジスタのベースとの間、又は第２の素子と接地電位と
の間にはダイオードが接続されている。これによって、
アンダーシュート現象によって生じる電流を遮断するこ
とができ、信頼性の高い出力バッファ回路を提供するこ
とができる。
ンジスタのベースとの間、又は第２の素子と接地電位と
の間にはダイオードが接続されている。これによって、
アンダーシュート現象によって生じる電流を遮断するこ
とができ、信頼性の高い出力バッファ回路を提供するこ
とができる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を付すことにより重複説明
を避けることにする。
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を付すことにより重複説明
を避けることにする。
第１図は、本発明の第１の実施例に係わる出力バッファ
回路の基本構成を示すものである。ここで、１０１は入
力端子、１０２−は“Ｈ”レベル（電源ＶＤＤ電位）を
出力する素子、例えばＰチャネル型ＭＯ３ＦＥＴ、１０
３−は“Ｌ”レベル（接地ＶＳＳ電位）を出力する素子
、例えばＮチャネル型ＭＯＳＦＥＴ、１０４は論理回路
、例えばインバータ、１０５は論理回路１０４の出力が
ベースに印加されるＮＰＮ型バイポーラトランジスタ、
１０６は出力端子、１０７はダイオードをそれぞれ示し
ている。
回路の基本構成を示すものである。ここで、１０１は入
力端子、１０２−は“Ｈ”レベル（電源ＶＤＤ電位）を
出力する素子、例えばＰチャネル型ＭＯ３ＦＥＴ、１０
３−は“Ｌ”レベル（接地ＶＳＳ電位）を出力する素子
、例えばＮチャネル型ＭＯＳＦＥＴ、１０４は論理回路
、例えばインバータ、１０５は論理回路１０４の出力が
ベースに印加されるＮＰＮ型バイポーラトランジスタ、
１０６は出力端子、１０７はダイオードをそれぞれ示し
ている。
つまり、本発明の出力バッファ回路は、バイポーラトラ
ンジスタ１０５のベースと“Ｌ“レベル（接地ＶＳＳ電
位）を出力する素子１０３′との間にダイオード１０７
が設けられている。このダイオード１０７は、カソード
が“Ｌ”レベルを出力する素子１０３′に、又アノード
がバイポーラトランジスタ１０５のベースに接続されて
いる。
ンジスタ１０５のベースと“Ｌ“レベル（接地ＶＳＳ電
位）を出力する素子１０３′との間にダイオード１０７
が設けられている。このダイオード１０７は、カソード
が“Ｌ”レベルを出力する素子１０３′に、又アノード
がバイポーラトランジスタ１０５のベースに接続されて
いる。
これによって、アンダーシュート現象によって生じる電
流を遮断し、バイポーラトランジスタ１０５がオン状態
になるのを防いでいる。
流を遮断し、バイポーラトランジスタ１０５がオン状態
になるのを防いでいる。
第２図は、上記第１の実施例に係わる出力バッファ回路
を具体的に示すものである。ここで、１０２及び１０８
はＰチャネル型ＭＯ５ＦＥＴ。
を具体的に示すものである。ここで、１０２及び１０８
はＰチャネル型ＭＯ５ＦＥＴ。
１０３及び１０９はＮチャネル型ＭＯＳＦＥＴ。
１１０はＮＰＮ型バイポーラトランジスタ、１１１はイ
ンバータをそれぞれ示している。
ンバータをそれぞれ示している。
この回路の具体的な動作は、まず、出力端子１０６の電
位ｖｏＵ丁が“Ｈ゛レベルら“Ｌ”レベルへ遷移した場
合には、このとき流れる遷移電流と配線等に含まれるイ
ンダクタンス（Ｌｐ ）成分により、出力電位Ｖ ０Ｌ
ＩＴに第３図に示すようなアンダーシュート現象が生じ
る。この現象によって、バイポーラトランジスタ１０５
のベース・エミッタ間の電位差が、バイポーラトランジ
スタ１０５の閾値電圧ｖＰ以上になる。また、バイポー
ラトランジスタ１０５のベース電位がマイナスとなるた
め、バイポーラトランジスタ１０５のベースとＮチャネ
ル型ＭＯＳＦＥＴ１０３のソースとの間に電位差が生じ
る。ここまでは、従来と同様である。
位ｖｏＵ丁が“Ｈ゛レベルら“Ｌ”レベルへ遷移した場
合には、このとき流れる遷移電流と配線等に含まれるイ
ンダクタンス（Ｌｐ ）成分により、出力電位Ｖ ０Ｌ
ＩＴに第３図に示すようなアンダーシュート現象が生じ
る。この現象によって、バイポーラトランジスタ１０５
のベース・エミッタ間の電位差が、バイポーラトランジ
スタ１０５の閾値電圧ｖＰ以上になる。また、バイポー
ラトランジスタ１０５のベース電位がマイナスとなるた
め、バイポーラトランジスタ１０５のベースとＮチャネ
ル型ＭＯＳＦＥＴ１０３のソースとの間に電位差が生じ
る。ここまでは、従来と同様である。
ところが、Ｎチャネル型ＭＯＳＦＥＴ１０３のドレイン
とバイポーラトランジスタ１０５のベースとの間にダイ
オード１０７が接続されている。
とバイポーラトランジスタ１０５のベースとの間にダイ
オード１０７が接続されている。
このダイオード１０７は、アンダーシュートによって生
じる電流経路１１に対して第４図に示すような逆方向特
性を有するように、カソードがＮチャネル型ＭＯＳＦＥ
Ｔ１０Ｂのドレインに、又アノードがバイポーラトラン
ジスタ１０５のベースに接続されている。
じる電流経路１１に対して第４図に示すような逆方向特
性を有するように、カソードがＮチャネル型ＭＯＳＦＥ
Ｔ１０Ｂのドレインに、又アノードがバイポーラトラン
ジスタ１０５のベースに接続されている。
このような構成によれば、ダイオード１０７が設けられ
ることによって、アンダーシュート現象に伴う電流経路
１１が遮断される。よって、バイポーラトランジスタ１
０５のベースには、このバイポーラトランジスタ１０５
がオンとなるために必要な電流が供給されることがない
。即ち、バイポーラトランジスタ１０５が不必要にオン
状態となることを防止できる。つまり、電源ＶＤＤの揺
れを抑制でき（第３図参照）、この出力バッファ回路の
近傍のロジックの出力電位の揺れも防げるため、信頼性
の高いロジックを提供できる。ここで、接地電位Ｖ５５
とバイポーラトランジスタ１０５のベースとの間に生じ
る電位差は、ダイオードＩ Ｃ）７の逆方向のブレーク
ダウン電圧に比較して無視できる程小さい。
ることによって、アンダーシュート現象に伴う電流経路
１１が遮断される。よって、バイポーラトランジスタ１
０５のベースには、このバイポーラトランジスタ１０５
がオンとなるために必要な電流が供給されることがない
。即ち、バイポーラトランジスタ１０５が不必要にオン
状態となることを防止できる。つまり、電源ＶＤＤの揺
れを抑制でき（第３図参照）、この出力バッファ回路の
近傍のロジックの出力電位の揺れも防げるため、信頼性
の高いロジックを提供できる。ここで、接地電位Ｖ５５
とバイポーラトランジスタ１０５のベースとの間に生じ
る電位差は、ダイオードＩ Ｃ）７の逆方向のブレーク
ダウン電圧に比較して無視できる程小さい。
第５図乃至第７図は、上述した第１の実施例の変形例を
示すものである。
示すものである。
第５図は、インバータ１０４のＰチャネル型ＭＯ３ＦＥ
Ｔを抵抗に変えたものである。また、第６図は、インバ
ータ１０４のＮチャネル型ＭＯＳＦＥＴを抵抗に変えた
ものである。さらに、第７図は、インバータ１０４のＮ
チャネル型ＭＯＳＦＥＴをＮＰＮ型バイポーラトランジ
スタに変えたものである。
Ｔを抵抗に変えたものである。また、第６図は、インバ
ータ１０４のＮチャネル型ＭＯＳＦＥＴを抵抗に変えた
ものである。さらに、第７図は、インバータ１０４のＮ
チャネル型ＭＯＳＦＥＴをＮＰＮ型バイポーラトランジ
スタに変えたものである。
これら変形例においても、上述した第１の実施例と同様
の効果を得ることができる。
の効果を得ることができる。
第８図は、本発明の第２の実施例に係わる出力バッフ７
回路の基本構成を示すものである。
回路の基本構成を示すものである。
つまり、本実施例の出力バッファ回路は、入力信号によ
り、′Ｈ”レベルの出力信号（電源ＶＤＤ電位）又は“
Ｌ”レベルの出力信号（接地ＶＳＳ電位）を出力する論
理回路１０４と、接地ＶＳＳ電位との間にダイオード１
０７が接続されている。これによって、アンダーシュー
ト現象によって生じる電流を遮断し、バイポーラトラン
ジスタ１０５がオン状態になるのを防いでいる。
り、′Ｈ”レベルの出力信号（電源ＶＤＤ電位）又は“
Ｌ”レベルの出力信号（接地ＶＳＳ電位）を出力する論
理回路１０４と、接地ＶＳＳ電位との間にダイオード１
０７が接続されている。これによって、アンダーシュー
ト現象によって生じる電流を遮断し、バイポーラトラン
ジスタ１０５がオン状態になるのを防いでいる。
第９図は、上記第８図の出力バッファ回路を具体的に示
すものである。なお、この回路の具体的な動作は、上記
第１の実施例と同様である。
すものである。なお、この回路の具体的な動作は、上記
第１の実施例と同様である。
このような、ダイオード１０７を論理回路外に設けた場
合においても、上述した第１の実施例と同様の効果を得
ることができる。また、論理回路１０４については、前
記第１図に示す構成のものの他、前記第５図乃至第７図
の変形例に示すようなものが使用できることは言うまで
もない。
合においても、上述した第１の実施例と同様の効果を得
ることができる。また、論理回路１０４については、前
記第１図に示す構成のものの他、前記第５図乃至第７図
の変形例に示すようなものが使用できることは言うまで
もない。
第１０図は、本発明の第３の実施例に係わる出力バッフ
ァ回路を示すものである。
ァ回路を示すものである。
この実施例では、出力端子１０６から
“Ｌ”レベルを出力する素子にＮチャネル型ＭＯＳＦＥ
Ｔ１１２を使用したものである。この場合、Ｎチャネル
型ＭＯＳＦＥＴ１１２のベースをインバータ１１１の出
力に接続することにより出力バッファ回路を構成できる
ため、回路構成が簡単になる。
Ｔ１１２を使用したものである。この場合、Ｎチャネル
型ＭＯＳＦＥＴ１１２のベースをインバータ１１１の出
力に接続することにより出力バッファ回路を構成できる
ため、回路構成が簡単になる。
ところで、これら説明してきた実施例では、アンダーシ
ュート現象に伴う電流経路１１を遮断するための素子と
して、−船釣なＰＮ接合によるダイオード１０７を用い
たが、これに限られず、例えばショットキーダイオード
であってもよい。
ュート現象に伴う電流経路１１を遮断するための素子と
して、−船釣なＰＮ接合によるダイオード１０７を用い
たが、これに限られず、例えばショットキーダイオード
であってもよい。
また、論理回路１０４内のＮチャネル型ＭＯＳＦＥＴ１
０Ｂのソースは、接地であるのが好ましく、接地より高
い電位に持ち上げることは本発明にとって不利である。
０Ｂのソースは、接地であるのが好ましく、接地より高
い電位に持ち上げることは本発明にとって不利である。
［発明の効果］
以上、説明したように、本発明の出力バッファ回路によ
れば、次のような効果を奏する。
れば、次のような効果を奏する。
インバータの出力と接地（Ｖ ｓｓ）電位との間にはダ
イオードが設けられている。このダイオードは、カソー
ドが接地電位側に、又アノードがインバータの出力側に
接続されている。これによって、アンダーシュート現象
によって生じる電流を遮断することができ、信頼性の高
い出力バッファ回路を提供することができる。
イオードが設けられている。このダイオードは、カソー
ドが接地電位側に、又アノードがインバータの出力側に
接続されている。これによって、アンダーシュート現象
によって生じる電流を遮断することができ、信頼性の高
い出力バッファ回路を提供することができる。
第１図は本発明の第１の実施例に係わる出力バッフ７回
路の基本構成を示す回路図、第２図は前記第１図の出力
バッファ回路を具体的に示す回路図、第３図は本発明の
出力バッファ回路の電源ｖＤＤ波形と出力Ｖ。ＵＴ波形
とを示す図、第４図はダイオードの特性を示す図、第５
図乃至第７図はそれぞれ前記第２図の出力バッファ回路
の変形例を示す回路図、第８図は本発明の第２の実施例
に係わる出力バッファ回路の基本構成を示す回路図、第
９図は前記第８図の出力バッファ回路を具体的に示す回
路図、第１０図は本発明の第３の実施例に係わる出力バ
ッファ回路を示す回路図、第１１図は従来の出力バッフ
ァ回路を示す回路図、第１２図は従来の出力バッファ回
路の電源ｖＤＤ波形と出力ｖｏｕｔ波形とを示す図、第
１３図は従来のアンダーシュート現象に伴う電源ＶＤＤ
及び近傍のロジックの出力Ｖ′。わ、波形の揺れの原理
を示す回路図である。 １０１・・・入力端子、１０２．１０８・・・Ｐチャネ
ル型ＭＯＳＦＥＴ、１０３，１０９．１１２・・・Ｎチ
ャネル型ＭＯＳＦＥＴ、１０４・・・論理回路（インバ
ータ）、１０５，１１０・・・ＮＰＮ型バイポーラトラ
ンジスタ、１０６・・・出力端子、１０７・・・ダイオ
ード、１１１・・・インバータ。
路の基本構成を示す回路図、第２図は前記第１図の出力
バッファ回路を具体的に示す回路図、第３図は本発明の
出力バッファ回路の電源ｖＤＤ波形と出力Ｖ。ＵＴ波形
とを示す図、第４図はダイオードの特性を示す図、第５
図乃至第７図はそれぞれ前記第２図の出力バッファ回路
の変形例を示す回路図、第８図は本発明の第２の実施例
に係わる出力バッファ回路の基本構成を示す回路図、第
９図は前記第８図の出力バッファ回路を具体的に示す回
路図、第１０図は本発明の第３の実施例に係わる出力バ
ッファ回路を示す回路図、第１１図は従来の出力バッフ
ァ回路を示す回路図、第１２図は従来の出力バッファ回
路の電源ｖＤＤ波形と出力ｖｏｕｔ波形とを示す図、第
１３図は従来のアンダーシュート現象に伴う電源ＶＤＤ
及び近傍のロジックの出力Ｖ′。わ、波形の揺れの原理
を示す回路図である。 １０１・・・入力端子、１０２．１０８・・・Ｐチャネ
ル型ＭＯＳＦＥＴ、１０３，１０９．１１２・・・Ｎチ
ャネル型ＭＯＳＦＥＴ、１０４・・・論理回路（インバ
ータ）、１０５，１１０・・・ＮＰＮ型バイポーラトラ
ンジスタ、１０６・・・出力端子、１０７・・・ダイオ
ード、１１１・・・インバータ。
Claims (2)
- （１）電源電位に接続され、第１の入力信号に対応して
前記電源電位を出力する第１の素子と、接地電位に接続
され、第２の入力信号に対応して前記接地電位を出力す
る第２の素子と、コレクタが前記電源電位に接続され、
エミッタが出力端子に接続され、ベースが前記第１の素
子に接続されるバイポーラトランジスタと、カソードが
前記第２の素子に接続され、アノードが前記バイポーラ
トランジスタのベースに接続されるダイオードとを具備
したことを特徴とする低ノイズ型出力バッファ回路。 - （２）電源電位に接続され、第１の入力信号に対応して
前記電源電位を出力する第１の素子と、第２の入力信号
に対応して接地電位を出力する第２の素子と、コレクタ
が前記電源電位に接続され、エミッタが出力端子に接続
され、ベースが前記第１及び第２の素子に接続されるバ
イポーラトランジスタと、カソードが前記接地電位に接
続され、アノードが前記第２の素子に接続されるダイオ
ードとを具備したことを特徴とする低ノイズ型出力バッ
ファ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203564A JP2635805B2 (ja) | 1990-07-31 | 1990-07-31 | 低ノイズ型出力バッファ回路 |
| US07/735,951 US5146120A (en) | 1990-07-31 | 1991-07-25 | Low-noise output buffer circuit |
| KR1019910013105A KR920003659A (ko) | 1990-07-31 | 1991-07-30 | 저 잡음형 출력 버퍼 회로 |
| DE69130316T DE69130316T2 (de) | 1990-07-31 | 1991-07-31 | Rauscharme Bi-CMOS Ausgangspufferschaltung |
| EP91112899A EP0470500B1 (en) | 1990-07-31 | 1991-07-31 | Bi-CMOS low-noise output buffer circuit |
| KR2019960004528U KR970000292Y1 (ko) | 1990-07-31 | 1996-03-12 | 저 잡음형 출력 버퍼 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203564A JP2635805B2 (ja) | 1990-07-31 | 1990-07-31 | 低ノイズ型出力バッファ回路 |
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| JP2635805B2 JP2635805B2 (ja) | 1997-07-30 |
Family
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Family Applications (1)
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|---|---|---|---|---|
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| JP4720827B2 (ja) * | 2005-07-11 | 2011-07-13 | パナソニック株式会社 | 基板接続部材および接続構造体 |
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| US5355030A (en) * | 1992-12-04 | 1994-10-11 | International Business Machines Corporation | Low voltage BICMOS logic switching circuit |
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Citations (2)
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|---|---|---|---|---|
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| JPH03295314A (ja) * | 1990-04-13 | 1991-12-26 | Hitachi Ltd | Ｂｉ―ＣＭＯＳ論理回路 |
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|---|---|---|---|---|
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| JPS62114326A (ja) * | 1985-11-13 | 1987-05-26 | Nec Corp | 論理回路 |
| JPH0681029B2 (ja) * | 1985-12-27 | 1994-10-12 | 株式会社東芝 | 出力回路装置 |
| JPS63240128A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 論理回路 |
| US4972104A (en) * | 1988-06-03 | 1990-11-20 | Fairchild Semiconductor Corporation | TTL totem pole anti-simultaneous conduction circuit |
| JPH0752829B2 (ja) * | 1989-09-13 | 1995-06-05 | 株式会社東芝 | 出力回路 |
-
1990
- 1990-07-31 JP JP2203564A patent/JP2635805B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-25 US US07/735,951 patent/US5146120A/en not_active Expired - Lifetime
- 1991-07-30 KR KR1019910013105A patent/KR920003659A/ko not_active Application Discontinuation
- 1991-07-31 EP EP91112899A patent/EP0470500B1/en not_active Expired - Lifetime
- 1991-07-31 DE DE69130316T patent/DE69130316T2/de not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126824A (ja) * | 1987-11-12 | 1989-05-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPH03295314A (ja) * | 1990-04-13 | 1991-12-26 | Hitachi Ltd | Ｂｉ―ＣＭＯＳ論理回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007024845A (ja) * | 2004-07-30 | 2007-02-01 | Rikogaku Shinkokai | 圧力微分計 |
| JP4693137B2 (ja) * | 2004-07-30 | 2011-06-01 | 国立大学法人東京工業大学 | 圧力微分計 |
| JP4720827B2 (ja) * | 2005-07-11 | 2011-07-13 | パナソニック株式会社 | 基板接続部材および接続構造体 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0470500A1 (en) | 1992-02-12 |
| DE69130316D1 (de) | 1998-11-12 |
| KR920003659A (ko) | 1992-02-29 |
| DE69130316T2 (de) | 1999-03-25 |
| JP2635805B2 (ja) | 1997-07-30 |
| EP0470500B1 (en) | 1998-10-07 |
| US5146120A (en) | 1992-09-08 |
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