JP2000261304A

JP2000261304A - 半導体装置

Info

Publication number: JP2000261304A
Application number: JP11064817A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-03-11
Filing date: 1999-03-11
Publication date: 2000-09-22

Abstract

(57)【要約】【課題】伝送線路上の信号の歪みを小さくし、高速に
信号を伝達することを可能にする半導体装置を提供する
ことである。【解決手段】出力端子部にＭＯＳＦＥＴ６を設けるこ
とにより、出力端子の寄生容量を小さくする。また、出
力用のＭＯＳＦＥＴのゲート長を一部最小ゲート長に
し、専有面積の増大を低く抑える。さらに、ＭＯＳＦＥ
Ｔ６のバックゲート電位を導通時と非導通時とで切換え
ることにより、非導通時での寄生容量を減少させ、か
つ、導通時における駆動能力を減少させないようにす
る。したがって、伝送線路の波形歪みを小さく抑えるた
めに有効である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、伝送線路の波形を改善するために
出力端子の寄生容量を小さくした半導体装置に関する。

【０００２】

【従来の技術】半導体装置の高速化に伴い、半導体装置
相互の間で授受される信号の速度も高速化される。特
に、信号がデジタル信号である場合には信号の立上がり
／立下がり時間が短くなる。

【０００３】立上がり時間や立下がり時間が短くなる
と、半導体装置が搭載されるプリント基板上の信号に歪
みが生じやすくなる。この歪みが生ずる場合の例として
は、オーバーシュート電圧やアンダーシュート電圧が大
きくなる場合や、信号波形が所定のレベルまで上昇する
際に波形が階段状になる場合がある。

【０００４】オーバーシュート電圧やアンダーシュート
電圧が大きくなると、それに伴って起こるリンギングが
その信号を受ける回路のしきい値を超えた場合、偽信号
となりスプリアス（擬似）スイッチングを引き起こす。

【０００５】たとえば、半導体装置の一例として半導体
記憶装置が使用される状況を考えると、複数の半導体記
憶装置が搭載されるメモリモジュールをプリント基板に
複数個実装する場合には、通常は半導体記憶装置の出力
回路の出力インピーダンスとその信号が伝送される伝送
線路の特性インピーダンス（ＺＯ）とを整合させる。

【０００６】しかし、伝送線路上の各メモリモジュール
への分岐線に付随する寄生容量およびインダクタンスに
よって出力回路と伝送線路との間でインピーダンスの不
整合が生じ、信号の反射が起こり信号が歪む場合があ
る。寄生容量およびインダクタンスの値が大きい場合は
その歪みがより大きくなる。また、同一伝送線路上に分
岐が多い場合も歪みは大きくなる。

【０００７】図１２は、半導体装置が搭載されたメモリ
モジュールが実装される状態を説明するための図であ
る。

【０００８】図１２では、複数の半導体記憶装置を搭載
したメモリモジュールを複数個プリント基板に実装して
いる場合を示す。

【０００９】図１２を参照して、プリント基板上に設け
られる伝送線路７０４は信号Ｘ１〜Ｘｎを伝達する。伝
送線路７０４には複数のメモリモジュール７２０ａ、７
２０ｂが電気的に接続されている。伝送線路７０４は終
端点７１２までプリント基板上に設けられている配線で
ある。メモリモジュールは端子７０６にて伝送線路７０
４と接続されるが、ここには通常メモリモジュール７２
０ａ、７２０ｂとプリント基板とを接続するためのコネ
クタ（図示せず）が設けられる。

【００１０】メモリモジュール７２０ａは、伝送線路７
０４とデータを授受するための端子７０６と、端子７０
６を介して信号Ｘ１〜Ｘｎを受ける半導体記憶装置７１
０とを含む。

【００１１】このように、複数のメモリモジュールが搭
載されたシステムにおいて、複数のメモリモジュールが
すべて同時に動くのではなく、通常はそのうち１つのメ
モリモジュールが動作する。例えば、メモリモジュール
７２０ａが選択される時は、メモリモジュール７２０ｂ
は非選択の待機状態にあり動作していない。

【００１２】

【発明が解決しようとする課題】通常、出力端子がワイ
アードオア接続された複数の半導体装置が非選択の場合
は、各半導体装置の出力端子は高インピーダンス状態に
なっている。この状態は分岐点からみると分岐線の終端
が開放状態になっていることを意味する。

【００１３】つまり、分岐点から非選択の半導体記憶装
置に送られた信号は、その半導体記憶装置の出力端子で
反射されることになり信号にオーバーシュートやアンダ
ーシュートが生じやすくなる。

【００１４】以上説明したように、高速で動作する通常
のシステムでは、伝送線路の分岐部の寄生容量や寄生イ
ンダクタンスを抑制することが課題となっている。

【００１５】図１３は、従来の半導体装置の出力端子に
関連する構成を示す回路図である。図１３を参照して、
この半導体装置は、出力信号に対応する信号ＯＤおよび
選択信号ＣＳを受ける出力制御回路８２０と、出力制御
回路８２０の出力をうける出力バッファ８１４とを含
む。

【００１６】出力バッファ８１４は、電源電位Ｖｃｃを
受ける電源ノードと接地ノードとの間に直列に接続され
るＰチャネルＭＯＳＦＥＴ８１６とＮチャネルＭＯＳＦ
ＥＴ８１８とを含む。ＰチャネルＭＯＳＦＥＴ８１６と
ＮチャネルＭＯＳＦＥＴ８１８とはそれぞれ異なる制御
信号を出力制御回路８２０からゲートに受ける。

【００１７】端子ＱにＬ（ロウ）レベルを出力する時
は、出力制御回路８２０によって、ＮチャネルＭＯＳＦ
ＥＴ８１８のゲートにはＨレベルの信号が与えられ、同
様に、ＰチャネルＭＯＳＦＥＴ８１６のゲートにはＨレ
ベルの信号が与えられる。

【００１８】端子ＱにＨ（ハイ）レベルを出力する時
は、出力制御回路８２０によって、ＮチャネルＭＯＳＦ
ＥＴ８１８のゲートにはＬレベルの信号が与えられ、同
様に、ＰチャネルＭＯＳＦＥＴ８１６のゲートにはＬレ
ベルの信号が与えられる。

【００１９】選択信号ＣＳがこの半導体装置が選択され
ていないことを示す場合は、出力制御回路８２０によっ
て、ＮチャネルＭＯＳＦＥＴ８１８のゲートにはＬレベ
ルの信号が与えられ、一方、ＰチャネルＭＯＳＦＥＴ８
１６のゲートにはＨレベルの信号が与えられ、端子Ｑは
ハイインピーダンス状態となる。

【００２０】図１４は、ＭＯＳＦＥＴの断面を示す図で
ある。図１４を参照して、このＭＯＳＦＥＴは、Ｐ型の
シリコン基板９７２上に形成されるＮ⁺不純物領域９７
６、９７８と、不純物領域９７６、９７８に挟まれる領
域の上部に形成されるゲート電極９７４とを含む。図１
４では、説明の便宜のため不純物領域９７６をソース
（Ｓ）とし、不純物領域９７８をドレイン（Ｄ）として
いるが、不純物領域９７６、９７８の電位によりソース
とドレインとは逆になる場合もある。不純物領域９７８
がメモリモジュール外部に設けられる伝送線路に接続さ
れるとするとき不純物領域９７８とゲート電極９７４と
の間には寄生容量９６８が存在し、不純物領域９７８と
基板９７２との間には寄生容量９７０が存在する。

【００２１】図１５は、ＭＯＳＦＥＴの平面図を概略的
に表わした図である。図１５に示した寄生容量９６８
は、不純物領域９７８とゲート電極９７４とのオーバー
ラップ容量で形成されるため、寄生容量９６８は、ゲー
ト幅Ｗに比例する。また、寄生容量９７０は、不純物領
域９７８と基板９７２間のＰＮ接合容量で形成されるた
め、不純物領域９７８の面積Ｗ×Ｎに比例する。

【００２２】したがって、ゲート幅Ｗを小さくすること
ができれば寄生容量９６８、９７０は小さくすることが
できる。

【００２３】この発明の目的は、出力回路の活性状態と
非活性状態とを切換えるためにＭＯＳＦＥＴを追加し、
そのＭＯＳＦＥＴのバックゲート電位を制御することに
より、伝送線路の寄生容量を減少させるとともに、ＭＯ
ＳＦＥＴの駆動能力を向上させて、伝送線路上の信号の
歪みを小さくし、高速に信号を伝達することを可能にす
る半導体装置を提供することである。

【００２４】

【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体装置であって、第１の電源電位を受ける
第１の電源ノードと、第１の電源ノードよりも低い第２
の電源電位を受ける第２の電源ノードと、外部にデータ
を出力するために第１および第２の制御信号を出力する
出力制御回路と、第１の電源ノードと第２の電源ノード
との間に直列に接続され、それぞれゲートに第１および
第２の制御信号を受ける、Ｐ型の第１の電界効果トラン
ジスタおよびＮ型の第２の電界効果トランジスタと、デ
ータが出力される時に活性化される出力活性化信号に応
じて導通し、第１の電界効果トランジスタと第２の電界
効果トランジスタとの接続ノードの電位を伝達するＮ型
の第３の電界効果トランジスタと、第３の電界効果トラ
ンジスタを介して接続ノードの電位を受ける端子と、第
３の電界効果トランジスタが非導通状態にあるときより
も、導通状態における第３の電界効果トランジスタのバ
ックゲート電位を高くする第１の電位制御回路とを備え
る。

【００２５】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１の電位制御回
路は、クロック信号を発生するクロック発生回路と、ク
ロック信号および第２の電源電位を受けて第２の電源電
位より低い降圧電位を発生する電位発生回路と、出力活
性化信号の活性化電位を第２の電源電位に変換し、出力
活性化信号の非活性化電位を降圧電位に変換してバック
ゲート電位を出力する第１の電位変換回路とを含む。

【００２６】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、出力活性化信号の
活性化電位を第１の電源電位よりも高い電位に変換し
て、第３の電界効果トランジスタのゲートに与える第２
の電位制御回路をさらに備える。

【００２７】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の構成に加えて、第２の電位制御回
路は、クロック信号を発生するクロック発生回路と、ク
ロック信号および第１の電源電位を受けて第１の電源電
位より高い昇圧電位を発生する電位発生回路と、出力活
性化信号の活性化電位を昇圧電位に変換して第３の電界
効果トランジスタに与える第２の変換回路とを含む。

【００２８】請求項５に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、端子の電位を受け
る入力バッファをさらに備え、第３の電界効果トランジ
スタは、端子に外部から入力信号が与えられて入力バッ
ファが入力信号を受ける時に非導通状態となる。

【００２９】請求項６に記載の半導体装置は、半導体装
置であって、第１の電源電位を受ける第１の電源ノード
と、第１の電源ノードよりも低い第２の電源電位を受け
る第２の電源ノードと、外部にデータを出力するために
第１および第２の制御信号を出力する出力制御回路と、
第１の電源ノードと第２の電源ノードとの間に直列に接
続され、それぞれゲートに第１および第２の制御信号を
受けるＰ型の第１の電界効果トランジスタおよびＮ型の
第２の電界効果トランジスタと、データが外部に向けて
出力される時に活性化され、外部から入力信号を受ける
時には非活性化される出力活性化信号の活性化に応じて
導通し、第１の電界効果トランジスタと第２の電界効果
トランジスタとの接続ノードの電位を伝達するＮ型の第
３の電界効果トランジスタと、第３の電界効果トランジ
スタを介して接続ノードの電位を受ける端子と、端子か
ら入力信号を受ける入力バッファとを備える。

【００３０】請求項７に記載の半導体装置は、請求項６
に記載の半導体装置の構成に加えて、第３の電界効果ト
ランジスタが非導通状態にあるときよりも、導通状態に
おける第３の電界効果トランジスタのバックゲート電位
を高くする第１の電位制御回路をさらに備える。

【００３１】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、第１の電位制御回
路は、クロック信号を発生するクロック発生回路と、ク
ロック信号および第２の電源電位を受けて第２の電源電
位より低い降圧電位を発生する電位発生回路と、出力活
性化信号の活性化電位を第２の電源電位に変換し、出力
活性化信号の非活性化電位を降圧電位に変換してバック
ゲート電位を出力する第１の電位変換回路とを含む。

【００３２】請求項９に記載の半導体装置は、請求項６
に記載の半導体装置の構成に加えて、出力活性化信号の
活性化電位を第１の電源電位よりも高い電位に変換して
第３の電界効果トランジスタのゲートに与える第２の電
位制御回路をさらに備える。

【００３３】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置の構成に加えて、第２の電位制御
回路は、クロック信号を発生するクロック発生回路と、
クロック信号および第１の電源電位を受けて第１の電源
電位より高い昇圧電位を発生する電位発生回路と、出力
活性化信号の活性化電位を昇圧電位に変換して第３の電
界効果トランジスタに与える第２の変換回路とを含む。

【００３４】請求項１１に記載の半導体装置は、請求項
１〜１０のいずれかに記載の半導体装置の構成に加え
て、第３の電界効果トランジスタは、第２の電界効果ト
ランジスタのゲート電極よりゲート長の長いゲート電極
を有する。

【００３５】請求項１２に記載の半導体装置は、請求項
１〜１０のいずれかに記載の半導体装置の構成に加え
て、第３の電界効果トランジスタは、エンハンスメント
型ＭＯＳＦＥＴである。

【００３６】請求項１３に記載の半導体装置は、請求項
１〜１０のいずれかに記載の半導体装置の構成に加え
て、第３の電界効果トランジスタは、デプレッション型
ＭＯＳＦＥＴである。

【００３７】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。［実施の形態１］図１は、実施の形態１の半導体装置３
０の出力端子に関連する構成を示す回路図である。

【００３８】図１を参照して、半導体装置３０は、出力
信号に対応する信号ＯＤを受ける出力制御回路２０と、
出力制御回路２０の出力をうける出力バッファ１４と、
出力バッファ１４の出力ノードと端子Ｑとの間に接続さ
れゲートに選択信号ＣＳをうけるＮチャネルＭＯＳＦＥ
Ｔ６と、選択信号ＣＳに応じてＮチャネルＭＯＳＦＥＴ
６のバックゲート電位を制御する電位制御回路２６とを
含む。

【００３９】出力バッファ１４は、電源電位Ｖｃｃを受
ける電源ノードと接地電位を受ける接地ノードとの間に
直列に接続されるＰチャネルＭＯＳＦＥＴ１６とＮチャ
ネルＭＯＳＦＥＴ１８とを含む。ＰチャネルＭＯＳＦＥ
Ｔ１６とＮチャネルＭＯＳＦＥＴ１８とはそれぞれ制御
信号を出力制御回路２０からゲートに受ける。

【００４０】電位制御回路２６は、電源電位Ｖｃｃと接
地電位とを受けてクロック信号φを発生するリング発振
回路２２と、クロック信号φに応じて接地電位から接地
電位よりさらに低いバックゲート電位ＶＢＢを発生する
チャージポンプ回路２４と、選択信号ＣＳを受けて反転
するインバータ４と、インバータ４の出力信号と選択信
号ＣＳとを受けてレベル変換をするレベルシフト回路１
と、レベルシフト回路１の出力を受けて電位ＶＢＢＣを
発生する駆動回路２とを含む。

【００４１】ＮチャネルＭＯＳＦＥＴ６のバックゲート
にはバックゲート電位として電位ＶＢＢＣが与えられ
る。

【００４２】選択信号ＣＳとインバータ４の出力信号と
は、電源電位ＶＣＣと接地電位との間でともに変化す
る。レベルシフト回路１は、選択信号ＣＳとインバータ
４の出力信号とから、電源電位ＶＣＣと電位ＶＢＢとの
間で変化する信号を生成する働きをする。

【００４３】レベルシフト回路１において、ノードＮ１
にはインバータ４の出力信号が与えられ、ノードＮ４に
はチャージポンプ回路２４が発生する負電位ＶＢＢが与
えられる。

【００４４】レベルシフト回路１は、ゲートがノードＮ
１に接続されソースが電源電位Ｖｃｃに結合されドレイ
ンがノードＮ２に接続されるＰチャネルＭＯＳＦＥＴ１
１と、ノードＮ２とノードＮ４との間に接続されゲート
がノードＮ３に接続されるＮチャネルＭＯＳＦＥＴ１２
と、ゲートに選択信号ＣＳを受けソースが電源電位Ｖｃ
ｃに結合されドレインがノードＮ３に接続されるＰチャ
ネルＭＯＳＦＥＴ９と、ノードＮ３とノードＮ４との間
に接続されゲートがノードＮ２に接続されるＮチャネル
ＭＯＳＦＥＴ１０とを含む。ノードＮ３からは、レベル
シフト回路１の出力信号が、駆動回路２に向けて出力さ
れる。

【００４５】駆動回路２は、ゲートがノードＮ３に接続
されノードＮ５とノードＮ４との間に接続されるＮチャ
ネルＭＯＳＦＥＴ８と、ゲートがノードＮ３に接続され
ソースが接地電位に結合されドレインがノードＮ５に接
続されるＰチャネルＭＯＳＦＥＴ７とを含む。ノードＮ
５からは駆動回路２の出力電位である電位ＶＢＢＣが出
力される。

【００４６】選択信号ＣＳがこの半導体装置が選択され
ていることを示す場合は、選択信号ＣＳによってＮチャ
ネルＭＯＳＦＥＴ６は導通状態とされ、端子Ｑにはバッ
ファ１４の出力が与えられる。

【００４７】端子ＱにＬ（ロウ）レベルを出力する時
は、出力制御回路２０によって、ＮチャネルＭＯＳＦＥ
Ｔ１８のゲートにはＨレベルの信号が与えられ、同様
に、ＰチャネルＭＯＳＦＥＴ１６のゲートにはＨレベル
の信号が与えられる。

【００４８】端子ＱにＨ（ハイ）レベルを出力する時
は、出力制御回路２０によって、ＮチャネルＭＯＳＦＥ
Ｔ１８のゲートにはＬレベルの信号が与えられ、同様
に、ＰチャネルＭＯＳＦＥＴ１６のゲートにはＬレベル
の信号が与えられる。

【００４９】選択信号ＣＳがこの半導体装置が選択され
ていないことを示す場合は、選択信号ＣＳによってＮチ
ャネルＭＯＳＦＥＴ６は非導通状態とされ、端子Ｑはハ
イインピーダンス状態となる。

【００５０】このように、ＮチャネルＭＯＳＦＥＴ６を
接続することで非選択状態における寄生容量は低減する
ことができる。例えば、ＭＯＳＦＥＴ１８の導通抵抗と
ＭＯＳＦＥＴ６の導通抵抗とを等しくし、図１３に示し
た従来の出力と同じ出力インピーダンスにする場合、そ
れぞれのトランジスタの幅は２倍にする必要がある。図
１３のＮチャネルＭＯＳＦＥＴ８１８による寄生容量を
Ｃとすると、非選択状態でのＭＯＳＦＥＴ６による端子
Ｑの寄生容量は２Ｃとなる。

【００５１】なお、専有面積の最適化を図りながらＭＯ
ＳＦＥＴ１８の導通抵抗とＭＯＳＦＥＴ６の導通抵抗と
の総和を等しくしつつ、ＭＯＳＦＥＴ６のゲート幅をさ
らに小さくすることにより、寄生容量をさらに小さくす
ることができる可能性もある。

【００５２】次に、従来の出力端子の寄生容量の大きさ
を検討する。通常、図１３におけるバッファ８１４にお
いては、出力端子につながる伝送線路とのインピーダン
ス整合を考慮して、ＮチャネルＭＯＳＦＥＴの導通抵抗
とＰチャネルＭＯＳＦＥＴの導通抵抗とは、ほぼ同じ値
に設定される。

【００５３】このときＭＯＳＦＥＴの導通抵抗は次の式
で近似できる。

【００５４】

【数１】

【００５５】（１）式において、ＶＧはＭＯＳＦＥＴの
ゲート電位、ＶＳはＭＯＳＦＥＴのソース電位、ＶＴＨ
はＭＯＳＦＥＴのしきい値電圧である。また、（１）式
におけるβは次の式で表わされる。

【００５６】

【数２】

【００５７】（２）式において、β０はＭＯＳＦＥＴの
電流増幅係数、ＷはＭＯＳＦＥＴのゲート幅、ＬはＭＯ
ＳＦＥＴのゲート長である。

【００５８】（１）式で示されるように導通抵抗は、Ｍ
ＯＳＦＥＴの電流増幅係数β０にほぼ逆比例する。

【００５９】ここで、ＰチャネルＭＯＳＦＥＴは、Ｎチ
ャネルＭＯＳＦＥＴと比べて電流増幅係数β０が約半分
程度しかない。このため、ＮチャネルＭＯＳＦＥＴの導
通抵抗とＰチャネルＭＯＳＦＥＴの導通抵抗とを、同じ
値に設定するためには、ＰチャネルＭＯＳＦＥＴのゲー
ト幅をＮチャネルＭＯＳＦＥＴのゲート幅の２倍にする
必要がある。つまり、図１３のＮチャネルＭＯＳＦＥＴ
８１８による寄生容量をＣとすると、非導通時のＰチャ
ネルＭＯＳＦＥＴ８１６の寄生容量は２Ｃとなり、した
がって、非選択時における出力端子の寄生容量の総和は
３Ｃとなる。

【００６０】先に説明したように、図１に示した回路
は、非選択時における出力端子の寄生容量を２Ｃにする
ことができるので、寄生容量を従来比で２／３に減らす
ことができる。

【００６１】なお、レベルシフト回路１の高電位電源で
ある電源電位Ｖｃｃと低電位電源である電位ＶＢＢとの
間には、通常の電源電圧よりも大きな電圧がかかるの
で、ＮチャネルＭＯＳＦＥＴ１０、１２およびＰチャネ
ルＭＯＳＦＥＴ３９、１１の信頼性に影響が出ると考え
られる場合には電源電位Ｖｃｃを下げ、たとえば１／２
Ｖｃｃ、あるいは２／３Ｖｃｃ等のレベルにしてもよ
い。

【００６２】また、図１３に示した従来例では、出力端
子に接続されるＭＯＳＦＥＴのゲート長を最小とすると
出力端子と電源ノード間、あるいは出力端子と接地ノー
ド間にそれぞれＭＯＳＦＥＴ８１６、８１８を通じてリ
ーク電流が流れる可能性がある。このため通常は、ＭＯ
ＳＦＥＴ８１６、８１８のゲート長は、出力制御回路８
２０に使用されるような最小ゲート長にはしない。例え
ば、ゲート長は最小ゲート長の１．５〜２倍にされる。

【００６３】実施の形態１の図１で示した回路では、さ
らに好ましくは、ＭＯＳＦＥＴ６のゲート長を最小ゲー
ト長の１．５〜２倍にしておくことにより、端子への電
源ノードや接地ノードからのリーク電流を防ぐことがで
きる。このとき、ＭＯＳＦＥＴ１６、１８のゲート長は
最小ゲート長にすることが可能である。したがって、専
有面積の増大を低く抑えることができる。

【００６４】さらに好ましくは、電位制御回路２６によ
り、ＭＯＳＦＥＴ６のバックゲート電位を制御すること
により、伝送回路の歪みをさらに小さく抑えることがで
きる。

【００６５】図２は、図１におけるリング発振回路２２
の構成例を示す回路図である。図２を参照して、リング
発振回路２２は、電源電位Ｖｃｃが立上がった後に解除
されるリセット信号ＺＰＯＲを一方の入力ノードに受け
るＮＡＮＤ回路４２と、ＮＡＮＤ回路４２の出力を受け
る偶数段の直列に接続されたインバータ４４〜５０と、
インバータ５０の出力を反転してクロック信号φを出力
するインバータ５２とを含む。インバータ５０の出力
は、また、ＮＡＮＤ回路４２の他方の入力ノードにもフ
ィードバックされる。

【００６６】偶数段の直列に接続されたインバータ４４
〜５０の段数は、必要なクロック信号φの周波数に応じ
て増減される。

【００６７】図３は、図１におけるチャージポンプ回路
２４の構成例を示す回路図である。図３を参照して、チ
ャージポンプ回路２４は、アノードがノードＮＮに接続
されカソードがノードＮ１に接続されるダイオード１０
１と、アノードとカソードとがそれぞれノードＮ１、Ｎ
２に接続されるダイオード１０２と、アノードとカソー
ドとがそれぞれノードＮ２、Ｎ３に接続されるダイオー
ド１０３と、アノードとカソードとがそれぞれノードＮ
３、Ｎ４に接続されるダイオード１０４と、アノードと
カソードとがそれぞれノードＮ４、Ｎ５に接続されるダ
イオード１０５と、アノードとカソードとがそれぞれノ
ードＮ５、Ｎ６に接続されるダイオード１０６と、アノ
ードがノードＮ６に接続されカソードが接地電位に結合
されるダイオード１０７とを含む。ここでノードＮＮは
チャージポンプ回路の出力ノードであり、出力電位であ
る負電位ＶＢＢがノードＮＮから出力される。

【００６８】チャージポンプ回路２４は、さらに、クロ
ック信号φが与えられるクロックノードとノードＮ１と
の間に接続されるキャパシタ１４０と、クロック信号φ
と相補なクロック信号／φが与えられる相補クロックノ
ードとノードＮ２との間に接続されるキャパシタ１４１
と、クロックノードとノードＮ３との間に接続されるキ
ャパシタ１４２と、相補クロックノードとノードＮ４と
の間に接続されるキャパシタ１４３と、クロックノード
とノードＮ５との間に接続されるキャパシタ１４４と、
相補クロックノードとノードＮ６との間に接続されるキ
ャパシタ１４５とを含む。

【００６９】図３に示したダイオード１０１〜１０７と
しては、たとえば、ＭＯＳＦＥＴをダイオード接続した
ものが用いられる。

【００７０】図４は、図１に示した回路の動作を説明す
るための動作波形図である。図１、図４を参照して、時
刻ｔ１以前において半導体装置が非選択状態のとき、す
なわち制御信号ＣＳが接地レベルのときは、Ｐチャネル
ＭＯＳＦＥＴ９が導通状態となりノードＮ３の電位は電
源電位Ｖｃｃとなる。これによりＰチャネルＭＯＳＦＥ
Ｔ７が非導通状態となり、ＮチャネルＭＯＳＦＥＴ８が
導通状態となりノードＮ５の電位は負電位ＶＢＢとな
る。

【００７１】次に、時刻ｔ１〜ｔ２において半導体装置
が選択状態、すなわち制御信号ＣＳの電位が電源電位Ｖ
ｃｃとなると、ＰチャネルＭＯＳＦＥＴ９は非導通状態
となる。一方インバータ４の出力であるノードＮ１は接
地電位となるので、ＰチャネルＭＯＳＦＥＴ１１は導通
状態となる。したがって、ノードＮ２の電位は電源電位
Ｖｃｃとなり、応じてＮチャネルＭＯＳＦＥＴ１０が導
通状態となる。そして、ノードＮ３の電位は負電位ＶＢ
Ｂとなる。この結果、ＰチャネルＭＯＳＦＥＴ７が導通
状態となり、ＮチャネルＭＯＳＦＥＴ８が非導通状態と
なりノードＮ５の電位は接地電位となる。

【００７２】以上説明したように、半導体装置３０が選
択状態のときは、ＭＯＳＦＥＴ６のバックゲート電位は
接地電位となり、非選択状態のときは負電位ＶＢＢとな
る。

【００７３】再び、図１を参照して、実施の形態１の半
導体装置３０に用いられるＭＯＳＦＥＴ６において、図
１４に示した接合容量９７０は近似的に次の式の接合容
量Ｃｊとして与えられる。

【００７４】

【数３】

【００７５】ここで、ｑは電子の電荷量、εはシリコン
基板の誘電率、Ｎａは基板の不純物濃度、ＶｆはＰＮ接
合ポテンシャルである。式（３）でわかるように、分母
の括弧内がバックゲート電位ＶＢＢに依存して増えるの
で、バックゲート電位ＶＢＢの絶対値を大きくすること
により、接合容量Ｃｊを小さくすることができる。

【００７６】一方、一般にバックゲート電位ＶＢＢの絶
対値を大きくすると、ＭＯＳＦＥＴのしきい値電圧は大
きくなる。

【００７７】ゲート電位が同じ場合、バックゲート電位
の絶対値を大きくすると、しきい値電圧が増大し、導通
時の端子駆動の能力が低下するおそれがある。

【００７８】しかし、ＭＯＳＦＥＴ６が非導通状態とな
る非選択時にはバックゲート電位の絶対値を大きくし、
寄生容量を低減できる一方で、ＭＯＳＦＥＴ６が導通状
態となる選択時においてはバックゲート電位の絶対値を
小さくし、例えば図１に示したようなバックゲート電位
を負電位としない場合と同じ値にする。

【００７９】したがって、ＭＯＳＦＥＴ６の導通時には
バックゲート電圧印加によるしきい値電圧の増大はな
い。このため、ＭＯＳＦＥＴ６の駆動能力の低下がない
ので、トランジスタの幅を大きくする必要がなく、寄生
容量を小さくすることができる。

【００８０】なお、図１では、駆動回路２の高電位側電
源電位として接地電位が用いられている。この値は、Ｍ
ＯＳＦＥＴ６のバックゲート電極とＭＯＳＦＥＴ６のソ
ースあるいはドレインとの間の電位差がＰＮ接合の拡散
ポテンシャル（およそ０．７Ｖ）を超えない範囲であれ
ば限定されない。たとえば、駆動回路２の高電位側電源
の電源電位は０．５Ｖでもよい。この場合、０．５Ｖを
発生する電源回路が必要になるが、ＭＯＳＦＥＴ６のし
きい値電圧を下げることができ、トランジスタのゲート
幅を小さくでき、さらに寄生容量を小さくできるという
利点がある。

【００８１】以上説明したように、実施の形態１の図１
で示した回路では、ＭＯＳＦＥＴ６を設けることによ
り、出力端子の寄生容量を小さくすることができる。ま
た、出力用のＭＯＳＦＥＴのゲート長を一部最小ゲート
長にでき、専有面積の増大を低く抑えることができる。
さらに、ＭＯＳＦＥＴ６のバックゲート電位を導通時と
非導通時とで切換えることにより、非導通時での寄生容
量を減少させても、導通時における駆動能力を減少させ
ることはないので伝送線路の波形歪みを小さく抑えるた
めに有効である。［実施の形態２］図５は、実施の形態２の半導体装置４
００の出力端子に関連する構成を示す回路図である。

【００８２】実施の形態２の半導体装置４００は、Ｎチ
ャネルＭＯＳＦＥＴ６のバックゲート電位を制御する電
位制御部２６に代えて、ＮチャネルＭＯＳＦＥＴ６のゲ
ート電位を制御する電位制御部４０１を備える点が図１
に示した半導体装置３０と異なる。他の部分の構成は実
施の形態１の半導体装置３０と同様であるので説明は繰
返さない。

【００８３】電位制御部４０１は、電源電位Ｖｃｃおよ
び接地電位を受けて所定のクロック信号φを発生するリ
ング発振回路２２と、クロック信号φを受けて電源電位
Ｖｃｃからさらに昇圧された昇圧電位ＶＰＰを発生する
チャージポンプ回路４０２と、選択信号ＣＳを受けて活
性化電位が昇圧電位ＶＰＰであるゲート駆動信号ＳＧを
発生するレベルシフト回路４２６とを含む。

【００８４】ゲート駆動信号ＳＧは、ＮチャネルＭＯＳ
ＦＥＴ６のゲートに与えられる。レベルシフト回路４２
６は、選択信号ＣＳをゲートに受けソースが接地電位に
結合されたＮチャネルＭＯＳＦＥＴ４３２と、選択信号
ＣＳを受けて反転するインバータ４３０と、インバータ
４３０の出力をゲートに受けソースが接地電位に結合さ
れたＮチャネルＭＯＳＦＥＴ４３４と、ソースが昇圧電
位ＶＰＰに結合されドレインがＮチャネルＭＯＳＦＥＴ
４３２のドレインと接続されゲートがＮチャネルＭＯＳ
ＦＥＴ４３４のドレインと接続されるＰチャネルＭＯＳ
ＦＥＴ４３６と、ソースが昇圧電位ＶＰＰに結合されド
レインがＮチャネルＭＯＳＦＥＴ４３４のドレインと接
続されゲートがＮチャネルＭＯＳＦＥＴ４３２のドレイ
ンと接続されるＰチャネルＭＯＳＦＥＴ４３８とを含
む。ＮチャネルＭＯＳＦＥＴ４３４のドレインの電位
は、ゲート制御信号ＳＧとなる。

【００８５】図６は、図５におけるチャージポンプ回路
４０２の構成例を示す回路図である。

【００８６】図６を参照して、チャージポンプ回路４０
２は、アノードが電源電位Ｖｃｃと結合されカソードが
ノードＮ１０に接続されるダイオード５０１と、アノー
ドとカソードとがそれぞれノードＮ１０、Ｎ２０に接続
されるダイオード５０２と、アノードとカソードとがそ
れぞれノードＮ２０、Ｎ３０に接続されるダイオード５
０３と、アノードとカソードとがそれぞれノードＮ３
０、Ｎ４０に接続されるダイオード５０４と、アノード
とカソードとがそれぞれノードＮ４０、Ｎ５０に接続さ
れるダイオード５０５と、アノードとカソードとがそれ
ぞれノードＮ５０、Ｎ６０に接続されるダイオード５０
６と、アノードがノードＮ６０に接続されカソードがノ
ードＮＰと接続されるダイオード５０７とを含む。ここ
で、ノードＮＰはチャージポンプ回路４０２の出力ノー
ドであり、出力電位である昇圧電位ＶｐｐがノードＮＰ
から出力される。

【００８７】チャージポンプ回路４０２は、さらに、ク
ロック信号φが与えられるクロックノードとノードＮ１
０との間に接続されるキャパシタ５４０と、クロック信
号φと相補なクロック信号／φが与えられる相補クロッ
クノードとノードＮ２０との間に接続されるキャパシタ
５４１と、クロックノードとノードＮ３０との間に接続
されるキャパシタ５４２と、相補クロックノードとノー
ドＮ４０との間に接続されるキャパシタ５４３と、クロ
ックノードとノードＮ５０との間に接続されるキャパシ
タ５４４と、相補クロックノードとノードＮ６０との間
に接続されるキャパシタ５４５とを含む。

【００８８】図６に示したダイオード５０１〜５０７と
しては、たとえば、ＭＯＳＦＥＴをダイオード接続した
ものがよく用いられる。

【００８９】図７は、実施の形態２におけるＭＯＳＦＥ
Ｔ６の実際的な構造例を示す図である。

【００９０】図７を参照して、Ｐ基板５７２の主表面上
にＮウエル５８４が設けられる。Ｎウエル５８４内には
Ｎ型不純物領域５８２が設けられる。Ｎ型不純物領域５
８２は電源電位Ｖｃｃに結合され、このため、Ｎウェル
５８４の電位も電源電位Ｖｃｃに固定される。

【００９１】Ｎウエル５８４が形成されているＰ基板５
７２の主表面上には、さらにＰウエル５８６が形成され
る。Ｐウエル５８６の内部にはＭＯＳＦＥＴ６が形成さ
れる。このＭＯＳＦＥＴはソース（Ｓ）であるＮ型不純
物領域５７６と、ドレイン（Ｄ）であるＮ型不純物領域
５７８と、ゲート（Ｇ）であるゲート電極５７４とを含
む。またＰウエル５８６内にはＰ型不純物領域５８０が
形成されバックゲート電位が与えられる。

【００９２】つまり、Ｐ基板５７２のバイアス電圧とＭ
ＯＳＦＥＴのバックゲート電圧とを別個に制御するため
に、ＭＯＳＦＥＴ６は電源電位Ｖｃｃにバイアスされた
Ｎウエル５８４の内部にさらに設けられたＰウェル５８
４内に作られる。

【００９３】再び図５を参照して、ＮチャネルＭＯＳＦ
ＥＴ６が導通状態となるときにはそのゲート電極には電
源電位Ｖｃｃより高い電位である昇圧電位ＶＰＰが与え
られる。

【００９４】先に説明した（１）式において、伝送線路
とのインピーダンスの整合をとるためＭＯＳＦＥＴの抵
抗Ｒを一定に保つとき、ゲート電位ＶＧを電源電位Ｖｃ
ｃから昇圧電位ＶＰＰに変えると、相当分βが小さくで
きる。このことは、先に説明した（２）式により、ゲー
ト幅Ｗが小さくできることを意味する。

【００９５】図１４、図１５で説明したように、ゲート
幅Ｗを小さくすることができれば寄生容量９６８、９７
０は小さくすることができる。

【００９６】したがって、たとえば、接地電位を基準と
して昇圧電位ＶＰＰを電源電位Ｖｃｃの１．５倍に設定
すれば、応じてＭＯＳＦＥＴのゲート幅Ｗが小さくで
き、寄生容量９６８、９７０をともに１／１．５に減ら
すことができる。

【００９７】以上説明したように、ＮチャネルＭＯＳＦ
ＥＴ６のゲート幅を小さくすることにより寄生容量を小
さくすることができるので、伝送線路における波形の歪
みを従来よりも小さくすることができる。［実施の形態３］図８は、実施の形態３の半導体装置６
００の入出力端子に関連する構成を示す回路図である。

【００９８】図８を参照して、半導体装置６００は、出
力信号に対応する信号ＯＤを受ける出力制御回路２０
と、出力制御回路２０の出力をうける出力バッファ１４
と、出力バッファ１４の出力ノードと端子ＤＱとの間に
接続されゲートに選択信号ＯＥをうけるＮチャネルＭＯ
ＳＦＥＴ６と、端子ＤＱに外部から与えられる信号を受
け内部回路に入力信号ＩＤを出力するバッファ６５０を
含む。

【００９９】出力バッファ１４は、電源電位Ｖｃｃを受
ける電源ノードと接地ノードとの間に直列に接続される
ＰチャネルＭＯＳＦＥＴ１６とＮチャネルＭＯＳＦＥＴ
１８とを含む。ＰチャネルＭＯＳＦＥＴ１６とＮチャネ
ルＭＯＳＦＥＴ１８とはそれぞれ異なる制御信号を出力
制御回路２０からゲートに受ける。

【０１００】端子ＤＱは、内部回路から外部に向けて出
力される信号ＯＤと、内部回路に外部から入力される信
号ＩＤとの授受が行なわれる端子である。

【０１０１】今、半導体装置６００が活性状態で、内部
回路に端子ＤＱから信号を入力する場合を考える。この
場合、ＮチャネルＭＯＳＦＥＴ６を導通状態とし、出力
バッファ内のトランジスタ１６、１８はともに非導通状
態とすればバッファ６５０に外部から与えられた信号を
伝えることが可能な状態となる。この状態は、Ｎチャネ
ルＭＯＳＦＥＴ６を設けない従来の入出力端子におい
て、データ入力時に行われている出力トランジスタの制
御状態と同様である。

【０１０２】しかしながら、実施の形態１において説明
したように、データ出力時において寄生容量を減らすた
めにＮチャネルＭＯＳＦＥＴ６を設ける構成では、出力
トランジスタのサイズを大きくする必要がある。したが
って、信号入力時には端子ＤＱの寄生容量が大きい状態
で信号が入力されることになる。寄生容量が増大するこ
とは、信号を高速に伝達する上で問題となる。

【０１０３】実施の形態３では、図８で示した回路にお
いて、信号を入力する時はゲート電圧を制御してＮチャ
ネルＭＯＳＦＥＴ６を非導通状態にする。このように制
御を行うことにより、トランジスタ１６、１８のドレイ
ンの容量の影響をなくしている。

【０１０４】つまり、信号出力時のみに活性化される信
号ＯＥでＮチャネルＭＯＳＦＥＴ６のゲート電位を制御
し、信号の入力時にはＮチャネルＭＯＳＦＥＴ６を非導
通となるように制御が行われる。

【０１０５】したがって、入出力を行う端子部において
も、半導体装置が非選択状態の時は、端子に接続されて
いる伝送線路に悪影響をあたえる寄生容量を小さくする
ことができる。さらに、半導体装置が伝送線路からデー
タを受ける時にも寄生容量を小さくできるので、高速な
データ入力が可能となる。［実施の形態４］図９は、実施の形態４の半導体装置６
０２の入出力端子に関連する構成を示す回路図である。

【０１０６】図９を参照して、半導体装置６０２は、信
号ＯＥを受けてＮチャネルＭＯＳＦＥＴ６のバックゲー
トの電位を制御する電位制御回路６５２をさらに備える
点が図８に示した半導体装置６００と異なる。他の部分
は、実施の形態３で説明した半導体装置６００と同様な
構成を有するので説明は繰返さない。また、電位制御回
路６５２は、図１における電位制御回路２６と同様な構
成を有するので説明は繰返さない。

【０１０７】実施の形態４の半導体装置６０２では、実
施の形態１と同様、先に説明した式（３）により、ＭＯ
ＳＦＥＴ６が非導通状態となる非選択時の寄生容量を低
減できる。加えて、ＭＯＳＦＥＴ６が導通状態となる選
択時においてはバックゲート電位の絶対値を小さくし、
例えば図９に示したバックゲート電位を負電位としない
場合と同じ値にできる。

【０１０８】したがって、ＭＯＳＦＥＴ６の導通時には
バックゲート電位印加によるしきい値電圧の増大はな
い。このため、ＭＯＳＦＥＴ６の駆動能力の低下がない
ので、トランジスタの幅を大きくする必要がなく、寄生
容量を小さくすることができる。

【０１０９】さらに、半導体装置が伝送線路からデータ
を受ける時にも寄生容量を小さくできるので、高速なデ
ータ入力が可能となる。［実施の形態５］図１０は、実施の形態５の半導体装置
６０４の入出力端子に関連する構成を示す回路図であ
る。

【０１１０】図１０を参照して、半導体装置６０４は、
信号ＯＥを受けてＮチャネルＭＯＳＦＥＴ６のゲート電
位に信号ＳＧを与える電位制御回路６５４をさらに備え
る点が図９に示した半導体装置６０２と異なる。他の部
分は、実施の形態４で説明した半導体装置６０２と同様
な構成を有するので説明は繰返さない。また、電位制御
回路６５４は、図５における電位制御回路４０１と同様
な構成を有するので説明は繰返さない。

【０１１１】実施の形態５の半導体装置６０４では、実
施の形態２と同様、先に説明した（１）式において、伝
送線路とのインピーダンスの整合をとるためＭＯＳＦＥ
Ｔの抵抗Ｒを一定に保つとき、ゲート電位ＶＧを電源電
位Ｖｃｃから昇圧電位ＶＰＰに変えると、相当分βが小
さくできる。このことは、先に説明した（２）式によ
り、ゲート幅Ｗが小さくできることを意味する。

【０１１２】図１４、図１５で説明したように、ゲート
幅Ｗを小さくすることができれば寄生容量９６８、９７
０は小さくすることができる。

【０１１３】したがって、たとえば、接地電位を基準と
して昇圧電位ＶＰＰを電源電位Ｖｃｃの１．５倍に設定
すれば、応じてＭＯＳＦＥＴのゲート幅Ｗが小さくで
き、寄生容量９６８、９７０をともに１／１．５に減ら
すことができる。

【０１１４】以上説明したように、ＮチャネルＭＯＳＦ
ＥＴ６のゲート幅を小さくすることにより寄生容量を小
さくすることができるので、伝送線路における波形の歪
みをさらに小さくすることができる。［実施の形態６］図１１は、実施の形態６の半導体装置
６０６の入出力端子に関連する構成を示す回路図であ
る。

【０１１５】図１１を参照して、半導体装置６０６は、
ＮチャネルＭＯＳＦＥＴ６に代えてＮチャネルＭＯＳＦ
ＥＴ６５６を含み、電位制御回路６５４に代えて電位制
御回路６５８を含む点が図１０に示した半導体装置６０
４と異なる。他の部分は、実施の形態５で説明した半導
体装置６０４と同様な構成を有するので説明は繰返さな
い。

【０１１６】ＮチャネルＭＯＳＦＥＴ６は、エンハンス
メント型のＭＯＳＦＥＴであったのに対し、Ｎチャネル
ＭＯＳＦＥＴ６５６は負のしきい値を有するデプレッシ
ョン型のＮチャネルＭＯＳＦＥＴである。デプレッショ
ン型のＭＯＳＦＥＴは、ゲート電位の活性化レベルが同
電位であればエンハンスメント型のＭＯＳＦＥＴより駆
動能力が大きい。したがってトランスファゲートとして
設けた時には、サイズを小さくすることが可能である。

【０１１７】この場合、電位制御回路６５８により、ゲ
ート駆動信号ＳＧの活性化電位は電源電位Ｖｃｃまたは
昇圧電位Ｖｐｐとされ、非活性化電位は負電位とされ
る。この負電位は、電位制御回路６５２で発生される電
位ＶＢＢＣをそのまま用いてもよく、電位制御回路６５
８内部で別に発生してもよい。このようにすることでデ
プレッション型のＭＯＳＦＥＴの導通／非導通を制御す
ることができる。

【０１１８】したがって、寄生容量をさらに小さくする
ことができるので、伝送線路における波形の歪みをさら
に小さくすることができる。

【０１１９】以上説明したように、実施の形態５の図１
１で示した回路では、ＭＯＳＦＥＴ６を設けることによ
り、出力端子の寄生容量を小さくすることができる。ま
た、出力用のＭＯＳＦＥＴのゲート長を一部最小ゲート
長にでき、専有面積の増大を低く抑えることができる。
さらに、ＭＯＳＦＥＴ６５６の活性化時のゲート電位を
高くすることで、ＭＯＳＦＥＴの駆動能力を増大させ、
ＭＯＳＦＥＴのサイズを小さくすることができる。さら
に、ＭＯＳＦＥＴ６５６のバックゲート電位を導通時と
非導通時とで切換えることにより、非導通時での寄生容
量を減少させても、導通時における駆動能力を減少させ
ることはないので伝送線路の波形歪みを小さく抑えるた
めに有効である。また、ＭＯＳＦＥＴ６５６としてデプ
レッション型のＭＯＳＦＥＴを使用することでさらに寄
生容量を小さくできる。

【０１２０】したがって、伝送線路の波形歪みは大きく
改善される。なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【０１２１】

【発明の効果】請求項１、２に記載の半導体装置は、出
力端子にトランスファ用のＭＯＳＦＥＴを設けることに
より出力端子の寄生容量を小さくすることができ、さら
に、ＭＯＳＦＥＴのバックゲート電位を導通時と非導通
時とで切換えることにより、非導通時での寄生容量を減
少させても、導通時における駆動能力を減少させること
はないので伝送線路の波形歪みを小さく抑えるために有
効である。

【０１２２】請求項３、４に記載の半導体装置は、請求
項１に記載の半導体装置が奏する効果に加えて、ゲート
に昇圧電位を与えることによりトランスファ用のＭＯＳ
ＦＥＴのゲート幅をより小さくすることができる。従っ
て寄生容量を小さくすることができるので、伝送線路に
おける波形の歪みをさらに小さくすることができる。

【０１２３】請求項５に記載の半導体装置は、請求項１
に記載の半導体装置が奏する効果に加えて、入出力を行
う端子部において、半導体装置が伝送線路からデータを
受ける時にも寄生容量を小さくできるので、高速なデー
タ入力が可能となる。

【０１２４】請求項６に記載の半導体装置は、入出力を
行う端子部において、トランスファ用のＭＯＳＦＥＴを
設けることにより半導体装置の非選択時での端子の寄生
容量を小さくすることができ伝送線路の波形歪みを小さ
く抑えることができる。さらに、半導体装置が伝送線路
からデータを受ける時に寄生容量を小さくできるので、
高速なデータ入力が可能となる。

【０１２５】請求項７、８に記載の半導体装置は、請求
項６に記載の半導体装置が奏する効果に加えて、ＭＯＳ
ＦＥＴのバックゲート電位を導通時と非導通時とで切換
えることにより、非導通時での寄生容量を減少させて
も、導通時における駆動能力を減少させることはないの
で伝送線路の波形歪みを小さく抑えるために有効であ
る。

【０１２６】請求項９、１０に記載の半導体装置は、請
求項６に記載の半導体装置が奏する効果に加えて、ゲー
トに昇圧電位を与えることによりトランスファ用のＭＯ
ＳＦＥＴのゲート幅をより小さくすることができる。従
って寄生容量を小さくすることができるので、伝送線路
における波形の歪みをさらに小さくすることができる。

【０１２７】請求項１１に記載の半導体装置は、出力用
のＭＯＳＦＥＴのゲート長を一部最小ゲート長にでき、
専有面積の増大を低く抑えることができる。

【０１２８】請求項１２に記載の半導体装置は、端子の
寄生容量を小さくすることができるので、伝送線路にお
ける波形の歪みを小さくすることができる。

【０１２９】請求項１３に記載の半導体装置は、駆動能
力が大きいデプレッション型のＭＯＳＦＥＴを使用する
ためサイズを小さくすることが可能で、寄生容量をさら
に小さくすることができるので、伝送線路における波形
の歪みをさらに小さくすることができる。

【図面の簡単な説明】

【図１】実施の形態１の半導体装置３０の出力端子に
関連する構成を示す回路図である。

【図２】図１におけるリング発振回路２２の構成例を
示す回路図である。

【図３】図１におけるチャージポンプ回路２４の構成
例を示す回路図である。

【図４】図１に示した回路の動作を説明するための動
作波形図である。

【図５】実施の形態２の半導体装置４００の出力端子
に関連する構成を示す回路図である。

【図６】図５におけるチャージポンプ回路４０２の構
成例を示す回路図である。

【図７】実施の形態２におけるＭＯＳＦＥＴ６の実際
的な構造例を示す図である。

【図８】実施の形態３の半導体装置６００の入出力端
子に関連する構成を示す回路図である。

【図９】実施の形態４の半導体装置６０２の入出力端
子に関連する構成を示す回路図である。

【図１０】実施の形態５の半導体装置６０４の入出力
端子に関連する構成を示す回路図である。

【図１１】実施の形態６の半導体装置６０６の入出力
端子に関連する構成を示す回路図である。

【図１２】半導体装置が搭載されたメモリモジュール
が実装される状態を説明するための図である。

【図１３】従来の半導体装置の出力端子に関連する構
成を示す回路図である。

【図１４】ＭＯＳＦＥＴの断面を示す図である。

【図１５】ＭＯＳＦＥＴの平面図を概略的に表わした
図である。

【符号の説明】

２０出力制御回路、１４出力バッファ、Ｑ，ＤＱ
端子、２６，４０１，６５２，６５４，６５８電位制
御回路、２２リング発振回路、２４，４０２チャージ
ポンプ回路、１，４２６レベルシフト回路、２駆動
回路、６，６５６ＮチャネルＭＯＳＦＥＴ、３０，４
００，６００，６０２，６０４，６０６半導体装置。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 19/00 １０１ＳＦターム(参考） 5B015 HH01 JJ22 KB32 KB33 KB36 KB63 KB64 KB66 KB85 KB91 QQ11 5B024 AA15 BA27 BA29 CA07 5J055 AX04 AX08 AX56 AX66 BX16 CX24 DX16 DX17 DX22 DX56 DX72 DX83 EX07 EX21 EY10 EY12 EY21 EZ00 EZ07 EZ25 EZ28 EZ29 EZ55 FX12 FX17 FX35 GX01 GX07 5J056 AA00 AA04 BB02 BB12 CC00 CC16 CC30 DD13 DD17 DD18 DD28 DD51 DD55 EE03 EE04 FF01 FF07 FF08 HH01 HH02 KK02

Claims

【特許請求の範囲】

【請求項１】半導体装置であって、第１の電源電位を受ける第１の電源ノードと、前記第１の電源ノードよりも低い第２の電源電位を受け
る第２の電源ノードと、外部にデータを出力するために第１および第２の制御信
号を出力する出力制御回路と、前記第１の電源ノードと前記第２の電源ノードとの間に
直列に接続され、それぞれゲートに前記第１および第２
の制御信号を受ける、Ｐ型の第１の電界効果トランジス
タおよびＮ型の第２の電界効果トランジスタと、前記データが出力される時に活性化される出力活性化信
号に応じて導通し、前記第１の電界効果トランジスタと
前記第２の電界効果トランジスタとの接続ノードの電位
を伝達するＮ型の第３の電界効果トランジスタと、前記第３の電界効果トランジスタを介して前記接続ノー
ドの電位を受ける端子と、前記第３の電界効果トランジスタが非導通状態にあると
きよりも、導通状態における前記第３の電界効果トラン
ジスタのバックゲート電位を高くする第１の電位制御回
路とを備える、半導体装置。
【請求項２】前記第１の電位制御回路は、クロック信号を発生するクロック発生回路と、前記クロック信号および前記第２の電源電位を受けて前
記第２の電源電位より低い降圧電位を発生する電位発生
回路と、前記出力活性化信号の活性化電位を前記第２の電源電位
に変換し、前記出力活性化信号の非活性化電位を前記降
圧電位に変換して前記バックゲート電位を出力する第１
の電位変換回路とを含む、請求項１に記載の半導体装
置。
【請求項３】前記出力活性化信号の活性化電位を前記
第１の電源電位よりも高い電位に変換して前記第３の電
界効果トランジスタのゲートに与える第２の電位制御回
路をさらに備える、請求項１に記載の半導体装置。
【請求項４】前記第２の電位制御回路は、クロック信号を発生するクロック発生回路と、前記クロック信号および前記第１の電源電位を受けて前
記第１の電源電位より高い昇圧電位を発生する電位発生
回路と、前記出力活性化信号の活性化電位を前記昇圧電位に変換
して前記第３の電界効果トランジスタに与える第２の変
換回路とを含む、請求項３に記載の半導体装置。
【請求項５】前記端子の電位を受ける入力バッファを
さらに備え、前記第３の電界効果トランジスタは、前記端子に外部か
ら入力信号が与えられて前記入力バッファが前記入力信
号を受ける時に非導通状態となる、請求項１に記載の半
導体装置。
【請求項６】半導体装置であって、第１の電源電位を受ける第１の電源ノードと、前記第１の電源ノードよりも低い第２の電源電位を受け
る第２の電源ノードと、外部にデータを出力するために第１および第２の制御信
号を出力する出力制御回路と、前記第１の電源ノードと前記第２の電源ノードとの間に
直列に接続され、それぞれゲートに前記第１および第２
の制御信号を受けるＰ型の第１の電界効果トランジスタ
およびＮ型の第２の電界効果トランジスタと、前記データが外部に向けて出力される時に活性化され、
外部から入力信号を受ける時には非活性化される出力活
性化信号の活性化に応じて導通し、前記第１の電界効果
トランジスタと前記第２の電界効果トランジスタとの接
続ノードの電位を伝達するＮ型の第３の電界効果トラン
ジスタと、前記第３の電界効果トランジスタを介して前記接続ノー
ドの電位を受ける端子と、前記端子から前記入力信号を受ける入力バッファとを備
える、半導体装置。
【請求項７】前記第３の電界効果トランジスタが非導
通状態にあるときよりも、導通状態における前記第３の
電界効果トランジスタのバックゲート電位を高くする第
１の電位制御回路をさらに備える、請求項６に記載の半
導体装置。
【請求項８】前記第１の電位制御回路は、クロック信号を発生するクロック発生回路と、前記クロック信号および前記第２の電源電位を受けて前
記第２の電源電位より低い降圧電位を発生する電位発生
回路と、前記出力活性化信号の活性化電位を前記第２の電源電位
に変換し、前記出力活性化信号の非活性化電位を前記降
圧電位に変換して前記バックゲート電位を出力する第１
の電位変換回路とを含む、請求項７に記載の半導体装
置。
【請求項９】前記出力活性化信号の活性化電位を前記
第１の電源電位よりも高い電位に変換して前記第３の電
界効果トランジスタのゲートに与える第２の電位制御回
路をさらに備える、請求項６に記載の半導体装置。
【請求項１０】前記第２の電位制御回路は、クロック信号を発生するクロック発生回路と、前記クロック信号および前記第１の電源電位を受けて前
記第１の電源電位より高い昇圧電位を発生する電位発生
回路と、前記出力活性化信号の活性化電位を前記昇圧電位に変換
して前記第３の電界効果トランジスタに与える第２の変
換回路とを含む、請求項９に記載の半導体装置。
【請求項１１】前記第３の電界効果トランジスタは、前記第２の電界効果トランジスタのゲート電極よりゲー
ト長の長いゲート電極を有する、請求項１〜１０のいず
れかに記載の半導体装置。
【請求項１２】前記第３の電界効果トランジスタは、
エンハンスメント型ＭＯＳＦＥＴである、請求項１〜１
０のいずれかに記載の半導体装置。
【請求項１３】前記第３の電界効果トランジスタは、
デプレッション型ＭＯＳＦＥＴである、請求項１〜１０
のいずれかに記載の半導体装置。