WO2006135062A1 - 半導体装置、電源装置、情報処理装置 - Google Patents

半導体装置、電源装置、情報処理装置 Download PDF

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Kiyotaka Umemoto
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Rohm Co., Ltd.
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Definitions

  • the present invention relates to a semiconductor device using a MOS transistor as an output element.
  • the conventional power supply device outputs a desired output voltage to the output terminal 30 by turning on and off the gate of the MOS transistor 900 for output.
  • a body diode BD usually exists as a parasitic element between the source region and the drain region of the MOS transistor 900. Therefore, if a reverse bias is applied to the input terminal 20 and output terminal 30 for some reason, current flows between the source and drain via the body diode BD, so that the source region and the drain region are insulated. I could't do it.
  • the MOS transistor 910 When the configuration of FIG. 10 is adopted, the MOS transistor 910 is used in a non-saturated region. Therefore, the drain current Id of the MOS transistor 910 is calculated by the following equation (1) (non-saturated equation).
  • Vgs represents the gate-source voltage of the MOS transistor 910
  • Vds represents the drain-source voltage of the MOS transistor 910.
  • Id 2K- Vgs-Vt -Vds
  • the parameter K in the above equation (1) is determined by the following equation (2).
  • W is the channel width of the MOS transistor
  • L is the channel length of the MOS transistor
  • ⁇ si is the dielectric constant of silicon
  • tox is the thickness of the gate oxide film
  • ⁇ is the thickness in the channel. Represents each carrier mobility.
  • VtO represents the element threshold voltage determined by the process
  • ⁇ and ⁇ are factors determined by the process
  • Vbs represents the potential difference between the back gate and the source.
  • Vt VtO + y ( ⁇ f + Vbs-2 ⁇ f)... (3)
  • Patent Document 1 Japanese Patent Laid-Open No. 10-341141
  • Patent Document 2 Japanese Patent Laid-Open No. 62-30421
  • the body diode BD is not formed, so that the source region and the drain region of the MOS transistor 910 can be insulated.
  • a positive bias is applied between the source region and the back gate region of the MOS transistor 910 due to a so-called substrate bias effect.
  • Potential difference Vbs 0
  • the device threshold voltage Vt of the MOS transistor 910 calculated by equation (3) becomes higher, and the drain expressed by equation (1) accordingly.
  • Current Id decreases. Therefore, in the conventional configuration shown in FIG. 10, the capability of the MOS transistor 910 is reduced.
  • the present invention can insulate between both terminals even when a reverse bias is applied between the input terminal and the output terminal.
  • Another object of the present invention is to provide a semiconductor device capable of suppressing a decrease in drain current due to a substrate bias effect.
  • a semiconductor device includes a back gate region, a first region that is one of a source region and a drain region, and a first region that is the other of a source region and a drain region.
  • a semiconductor device having a MOS transistor comprising two regions, an input voltage terminal connected to the first region and applied with an input voltage from the outside of the semiconductor device, and connected to the second region and the semiconductor device And an output voltage terminal that outputs an output voltage to the outside, and a back gate control circuit that selects and applies either the input voltage or the output voltage to the back gate region.
  • the semiconductor device includes a back gate region, a first region that becomes a source region and a drain region, and a second region that becomes the other of the source region and the drain region,
  • a semiconductor device having an N-channel MOS transistor comprising: an input voltage terminal connected to a first region, to which an input voltage is applied from outside the semiconductor device; and a second region; Output voltage output to the outside A configuration having a power voltage terminal and a back gate control circuit that selects a voltage having a lower shift force of the input voltage or the output voltage and applies the selected voltage to the back gate region (second configuration) ).
  • a semiconductor device includes a knock gate region, a first region that becomes a source region and a drain region, and a second region that becomes the other of the source region and the drain region.
  • a semiconductor device having a channel-type MOS transistor an input voltage terminal connected to a first region, to which an input voltage is applied from the outside of the semiconductor device, and a second region are connected to the outside of the semiconductor device.
  • An output voltage terminal that outputs an output voltage, and a back gate control circuit that selects and applies the higher one of the input voltage and the output voltage to the back gate region (third configuration) ).
  • a semiconductor device includes a first conductivity type semiconductor substrate, a second conductivity type first second conductivity type region formed on the semiconductor substrate, and the first second conductivity type.
  • An input voltage terminal that is connected to the third second conductive region and that outputs an output voltage to the outside of the semiconductor device; And the back gate control circuit for applying one of the voltage of the filling power voltage or the output voltage to the second first conductive region may be configured comprising a (fourth configuration).
  • the first conductivity type is a P-type conductor
  • the second conductivity type is an N-type conductor
  • the back gate control circuit is It is preferable to adopt a configuration (fifth configuration) in which the lower one of the input voltage and the output voltage is applied to the back gate region.
  • the first conductivity type is an N-type conductor
  • the second conductivity type is a P-type conductor
  • the back gate control circuit has the input voltage or the voltage applied to the back gate region. Even if the output voltage is higher or lower than the output voltage, a configuration in which one voltage is applied (sixth configuration) is also possible.
  • a semiconductor device includes a knock gate region, a first region that is one of a source region and a drain region, and a second region that is the other of the source region and the drain region.
  • a semiconductor device having a transistor an input voltage terminal connected to a first region, to which an input voltage is applied from the outside of the semiconductor device, and connected to a second region and outputting an output voltage to the outside of the semiconductor device And an output voltage terminal to be applied to the back gate region so that the voltage applied to the source region and the voltage applied to the back gate region are the same.
  • the configuration (seventh configuration) may be used.
  • the semiconductor device having any one of the first to seventh configurations has a gate control circuit that controls the voltage applied to the gate of the MOS transistor so that the output voltage becomes constant. (Eighth configuration).
  • a semiconductor device includes a knock gate region, a first region that is one of a source region and a drain region, and a second region that is the other of the source region and the drain region.
  • a semiconductor device having a transistor an input voltage terminal connected to a first region, to which an input voltage is applied from the outside of the semiconductor device, and connected to a second region and outputting an output voltage to the outside of the semiconductor device Output voltage terminal, a comparator whose output is inverted according to the input voltage or the voltage relationship of the output voltage, and opened and closed by the output of the comparator, one end connected to the input voltage terminal and the other end
  • the first switch connected to the back gate region of the MOS transistor and the first switch are complementarily opened and closed by the output of the comparator, and one end is connected to the output voltage terminal.
  • a second switch having the other end connected to the back gate region of the MOS transistor, and a means for controlling the gate terminal of the MOS transistor, and a low voltage output terminal for outputting a minimum voltage as a gate voltage And a control means for connecting a terminal having a lower voltage to the back gate region! (A ninth configuration).
  • a power supply device includes a semiconductor device having the eighth or ninth constituent force, an inductive element having one end connected to an output terminal of the semiconductor device, and one end having the inductive element.
  • a capacitive element connected to the other end of the capacitor and connected to the other end of the reference voltage. (10th configuration).
  • an information processing apparatus includes a semiconductor device having the eighth or ninth constituent force, an AC / DC converter connected to an input terminal of the semiconductor device, and the semiconductor device described above.
  • a secondary battery connected to the output terminal, and the AC-DC converter and the control means to which power is supplied from the secondary battery (the eleventh configuration). Yes.
  • the present invention it is possible to suppress the generation of a parasitic diode without increasing the potential difference generated between the knock gate region and the source region or between the knock gate region and the drain region. In this case, it is possible to insulate between the input terminal and the output terminal.
  • the current does not flow back from the output terminal to the input terminal, and the same voltage as the source region or the drain region can be applied to the knock gate region.
  • the potential difference with the source region can be reduced, and as a result, the decrease in the drain current Id can be suppressed. That is, according to the present invention, the capability of the MOS transistor is not reduced.
  • the back gate region of the MOS transistor is controlled based on the voltage of the source region or the drain region. Even if a reverse bias is applied between the input terminal and the output terminal by selecting and applying the same voltage as the drain region voltage or the source region voltage to the back gate region of the MOS transistor,
  • the terminals can be insulated from each other, and the purpose of suppressing the decrease in the drain current Id due to the substrate bias effect at the time of normal output can be achieved.
  • FIG. 1 is a diagram showing a first embodiment of a power supply device using a semiconductor device according to the present invention.
  • FIG. 2 is a circuit diagram showing details of the back gate control circuit 40.
  • FIG. 3 is a diagram showing a connection relationship between the cross-sectional structure of the MOS transistor 10 and the back gate control circuit 40 and the like.
  • FIG. 4 is a diagram showing a connection relationship between the MOS transistor 11 and the back gate control circuit 40, etc., different from the cross-sectional structure of FIG.
  • FIG. 5 is a circuit diagram of a step-down power supply device using a semiconductor device according to the present invention.
  • FIG. 6 is a diagram showing a second embodiment of the power supply device using the semiconductor device according to the present invention.
  • FIG. 7 is a diagram showing a configuration of an information processing apparatus using a semiconductor device according to the present invention.
  • FIG. 8 is a diagram showing an electrical connection relationship of the information processing apparatus 7000.
  • FIG. 9 is a circuit diagram showing a conventional example of a power supply device.
  • FIG. 10 is a circuit diagram showing another conventional example of a power supply device.
  • FIG. 1 is a diagram showing a first embodiment of a power supply device using a semiconductor device according to the present invention.
  • the semiconductor device 100 of this example constitutes a part of the semiconductor device 1000, and is a first region that is one of the knock gate terminal a, the source region, and the drain region.
  • b and a MOS transistor 10 having a second region c which is the other of the source region and the drain region, and connected to the first region b, and for example, the power supply voltage Vcc is applied as an input voltage from the outside of the semiconductor device 1000.
  • the output terminal 30 for outputting the output voltage Vout to the outside of the semiconductor device 1000, and the back gate terminal a for either the input voltage Vcc or the output voltage Vout.
  • a back gate control circuit 40 applied to.
  • control circuit 200 is connected to the control terminal d of the MOS transistor 10.
  • the control circuit 200 may control the MOS transistor 10 so that the output voltage Vout becomes constant based on the output voltage Vout! /, And the control circuit 200 flows into the induction element 300! / Based on this, the MOS transistor 10 may be controlled so that the output current becomes constant.
  • the control circuit 200 may control the MOS transistor 10 based on the current flowing through the load 500.
  • the control circuit 200 controls the MOS transistor 10 independently of the knock gate control circuit 40.
  • the output voltage Vout output from the output terminal 30 is smoothed by the inductive element 300 and the capacitive element 400 and output to the load 500.
  • FIG. 2 is a circuit diagram showing details of the back gate control circuit 40.
  • one end is an input terminal.
  • a first constant current source II connected to 20 and a P-channel MOS transistor whose source region is connected to the other end of the first constant current source II and whose gate terminal is connected to the first region b of the MOS transistor 10 Q1, a P-channel MOS transistor Q2 whose source region is connected to the other end of the first constant current source II and whose gate terminal is connected to the second region c of the MOS transistor 10, and the source region is the first constant current source II.
  • a differential operation section is constituted by a P-channel MOS transistor Q3 connected to the other end of the current source II and having a gate terminal connected to the back gate region a of the MOS transistor 10.
  • the drain region is connected to the drain regions of the transistors Q1 and Q2, the source region is connected to the application end of the reference voltage Vss, and the gate terminal is connected to its own drain region.
  • N-channel MOS transistor Q4 connected, drain region connected to drain region of transistor Q3, source region connected to reference voltage Vss application terminal, and gate terminal connected to gate terminal of transistor Q4 N
  • a current mirror circuit is constituted by the channel type MOS transistor Q5.
  • the second constant current source 12 one end of which is connected to the input terminal 20, the N-channel MOS transistor Q5 described above, and the gate terminal of the P-channel MOS transistor Q3.
  • An N-channel transistor Q6 connected to the drain region, the drain region connected to the back gate region a of the MOS transistor 10 and the other end of the second constant current source 12, and the source region connected to the application end of the reference voltage Vss
  • a feedback control unit is configured.
  • FIG. 3 is a diagram showing a connection relationship between the cross-sectional structure of the MOS transistor 10 and the back gate control circuit 40 and the like.
  • the first region b of the MOS transistor 10 is connected to the input terminal 20 to which the power supply voltage Vcc is applied, and the second region c is connected to the output terminal 3 from which the output voltage Vout is output. 0 is connected.
  • the MOS transistor 11 having the structure as shown in FIG. 4 can be used as an output transistor.
  • the MOS transistor 11 shown in the figure includes an N-type conductivity type first N-type conductivity region e to which a reference voltage Vss is applied and a first-type conductivity region e to which a reference voltage Vss is applied on a P-type conductivity type semiconductor substrate Psub to which a power supply voltage Vcc is applied.
  • the second N-type conductive region b (corresponding to the first region b in FIG.
  • first region b 3 and hereinafter referred to as the first region b) and the first P-type conductive region f are formed in the source region and the drain region.
  • An N-type third N-type conductive region c (corresponding to the second region c in FIG. 3 and hence referred to as the second region c in the following) and the first P-type conductive region f P-type conductivity type second P-type conductive region a (hereinafter referred to as back gate terminal a since it corresponds to knock gate terminal a in FIG. 3) Made is in! Ru.
  • the IN-type conductivity type region e is provided on the P-type conductivity type semiconductor substrate Psub, and further, in the first N-type conductivity type region e, A P-type conductivity type first P-type conductivity type region f is provided. That is, the configuration differs from that of FIG. 3 in that an N-channel MOS transistor 10 is provided in the first P-type conductivity type region f of the P-type conductivity type.
  • the first region b of the MOS transistor 11 is connected to the input terminal 20 to which the power supply voltage Vcc is applied, and the second region c is connected to the output terminal 3 from which the output voltage Vout is output.
  • the back gate terminal a of the MOS transistor 11 is affected by noise applied to the P-type substrate Psub. Instead, the output voltage from the back gate control circuit 40 is applied. Therefore, it is possible to further suppress activation of a diode parasitic on the MOS transistor 11 as compared with a MOS transistor not having the first P-type conductivity type region f (that is, the configuration of FIG. 3). Therefore, it is possible to insulate between the input terminal 20 and the output terminal 30.
  • FIG. 5 is a circuit diagram of a step-down power supply device (step-down switching regulator) using the semiconductor device according to the present invention.
  • the inverting input terminal ( ⁇ ) is connected to the output terminal 30 and the non-inverting input terminal (+) is applied with the reference voltage Vref.
  • the comparator 210 connected to the end is used to control the gate terminal d of the MOS transistor 10 as an output transistor according to the comparison output of the comparator 210.
  • FIG. 6 is a diagram showing a second embodiment of the power supply device using the semiconductor device according to the present invention.
  • the non-inverting input terminal (+) is connected to the input terminal 20
  • the inverting input terminal (one) is connected to the output terminal 30.
  • the comparator 41, the inverter circuit invl to which the output of the comparator 41 is input, and the opening and closing are controlled by the output of the inverter circuit invl.
  • the second switch SW2 connected to the gate terminal a is composed of! RU
  • the lower voltage of the input voltage (power supply voltage Vcc) and the output voltage Vout is input to the back gate terminal a of the MOS transistor 10.
  • the back gate terminal a of the MOS transistor 10 has a low voltage output terminal VL (a minimum voltage as a gate voltage) of the control circuit 200 that controls the level of the gate voltage when the switching of the MOS transistor 10 is controlled. Output terminal).
  • VL a minimum voltage as a gate voltage
  • the first switch SW1 is closed and the second switch SW2 is opened. Since the applied voltage (power supply voltage Vcc) of the input terminal 20 is applied to the knock gate terminal a of the MOS transistor 10, the parasitic diode of the MOS transistor 10 can maintain the reverse nose state, The insulation between the drain and the source is maintained.
  • the MOS Transistor 10 can be completely shut off. That is, since the leakage current can be suppressed, it is possible to reduce power consumption, and it is also desirable to use it for a power supply device of a portable device used by battery drive.
  • FIG. 7 is a diagram showing a configuration of an information processing apparatus using the semiconductor device according to the present invention.
  • reference numeral 710 denotes an AC-DC converter that outputs a DC voltage (for example, 21 [V]) from a household AC power source such as an AC adapter.
  • Reference numeral 720 is a rechargeable secondary battery using lithium such as a lithium polymer battery or a lithium ion battery.
  • Reference numeral 1000 denotes the semiconductor device according to the present invention described above.
  • Reference numeral 730 is a control means of the information processing apparatus 7000 (such as a notebook personal computer), and is a so-called mother board. Note that a control circuit (such as a control circuit 760 shown in FIG. 8 described later) other than the semiconductor device 1000 according to the present invention is also mounted on the mother board 730.
  • FIG. 8 is a diagram showing an electrical connection relationship of the information processing device 7000.
  • the control circuit 760 mounted on the mother board 730 is supplied with power from the AC-DC converter 710 or the secondary battery 720 via the diodes 740 and 750, and is driven by the power.
  • the voltage output terminal 711 of the AC-DC converter 710 is connected to the input terminal 20 of the semiconductor device 1000, and the voltage input terminal 721 of the secondary battery 720 is connected to the output terminal 30.
  • a control signal from the control circuit 760 is input to the signal input terminal 80 of the semiconductor device 1000 in order to control the gate control circuit 200.
  • the power supply voltage is supplied from the secondary battery 720 to the control circuit 760 via the diode 750.
  • the power supply voltage is supplied from the AC / DC converter 710 to the control circuit 760 via the diode 740.
  • AC-DC converter 710 and secondary battery 720 are connected together, and the voltage supplied by AC-DC converter 710 is higher than that of secondary battery 720.
  • the control circuit 760 detects the output voltage from the secondary battery 720 and If the power voltage is less than the specified voltage value, the gate of the output transistor is turned on to supply power to the secondary battery 720 from the AC-DC converter 710 via the semiconductor device 1000 to the semiconductor device 1000. Thus, the control signal is output from the terminal 732 to the terminal 80. Thereby, the secondary battery 720 is charged.
  • the conventional configuration that is, the configuration in which the back gate of the output transistor is simply connected to the reference voltage
  • the charging time for the secondary battery 720 can be shortened.
  • control circuit 760 is used to determine that the output voltage of the secondary battery 720 is less than or equal to the specified value.
  • the signal terminal 712 of the AC-DC conversion unit 710 and the semiconductor By connecting the signal terminal 60 of the main body device 1000 and connecting the signal terminal 722 of the secondary battery 720 and the signal terminal 70 of the semiconductor device 1000, such a determination is made to the semiconductor device 1000 (especially the control circuit 200). You may have the function to perform.
  • the AC-DC converter 710 and the secondary battery 720 are connected together, and the voltage supplied by the AC-DC converter 710 is lower than that of the secondary battery 720.
  • the output of the AC-DC converter 710 fails and a voltage drop occurs, or if the AC-DC converter 710 is not connected, dust accumulates in the adapter inlet. This is a case where a short circuit occurs with the reference potential.
  • the input terminal 2 0 is connected to the P-type substrate Psub connected to the back gate terminal a of the output MOS transistor 10 constituting the semiconductor device 100.
  • the same voltage eg, reference potential
  • the parasitic diode D2 attached between the P-type substrate Psub and the second region c is reverse-biased, the second region c and the first region b are interposed via the P-type substrate Ps ub. Since no current flows, insulation between the drain region and the source region becomes possible. By such an operation, since an excessive current does not flow through the MOS transistor 10, the MOS transistor 10 is not destroyed.

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Abstract

　本発明に係る半導体装置１００は、バックゲート領域ａと、ソース領域及びドレイン領域の一方となる第１領域ｂと、ソース領域及びドレイン領域の他方となる第２領域ｃと、を備えるＭＯＳトランジスタ１０を有する半導体装置において、第１領域ｂに接続され、半導体装置１００の外部から入力電圧が印加される入力端子２０と、第２領域ｃに接続されるとともに、半導体装置１００の外部へ出力電圧を出力する出力端子３０と、入力電圧もしくは出力電圧のいずれかの電圧をバックゲート領域ａに印加するバックゲート制御回路４０とを有して成る。このような構成とすることにより、出力ＭＯＳトランジスタを有する半導体装置において、入出力端子間に逆バイアスが印加されても、両端子間を絶縁すると同時に、基板バイアス効果によるドレイン電流の低下を抑制することが可能となる。

Description

明 細 書
半導体装置、電源装置、情報処理装置
技術分野
[0001] 本発明は、出力素子として MOSトランジスタを用いる半導体装置に関する。
背景技術
[0002] 従来型の電源装置は、図 9に示すように、出力用の MOSトランジスタ 900のゲート をオン Zオフすることにより、出力端子 30に所望の出力電圧を出力する。ところで、 通常、 MOSトランジスタ 900のソース領域とドレイン領域の間には、寄生素子として ボディダイオード BDが存在する。そのため、何らかの原因で入力端子 20と出力端子 30に逆バイアスが印加された場合には、ボディダイオード BDを介して、ソース'ドレイ ン間に電流が流れるため、ソース領域とドレイン領域の間を絶縁することができな力つ た。
[0003] ボディダイオード BDの寄生に伴う上記の課題を解決する方法としては、特許文献 1 のようなものがあるが、複数のスィッチが必要になるため、回路面積が大き力つた。ま た、 MOSトランジスタを直列に設けるので、通常出力時の MOSトランジスタのオン抵 抗が高くなつてしまい、効率が悪力つた。
[0004] 一方で、図 10に示すように、 MOSトランジスタ 910のバックゲートを基準電位に接 続するようにして、ボディダイオード BDを形成しないようにすることにより、ソース領域 とドレイン領域の間を絶縁することも考えられる。
[0005] 図 10の構成を採用した場合、 MOSトランジスタ 910は、非飽和の領域にて使用さ れる形となる。従って、 MOSトランジスタ 910のドレイン電流 Idは、次の（1)式（非飽 和の式）で算出されることになる。なお、（1)式中のパラメータについて、 Vgsは、 MO Sトランジスタ 910のゲート'ソース間電圧を表しており、 Vdsは、 MOSトランジスタ 91 0のドレイン 'ソース間電圧を表している。
[0006] [数 1] Vds
Id = 2K- Vgs - Vt - •Vds
[0007] また、上記（1)式中のパラメータ Kは、次の（2)式で決定される。なお、（2)式中の パラメータについて、 Wは MOSトランジスタのチャネル幅、 Lは MOSトランジスタのチ ャネル長、 ε siはシリコンの誘電率、 toxはゲート酸化膜の厚さ、 μはチャネル中のキ ャリアの移動度を各々表して 、る。
[0008] [数 2]
Figure imgf000004_0001
[0009] さらに、上記（1)式中の素子閾値電圧 Vtは、以下の（3)式で記述される。なお、（3 )式中のパラメータについて、 VtOはプロセスで決定される素子閾値電圧、 γ及び Φί はプロセスで決定される因子、そして、 Vbsはバックゲート'ソース間の電位差を各々 表している。
[0010] [数 3]
Vt = VtO + y (^f + Vbs - 2†f ) … (3)
[0011] 特許文献 1 :特開平 10— 341141号公報
特許文献 2 :特開昭 62— 30421号公報
発明の開示
発明が解決しょうとする課題
[0012] 確かに、図 10に示す構成を採用すれば、ボディダイオード BDが形成されないので 、 MOSトランジスタ 910のソース領域とドレイン領域との間を絶縁することができる。 [0013] しかしながら、図 10に示すように、 MOSトランジスタ 910のバックゲート領域をグラ ンド電位などに固定すると、いわゆる基板バイアス効果によって、 MOSトランジスタ 9 10のソース領域とバックゲート領域との間に正の電位差 Vbsが発生してしまう。従つ て、基板バイアス効果がないとき (Vbs = 0)に比べ、（3)式で算出される MOSトラン ジスタ 910の素子閾値電圧 Vtが高くなり、それに応じて（1)式で示されるドレイン電 流 Idが少なくなる。そのため、図 10に示す従来構成では、 MOSトランジスタ 910の 能力低下が招かれていた。
[0014] なお、基板バイアス効果を抑制する方法としては、特許文献 2のようなものがあるが 、逆ノ ィァスが印加された場合、寄生ダイオードに電流が流れて MOSトランジスタに 過大な電流を与えるおそれがあった。
[0015] 本発明は、上記の問題に鑑み、出力素子として MOSトランジスタを有する半導体 装置において、入力端子と出力端子との間に逆バイアスが印加されても、両端子間 を絶縁することが可能であるとともに、基板バイアス効果によるドレイン電流の低下を 抑制することが可能な半導体装置を提供することを目的とする。
課題を解決するための手段
[0016] 上記目的を達成するために、本発明に係る半導体装置は、バックゲート領域と、ソ ース領域及びドレイン領域の一方となる第 1領域と、ソース領域及びドレイン領域の 他方となる第 2領域と、を備える MOSトランジスタを有する半導体装置において、第 1 領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子 と、第 2領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出 力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれかの電圧を選択して前 記バックゲート領域に印加するバックゲート制御回路と、を有して成る構成 (第 1の構 成）とされている。
[0017] より具体的に述べると、本発明に係る半導体装置は、バックゲート領域と、ソース領 域及びドレイン領域となる第 1領域と、ソース領域及びドレイン領域の他方になる第 2 領域と、を備える Nチャネル型 MOSトランジスタを有する半導体装置において、第 1 領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子 と、第 2領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出 力電圧端子と、前記入力電圧もしくは前記出力電圧の 、ずれ力低 、方の電圧を選 択して前記バックゲート領域に印加するバックゲート制御回路と、を有して成る構成 ( 第 2の構成）とされている。
[0018] 或 、は、本発明に係る半導体装置は、ノ ックゲート領域と、ソース領域及びドレイン 領域となる第 1領域と、ソース領域及びドレイン領域の他方になる第 2領域と、を備え る Pチャネル型 MOSトランジスタを有する半導体装置において、第 1領域に接続され 、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第 2領域に接 続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、 前記入力電圧もしくは前記出力電圧のいずれか高い方の電圧を選択して前記バック ゲート領域に印加するバックゲート制御回路を有して成る構成 (第 3の構成）とされて いる。
[0019] また、本発明に係る半導体装置は、第 1導電型の半導体基板と、該半導体基板上 に形成された第 2導電型の第 1第 2導電型領域と、該第 1第 2導電型領域内に形成さ れた第 1導電型の第 1第 1導電型領域と、該第 1第 1導電型領域内に形成されたソー ス領域及びドレイン領域の一方となる第 2導電型の第 2第 2導電型領域と、該第 1第 1 導電型領域内に形成されたソース領域及びドレイン領域の他方になる第 2導電型の 第 3第 2導電領域と、該第 1第 1導電型領域内に形成された第 1導電型の第 2第 1導 電領域と、を備える MOSトランジスタと、前記第 2第 2導電領域に接続され前記半導 体装置の外部力 入力電圧が印加される入力電圧端子と、前記第 3第 2導電領域に 接続されるとともに前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、 前記入力電圧もしくは前記出力電圧のいずれかの電圧を前記第 2第 1導電領域に 印加するバックゲート制御回路と、を有して成る構成 (第 4の構成）としてもよい。
[0020] なお、上記第 4の構成から成る半導体装置は、前記第 1導電型が P型導電体であり 、前記第 2導電型が N型導電体であり、かつ、前記バックゲート制御回路は、前記バ ックゲート領域に前記入力電圧もしくは前記出力電圧のいずれか低い方の電圧を印 加する構成 (第 5の構成）にするとよい。
[0021] 或いは、前記第 1導電型が N型導電体であり、前記第 2導電型が P型導電体であり 、かつ、前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは 前記出力電圧の 、ずれか高!、方の電圧を印加する構成 (第 6の構成）にしてもょ 、。
[0022] また、本発明に係る半導体装置は、ノ ックゲート領域と、ソース領域及びドレイン領 域の一方となる第 1領域と、ソース領域及びドレイン領域の他方となる第 2領域と、を 備える MOSトランジスタを有する半導体装置において、第 1領域に接続され、前記 半導体装置の外部から入力電圧が印加される入力電圧端子と、第 2領域に接続され るとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記ソ ース領域に印加される電圧とバックゲート領域に印加される電圧が同一になるように 、前記バックゲート領域に印加するバックゲート制御回路と、を有して成る構成 (第 7 の構成）としてもよい。
[0023] なお、上記第 1〜第 7いずれかの構成から成る半導体装置は、前記出力電圧が一 定になるように前記 MOSトランジスタのゲートに印加される電圧を制御するゲート制 御回路を有して成る構成 (第 8の構成）にするとよい。
[0024] また、本発明に係る半導体装置は、ノ ックゲート領域と、ソース領域及びドレイン領 域の一方となる第 1領域と、ソース領域及びドレイン領域の他方となる第 2領域と、を 備える MOSトランジスタを有する半導体装置において、第 1領域に接続され、前記 半導体装置の外部から入力電圧が印加される入力電圧端子と、第 2領域に接続され るとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入 力電圧もしくは前記出力電圧の電圧関係に応じて出力が反転する比較器と、該比較 器の出力により開閉され、一端が前記入力電圧端子に接続され、他端が前記 MOS トランジスタのバックゲート領域に接続された第 1スィッチと、前記比較器の出力により 第 1スィッチとは相補的に開閉され、一端が前記出力電圧端子に接続され、他端が 前記 MOSトランジスタのバックゲート領域に接続された第 2スィッチと、前記 MOSトラ ンジスタのゲート端子を制御する手段であって、ゲート電圧としての最低電圧が出力 される低電圧出力端子を有し、より低電圧となった端子が前記バックゲート領域に接 続されて!、る制御手段と、を有して成る構成 (第 9の構成）としてもよ 、。
[0025] また、本発明に係る電源装置は、上記第 8若しくは第 9の構成力も成る半導体装置 と、一端が前記半導体装置の出力端子に接続されている誘導素子と、一端が前記誘 導素子の他端に接続され、他端が基準電圧の印加端に接続されて!ヽる容量素子と、 を有して成る構成 (第 10の構成）とされて 、る。
[0026] また、本発明に係る情報処理装置は、上記第 8若しくは第 9の構成力も成る半導体 装置と、前記半導体装置の入力端子に接続されている交流一直流変換装置と、前 記半導体装置の出力端子に接続されている二次電池と、前記交流一直流変換装置 及び前記二次電池から電力が供給される制御手段と、を有して成る構成 (第 11の構 成）とされている。
発明の効果
[0027] 本発明によると、ノ ックゲート領域とソース領域との間、もしくは、ノ ックゲート領域と ドレイン領域との間に発生する電位差を増大させることなぐ寄生ダイオードの発生を 抑制することができ、延いては、入力端子と出力端子の間を絶縁することが可能とな る。
[0028] 言い換えれば、本発明によると、出力端子から入力端子へ電流が逆流しない上に、 ノ ックゲート領域にソース領域もしくはドレイン領域と同一の電圧を印加することがで きるので、ノ ックゲート領域とソース領域との電位差を低減できるようになり、延いては 、ドレイン電流 Idの低下を抑制することができる。すなわち、本発明によると、 MOSト ランジスタの能力低下を招くことがなくなる。
[0029] また、本発明によると、 MOSトランジスタを直列に複数個設ける必要がないので、 回路面積を増大させたり、出力オン抵抗を増大させることはない。
[0030] このように、本発明によると、出力素子として MOSトランジスタを有する半導体装置 において、 MOSトランジスタのバックゲート領域をソース領域もしくはドレイン領域の 電圧に基づいて制御することにより、より具体的に述べると、 MOSトランジスタのバッ クゲート領域に対して、ドレイン領域の電圧もしくはソース領域の電圧と同一の電圧を 選択して印加することにより、入力端子と出力端子との間に逆バイアスが印加されて も、両端子間を絶縁することができるとともに、通常出力時には基板バイアス効果によ るドレイン電流 Idの低下を抑制するという目的を達成することが可能となる。
[0031] すなわち、本発明によると、 MOSトランジスタの能力を落とすことなぐ入力端子と 出力端子との間を絶縁することが可能となる。
図面の簡単な説明 [0032] [図 1]は、本発明に係る半導体装置を用いた電源装置の第 1実施例を示す図である。
[図 2]は、バックゲート制御回路 40の詳細を示す回路図である。
[図 3]は、 MOSトランジスタ 10の断面構造とバックゲート制御回路 40等との接続関係 を示した図である。
[図 4]は、図 3の断面構造とは異なる MOSトランジスタ 11とバックゲート制御回路 40 等との接続関係を示した図である。
[図 5]は、本発明に係る半導体装置を用いた降圧型電源装置の回路図である。
[図 6]は、本発明に係る半導体装置を用いた電源装置の第 2実施例を示す図である。
[図 7]は、本発明に係る半導体装置を用いた情報処理装置の構成を示す図である。
[図 8]は、情報処理装置 7000の電気的接続関係を示す図である。
[図 9]は、電源装置の一従来例を示す回路図である。
[図 10]は、電源装置の別の従来例を示す回路図である。
符号の説明
[0033] 10、 11 MOSトランジスタ
20 入力端子
30 出力端子
40 バックゲート制御回路
41 比較器
100、 110 半導体装置
200 制御回路 (ゲート制御回路)
210 比較器
300 誘導素子
400 容量素子
500 負荷
1000 半導体装置
7000 情報処理装置
710 交流一直流変換装置
720 二次電池 730 制御手段 (マザ一ボード）
760 制御回路
SW1、 SW2 スィッチ
invl インバータ
VL 低電圧出力端子
発明を実施するための最良の形態
[0034] まず、本発明の第 1実施例について説明する。
[0035] 図 1は、本発明に係る半導体装置を用いた電源装置の第 1実施例を示す図である
[0036] 本図に示すように、本実施例の半導体装置 100は、半導体装置 1000の一部を構 成するものであり、ノ ックゲート端子 a、ソース領域及びドレイン領域の一方となる第 1 領域 b、及び、ソース領域及びドレイン領域の他方となる第 2領域 cを備える MOSトラ ンジスタ 10と、第 1領域 bに接続され、半導体装置 1000の外部から、例えば電源電 圧 Vccが入力電圧として印加される入力端子 20と、第 2領域 cに接続され、半導体装 置 1000の外部へ出力電圧 Voutを出力する出力端子 30と、入力電圧 Vccもしくは 出力電圧 Voutのいずれかの電圧をバックゲート端子 aに印加するバックゲート制御 回路 40と、で構成されている。
[0037] なお、 MOSトランジスタ 10の制御端子 dには、制御回路 200が接続されている。例 えば、制御回路 200は、出力電圧 Voutに基づいて、出力電圧 Voutが一定になるよ うに MOSトランジスタ 10を制御するものでもよ!/、し、誘導素子 300に流れて!/、る電流 に基づいて、出力電流が一定になるように MOSトランジスタ 10を制御するものでもよ い。また、制御回路 200は、負荷 500に流れる電流に基づいて、 MOSトランジスタ 1 0を制御するものでもよい。ただし、制御回路 200は、ノ ックゲート制御回路 40とは独 立に MOSトランジスタ 10を制御するものである。
[0038] 出力端子 30から出力された出力電圧 Voutは、誘導素子 300と容量素子 400で平 滑化され、負荷 500へと出力される。
[0039] 図 2は、バックゲート制御回路 40の詳細を示す回路図である。
[0040] 本図に示すように、バックゲート制御回路 40においては、例えば、一端が入力端子 20に接続された第 1定電流源 IIと、ソース領域が第 1定電流源 IIの他端に接続され 、ゲート端子が MOSトランジスタ 10の第 1領域 bに接続されている Pチャネル型 MOS トランジスタ Q1と、ソース領域が第 1定電流源 IIの他端に接続され、ゲート端子が M OSトランジスタ 10の第 2領域 cに接続されている Pチャネル型 MOSトランジスタ Q2と 、ソース領域が第 1定電流源 IIの他端に接続され、ゲート端子が MOSトランジスタ 1 0のバックゲート領域 aに接続されている Pチャネル型 MOSトランジスタ Q3とによって 、差動動作部が構成されている。
[0041] また、バックゲート制御回路 40においては、ドレイン領域がトランジスタ Q1および Q 2のドレイン領域に接続され、ソース領域が基準電圧 Vssの印加端に接続され、ゲー ト端子が自身のドレイン領域に接続された Nチャネル型 MOSトランジスタ Q4と、ドレ イン領域がトランジスタ Q3のドレイン領域に接続され、ソース領域が基準電圧 Vssの 印加端に接続され、ゲート端子がトランジスタ Q4のゲート端子に接続された Nチヤネ ル型 MOSトランジスタ Q5とによって、カレントミラー回路が構成されている。
[0042] また、バックゲート制御回路 40においては、一端が入力端子 20に接続された第 2 定電流源 12と、先述の Nチャネル型 MOSトランジスタ Q5と、ゲート端子が Pチャネル 型 MOSトランジスタ Q3のドレイン領域に接続され、ドレイン領域が MOSトランジスタ 10のバックゲート領域 a及び第 2定電流源 12の他端に接続され、ソース領域が基準 電圧 Vssの印加端に接続された Nチャネル型トランジスタ Q6とによって、帰還制御部 が構成されている。
[0043] なお、 Pチャネル型 MOSトランジスタ Ql、 Q2、 Q3は同一サイズであり、 Nチャネル 型 MOSトランジスタ Q4、 Q5、 Q6は同一サイズである。
[0044] これらの MOSトランジスタ Q1〜Q6のバックゲート領域は、基板バイアス効果を抑 制するため、図 2に示すように適宜ソース領域もしくはドレイン領域に接続されている
[0045] 上記構成力も成るノ ックゲート制御回路 40の動作について説明する。ここで、電源 電圧 Vccが 2[V]であり、基準電圧 Vssが 0[V]であるときに、例えば、第 2領域 cに 2[ V]が印加され、第 1領域 bに 1 [V]が印加されたとする。この場合、電源電圧 Vccと第 2領域 cに印加されている電圧とが同値であるため、 Pチャネル型 MOSトランジスタ Q 2のゲート'ソース間の電圧は 0[V]となる。従って、 Pチャネル型 MOSトランジスタ Q 2は遮断状態 (オフ状態）となる。一方、 Pチャネル型 MOSトランジスタ Q1のゲート'ソ ース間には、 1 [V]の電圧が印加されているため、電圧に応じたドレイン電流が Nチヤ ネル型 MOSトランジスタ Q4に流れる。また、 Nチャネル型 MOSトランジスタ Q4と N チャネル型 MOSトランジスタ Q5は、カレントミラー回路を構成しているため、 Nチヤネ ル型 MOSトランジスタ Q5には、 Nチャネル型 MOSトランジスタ Q4に流れる電流に 応じたミラー電流が流れる。
[0046] また、 Pチャネル型 MOSトランジスタ Q3には、 Nチャネル型 MOSトランジスタ Q5と 同一電流が流れるために、 Pチャネル型 MOSトランジスタ Q1のゲート端子には、第 1 領域 bに印加された電圧と同様の電圧が現れる。従って、第 1領域 bと第 2領域 cに各 々印加される電圧のうち、いずれ力 HSい方（上記の場合には、第 1領域 bに印加され る電圧）がバックゲート端子 aに印加される形となる。
[0047] なお、第 2領域 cに第 1領域 bよりも低 ヽ電圧が印加された場合も、 Pチャネル型 MO Sトランジスタ Q1と Pチャネル型 MOSトランジスタ Q2の動作が入れ替わるだけである 。第 1領域 b及び第 2領域 cに入力される電圧が近い場合、 Pチャネル型 MOSトラン ジスタ Q1〜Q2にともにドレイン電流が流れ、各領域 b〜cに印加される電圧とバック ゲート端子 aに印加される電圧との間に差を生ずることになるが、本願発明を実施す るにあたっては問題が無ぐ図 1のような効果を得ることができる。
[0048] 次に、図 3を参照しながら半導体装置 100の動作を説明する。
[0049] 図 3は、 MOSトランジスタ 10の断面構造とバックゲート制御回路 40等との接続関係 を示した図である。
[0050] 例えば、 MOSトランジスタ 10の第 1領域 bには、電源電圧 Vccが印加されている入 力端子 20が接続され、第 2領域 cには、出力電圧 Voutが出力されている出力端子 3 0が接続されている。
[0051] ここで、電源電圧 Vccが出力電圧 Voutよりも高い電圧である場合について説明す る。このとき、 MOSトランジスタ 10のバックゲート領域（すなわち、 P型基板 Psub)に 電圧を印加するためのバックゲート端子 aには、バックゲート制御回路 40から出力電 圧 Voutと同じ電圧が印加されている。従って、第 2領域 cとバックゲート端子 aとが同 電位となり、先出した（3)式中の Vbsで表されるバックゲート'ソース間の電位差が 0と なるため、十分なドレイン電流を得ることができて 、る。
[0052] 次に、電源電圧 Vccが出力電圧 Vou りも低い電圧に逆ノ ィァスされた場合につ いて説明する。このとき、バックゲート端子 aには、バックゲート制御回路 40から電源 電圧 Vccと同じ電圧が印加されている。従って、 P型基板 Psubと第 2領域 cとの間に 付随する寄生ダイオード D2は、逆バイアスになっているため、 P型基板 Psubを介し て第 2領域 cから第 1領域 bの間には、電流が流れることがないので、ドレイン領域とソ ース領域の間の絶縁が可能となる。
[0053] また、図 4に示すような構造の MOSトランジスタ 11を出力トランジスタとして用いるこ ともできる。本図に示す MOSトランジスタ 11は、電源電圧 Vccが印加された P型導電 型の半導体基板 Psub上に、基準電圧 Vssが印加されている N型導電型の第 1N型 導電型領域 eと、第 1N型導電型領域 e内に形成された P型導電型の第 1P型導電型 領域 fと、第 1P型導電型領域 f内に形成され、ソース領域及びドレイン領域の一方に なる N型導電型の第 2N型導電領域 b (図 3の第 1領域 bに相当するため、以下では、 第 1領域 bと呼ぶ）と、第 1P型導電型領域 f内に形成され、ソース領域及びドレイン領 域の他方になる N型導電型の第 3N型導電領域 c (図 3の第 2領域 cに相当するため、 以下では、第 2領域 cと呼ぶ）と、第 1P型導電型領域 f内に形成され、 P型導電型の第 2P型導電領域 a (図 3のノックゲート端子 aに相当するため、以下では、バックゲート 端子 aと呼ぶ）とで形成されて!ヽる。
[0054] このように、図 4に示した MOSトランジスタ 11では、 P型導電型の半導体基板 Psub 上に第 IN型導電型領域 eが設けられ、さらに、第 1N型導電型領域 e内に、 P型導電 型の第 1P型導電型領域 fが設けられている。すなわち、 P型導電型の第 1P型導電型 領域 f内に Nチャネル型 MOSトランジスタ 10が設けられている点で、図 3の構成とは 異なっている。
[0055] 図 4に示した MOSトランジスタ 11の動作につ!、て説明する。
[0056] 例えば、 MOSトランジスタ 11の第 1領域 bには、電源電圧 Vccが印加されている入 力端子 20が接続され、第 2領域 cには、出力電圧 Voutが出力されている出力端子 3
0が接続されている。 [0057] ここで、電源電圧 Vccが出力電圧 Voutよりも高い電圧である場合について説明す る。このとき、 MOSトランジスタ 10のバックゲート領域 (すなわち、第 1P型導電型領域 f)に電圧を印加するためのバックゲート端子 aには、ノ ックゲート制御回路 40から出 力電圧 Voutと同じ電圧が印加されている。従って、第 2領域 cとバックゲート端子 aと が同電位となり、先出した（3)式中の Vbsで表されるバックゲート'ソース間の電位差 力 SOとなるため、十分なドレイン電流を得ることができている。
[0058] 次に、電源電圧 Vccが出力電圧 Vou りも低い電圧に逆ノ ィァスされた場合につ いて説明する。このとき、バックゲート端子 aには、バックゲート制御回路 40から電源 電圧 Vccと同じ電圧が印加されている。従って、第 1P型導電型領域 fと第 2領域じとの 間に付随する寄生ダイオード D2は、逆ノィァスになっているため、第 1P型導電型領 域 fを介して第 2領域 cから第 1領域 bの間には、電流が流れることがないので、ドレイ ン領域とソース領域の間の絶縁が可能となる。
[0059] 図 4に示すような構成の MOSトランジスタ 11を本願発明の出力トランジスタとして用 いた場合、 MOSトランジスタ 11のバックゲート端子 aには、 P型基板 Psubに印加され る雑音の影響を受けることなく、バックゲート制御回路 40からの出力電圧が印加され る形となる。従って、第 1P型導電型領域 fを有しない MOSトランジスタ (すなわち、図 3の構成）に比べて、 MOSトランジスタ 11に寄生するダイオードが起動することをさら に抑制することが可能となる。したがって、入力端子 20と出力端子 30との間を絶縁す ることが可能となる。
[0060] 図 5は、本発明に係る半導体装置を用いた降圧型電源装置（降圧型スイッチングレ ギユレータ）の回路図である。
[0061] 図 5に示す降圧型電源装置では、図 1の制御回路 200に代えて、反転入力端（―） が出力端子 30に接続され、非反転入力端（+ )が基準電圧 Vrefの印加端に接続さ れた比較器 210を用い、当該比較器 210の比較出力に応じて、出力トランジスタであ る MOSトランジスタ 10のゲート端子 dを制御する構成とされている。
[0062] 次に、本発明の第 2実施例について説明する。
[0063] 図 6は、本発明に係る半導体装置を用いた電源装置の第 2実施例を示す図である [0064] 本図に示すように、本実施例の半導体装置 110は、非反転入力端（+ )が入力端 子 20に接続され、反転入力端（一）が出力端子 30に接続されている比較器 41と、比 較器 41の出力が入力されるインバータ回路 invlと、インバータ回路 invlの出力によ り開閉が制御され、一端が入力端子 20に接続されており、他端が MOSトランジスタ 1 0のノ ックゲート端子 aに接続されている第 1スィッチ SW1と、比較器 41の出力によつ て開閉が制御され、一端が出力端子 30に接続されており、他端が MOSトランジスタ 10のバックゲート端子 aに接続されて 、る第 2スィッチ SW2と、で構成されて！、る。
[0065] これにより、 MOSトランジスタ 10のバックゲート端子 aには、入力電圧（電源電圧 Vc c)と出力電圧 Voutの 、ずれか低 、方の電圧が入力されることになる。
[0066] また、 MOSトランジスタ 10のバックゲート端子 aは、 MOSトランジスタ 10のスィッチ ング制御に際して、そのゲート電圧の高低をパルス制御する制御回路 200の低電圧 出力端子 VL (ゲート電圧としての最低電圧が出力される端子）に接続されている。
[0067] 上記構成力も成る半導体装置 110の動作について説明する。出力電圧 Voutが入 力電圧 (電源電圧 Vcc)より低い場合、比較器 41の比較結果に基づき、第 2スィッチ SW2は閉成され、第 1スィッチ SW1は開放される。このとき、 MOSトランジスタ 10の ノ ックゲート端子 aには、出力電圧 Voutと同一の電圧が印加されるため、そのソース 領域とバックゲート領域との間には電位差が生じないことになる。したがって、基板バ ィァス効果を抑制できるので、従来に比べ大きなドレイン電流を流すことが可能となる
[0068] 一方、入力電圧 (電源電圧 Vcc)が出力電圧 Vou り低くなつた場合、比較器 41 の比較結果に基づき、第 1スィッチ SW1は閉成され、第 2スィッチ SW2は開放される 、従って、 MOSトランジスタ 10のノックゲート端子 aには、入力端子 20の印加電圧（ 電源電圧 Vcc)が印加されるため、 MOSトランジスタ 10の寄生ダイオードは、逆ノ ィ ァス状態を維持できるようになり、ドレイン'ソース間の絶縁が保たれる。
[0069] また、ノ ックゲート端子 aの制御にバッファアンプでなぐ比較器 41を用いているの で、先出の実施例 1に示した回路よりも安定な動作が可能となる。
[0070] さらに、上記効果に合わせて、ソース領域 c、バックゲート端子 a、ゲート端子 dに対 して、 MOSトランジスタ 10のゲート電圧としての最低電圧が印加されていると、 MOS トランジスタ 10を完全に遮断することができる。すなわち、リーク電流が抑制できるの で、低消費電力化が可能となり、電池駆動にて使用する携帯機器の電源機器に用い ることも望まし 、。
[0071] 次に、本発明の第 3実施例について説明する。
[0072] 図 7は、本発明に係る半導体装置を用いた情報処理装置の構成を示す図である。
[0073] 本図中において、符号 710は、例えば ACアダプタのような、家庭用交流電源から 直流電圧 (例えば、 21 [V])を出力する交流-直流変換装置である。符号 720は、 例えば、リチウムポリマ電池もしくはリチウムイオン電池のようなリチウムを用いた充電 可能な二次電池である。符号 1000は、上述してきた本発明に係る半導体装置を示 している。符号 730は、情報処理装置 7000 (ノートパソコンなど）の制御手段であり、 いわゆるマザ一ボードである。なお、マザ一ボード 730には、本発明に係る半導体装 置 1000以外の制御回路 (後出の図 8で示す制御回路 760など)も載置されている。
[0074] 図 8は、情報処理装置 7000の電気的接続関係を示す図である。
[0075] マザ一ボード 730に搭載された制御回路 760は、ダイオード 740、 750を介して、 交流-直流変換装置 710、もしくは、二次電池 720からの電力供給を受け、その電 力によって駆動される。半導体装置 1000の入力端子 20は、交流-直流変換装置 7 10の電圧出力端子 711が接続されており、出力端子 30には、二次電池 720の電圧 入力端子 721が接続されている。また、半導体装置 1000の信号入力端子 80には、 例えば、ゲート制御回路 200を制御するために制御回路 760からの制御信号が入力 されている。
[0076] まず、二次電池 720のみが情報処理装置 7000に接続されている場合、二次電池 720からダイオード 750を介して、制御回路 760に電源電圧が供給される。一方、交 流一直流変換装置 710のみが情報処理装置 7000に接続されている場合、交流 直流変換装置 710からダイオード 740を介して制御回路 760に電源電圧が供給され る。
[0077] 次に、交流一直流変換装置 710と二次電池 720がともに接続され、交流一直流変 換装置 710が供給する電圧が二次電池 720に比べて高 、場合の動作につ!、て説 明する。このとき、制御回路 760は、二次電池 720からの出力電圧を検出し、当該出 力電圧が規定の電圧値以下であれば、半導体装置 1000に対して、出力トランジスタ のゲートをオンとし、交流一直流変換装置 710から半導体装置 1000を介して二次電 池 720に電流が供給するように、端子 732から端子 80へ制御信号を出力する。これ により、二次電池 720は充電される。このとき、本発明に係る半導体装置 1000 (さら に言えば本発明に係る半導体装置 100)であれば、従来構成 (すなわち、出カトラン ジスタのバックゲートが基準電圧に単純接続されている構成）に比べて、十分なドレイ ン電流を与えることができるので、二次電池 720への充電時間を短縮することが可能 となる。
[0078] なお、上記では、制御回路 760を用いて二次電池 720の出力電圧が規定以下であ ることを判断するように記載したが、交流-直流変換手段 710の信号端子 712と半導 体装置 1000の信号端子 60を接続し、かつ、二次電池 720の信号端子 722と半導体 装置 1000の信号端子 70を接続することにより、半導体装置 1000 (特に制御回路 2 00)にそのような判断を行う機能を持たせても良い。
[0079] 次に、交流一直流変換装置 710と二次電池 720がともに接続され、交流一直流変 換装置 710が供給する電圧が二次電池 720に比べて低 、場合の動作につ!、て説 明する。例えば、何らかの理由で、交流—直流変換装置 710の出力が故障して電圧 低下が発生した場合、もしくは、交流一直流変換装置 710が接続されていない状態 で、アダプタの差込口に埃がたまり、これが基準電位とショートした場合である。
[0080] このとき、例えば、図 3に即して説明すると、半導体装置 100を構成する出力用の M OSトランジスタ 10のバックゲート端子 aに接続された P型基板 Psubには、入力端子 2 0と同じ電圧 (例えば基準電位）が印加されている。従って、 P型基板 Psubと第 2領域 cとの間に付随する寄生ダイオード D2は、逆バイアスになっているため、 P型基板 Ps ubを介して第 2領域 cから第 1領域 bの間には、電流が流れることがないので、ドレイ ン領域とソース領域の間の絶縁が可能となる。このような動作により、 MOSトランジス タ 10には過大な電流が流れることがないので、 MOSトランジスタ 10が破壊されること はない。
[0081] なお、上記では、出力トランジスタとして、 Nチャネル型 MOSトランジスタを用いた 場合について説明を行った力 Pチャネル型 MOSトランジスタを用いた場合には、バ ックゲート制御回路 40の出力電圧として、第 1領域 b及び第 2領域 cに印加される電 圧のうち、いずれか高い方を出力するようにすれば、同様の効果を得ることが可能と なる。

Claims

請求の範囲
[1] ノックゲート領域と、ソース領域及びドレイン領域の一方となる第 1領域と、ソース領 域及びドレイン領域の他方となる第 2領域と、を備える MOSトランジスタを有する半導 体装置において、第 1領域に接続され、前記半導体装置の外部から入力電圧が印 加される入力電圧端子と、第 2領域に接続されるとともに、前記半導体装置の外部へ 出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいず れかの電圧を選択して前記バックゲート領域に印加するバックゲート制御回路と、を 有して成ることを特徴とする半導体装置。
[2] バックゲート領域と、ソース領域及びドレイン領域となる第 1領域と、ソース領域及び ドレイン領域の他方になる第 2領域と、を備える Nチャネル型 MOSトランジスタを有す る半導体装置において、第 1領域に接続され、前記半導体装置の外部から入力電圧 が印加される入力電圧端子と、第 2領域に接続されるとともに、前記半導体装置の外 部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧の
V、ずれか低 、方の電圧を選択して前記バックゲート領域に印加するバックゲート制 御回路と、を有して成ることを特徴とする半導体装置。
[3] バックゲート領域と、ソース領域及びドレイン領域となる第 1領域と、ソース領域及び ドレイン領域の他方になる第 2領域と、を備える Pチャネル型 MOSトランジスタを有す る半導体装置において、第 1領域に接続され、前記半導体装置の外部から入力電圧 が印加される入力電圧端子と、第 2領域に接続されるとともに、前記半導体装置の外 部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧の
V、ずれか高 、方の電圧を選択して前記バックゲート領域に印加するバックゲート制 御回路を有して成ることを特徴とする半導体装置。
[4] 第 1導電型の半導体基板と、該半導体基板上に形成された第 2導電型の第 1第 2 導電型領域と、該第 1第 2導電型領域内に形成された第 1導電型の第 1第 1導電型 領域と、該第 1第 1導電型領域内に形成されたソース領域及びドレイン領域の一方と なる第 2導電型の第 2第 2導電型領域と、該第 1第 1導電型領域内に形成されたソー ス領域及びドレイン領域の他方になる第 2導電型の第 3第 2導電領域と、該第 1第 1 導電型領域内に形成された第 1導電型の第 2第 1導電領域と、を備える MOSトランジ スタと、前記第 2第 2導電領域に接続され前記半導体装置の外部から入力電圧が印 加される入力電圧端子と、前記第 3第 2導電領域に接続されるとともに前記半導体装 置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力 電圧のいずれかの電圧を前記第 2第 1導電領域に印加するバックゲート制御回路と 、を有して成ることを特徴とする半導体装置。
[5] 前記第 1導電型が P型導電体であり、前記第 2導電型が N型導電体であり、かつ、 前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出 力電圧の!/ヽずれか低!ヽ方の電圧を印加することを特徴とする請求項 4に記載の半導 体装置。
[6] 前記第 1導電型が N型導電体であり、前記第 2導電型が P型導電体であり、かつ、 前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出 力電圧の!/ヽずれか高!ヽ方の電圧を印加することを特徴とする請求項 4に記載の半導 体装置。
[7] ノックゲート領域と、ソース領域及びドレイン領域の一方となる第 1領域と、ソース領 域及びドレイン領域の他方となる第 2領域と、を備える MOSトランジスタを有する半導 体装置において、第 1領域に接続され、前記半導体装置の外部から入力電圧が印 加される入力電圧端子と、第 2領域に接続されるとともに、前記半導体装置の外部へ 出力電圧を出力する出力電圧端子と、前記ソース領域に印加される電圧とバックゲ ート領域に印加される電圧が同一になるように、前記バックゲート領域に印加するバ ックゲート制御回路と、を有して成ることを特徴とする半導体装置。
[8] 前記出力電圧が一定になるように前記 MOSトランジスタのゲートに印加される電圧 を制御するゲート制御回路を有して成ることを特徴とする請求項 1〜請求項 7のいず れかに記載の半導体装置。
[9] ノ ックゲート領域と、ソース領域及びドレイン領域の一方となる第 1領域と、ソース領 域及びドレイン領域の他方となる第 2領域と、を備える MOSトランジスタを有する半導 体装置において、第 1領域に接続され、前記半導体装置の外部から入力電圧が印 加される入力電圧端子と、第 2領域に接続されるとともに、前記半導体装置の外部へ 出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧の電圧 関係に応じて出力が反転する比較器と、該比較器の出力により開閉され、一端が前 記入力電圧端子に接続され、他端が前記 MOSトランジスタのバックゲート領域に接 続された第 1スィッチと、前記比較器の出力により第 1スィッチとは相補的に開閉され 、一端が前記出力電圧端子に接続され、他端が前記 MOSトランジスタのノ ックゲー ト領域に接続された第 2スィッチと、前記 MOSトランジスタのゲート端子を制御する手 段であって、ゲート電圧としての最低電圧が出力される低電圧出力端子を有し、より 低電圧となった端子が前記バックゲート領域に接続されて 、る制御手段と、を有して 成ることを特徴とする半導体装置。
[10] 請求項 8または請求項 9に記載の半導体装置と、一端が前記半導体装置の出力端 子に接続されている誘導素子と、一端が前記誘導素子の他端に接続され、他端が基 準電圧の印加端に接続されている容量素子と、を有して成ることを特徴とする電源装 置。
[11] 請求項 8または請求項 9に記載の半導体装置と、前記半導体装置の入力端子に接 続されて!ヽる交流 直流変換装置と、前記半導体装置の出力端子に接続されて！ヽ る二次電池と、前記交流一直流変換装置及び前記二次電池から電力が供給される 制御手段と、を有して成ることを特徴とする情報処理装置。
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