JP5057973B2 - 半導体装置、電源装置、情報処理装置 - Google Patents

半導体装置、電源装置、情報処理装置 Download PDF

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Description

本発明は、出力素子としてＭＯＳトランジスタを用いる半導体装置に関する。
従来型の電源装置は、図９に示すように、出力用のＭＯＳトランジスタ９００のゲートをオン／オフすることにより、出力端子３０に所望の出力電圧を出力する。ところで、通常、ＭＯＳトランジスタ９００のソース領域とドレイン領域の間には、寄生素子としてボディダイオードＢＤが存在する。そのため、何らかの原因で入力端子２０と出力端子３０に逆バイアスが印加された場合には、ボディダイオードＢＤを介して、ソース・ドレイン間に電流が流れるため、ソース領域とドレイン領域の間を絶縁することができなかった。
ボディダイオードＢＤの寄生に伴う上記の課題を解決する方法としては、特許文献１のようなものがあるが、複数のスイッチが必要になるため、回路面積が大きかった。また、ＭＯＳトランジスタを直列に設けるので、通常出力時のＭＯＳトランジスタのオン抵抗が高くなってしまい、効率が悪かった。
一方で、図１０に示すように、ＭＯＳトランジスタ９１０のバックゲートを基準電位に接続するようにして、ボディダイオードＢＤを形成しないようにすることにより、ソース領域とドレイン領域の間を絶縁することも考えられる。
図１０の構成を採用した場合、ＭＯＳトランジスタ９１０は、非飽和の領域にて使用される形となる。従って、ＭＯＳトランジスタ９１０のドレイン電流Ｉｄは、次の（１）式（非飽和の式）で算出されることになる。なお、（１）式中のパラメータについて、Ｖｇｓは、ＭＯＳトランジスタ９１０のゲート・ソース間電圧を表しており、Ｖｄｓは、ＭＯＳトランジスタ９１０のドレイン・ソース間電圧を表している。
Figure 0005057973
また、上記（１）式中のパラメータＫは、次の（２）式で決定される。なお、（２）式中のパラメータについて、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長、εｓｉはシリコンの誘電率、ｔｏｘはゲート酸化膜の厚さ、μはチャネル中のキャリアの移動度を各々表している。
Figure 0005057973
さらに、上記（１）式中の素子閾値電圧Ｖｔは、以下の（３）式で記述される。なお、（３）式中のパラメータについて、Ｖｔ０はプロセスで決定される素子閾値電圧、γ及びΦｆはプロセスで決定される因子、そして、Ｖｂｓはバックゲート・ソース間の電位差を各々表している。
Figure 0005057973
特開平１０−３４１１４１号公報 特開昭６２−３０４２１号公報
確かに、図１０に示す構成を採用すれば、ボディダイオードＢＤが形成されないので、ＭＯＳトランジスタ９１０のソース領域とドレイン領域との間を絶縁することができる。
しかしながら、図１０に示すように、ＭＯＳトランジスタ９１０のバックゲート領域をグランド電位などに固定すると、いわゆる基板バイアス効果によって、ＭＯＳトランジスタ９１０のソース領域とバックゲート領域との間に正の電位差Ｖｂｓが発生してしまう。従って、基板バイアス効果がないとき（Ｖｂｓ＝０）に比べ、（３）式で算出されるＭＯＳトランジスタ９１０の素子閾値電圧Ｖｔが高くなり、それに応じて（１）式で示されるドレイン電流Ｉｄが少なくなる。そのため、図１０に示す従来構成では、ＭＯＳトランジスタ９１０の能力低下が招かれていた。
なお、基板バイアス効果を抑制する方法としては、特許文献２のようなものがあるが、逆バイアスが印加された場合、寄生ダイオードに電流が流れてＭＯＳトランジスタに過大な電流を与えるおそれがあった。
本発明は、上記の問題に鑑み、出力素子としてＭＯＳトランジスタを有する半導体装置において、入力端子と出力端子との間に逆バイアスが印加されても、両端子間を絶縁することが可能であるとともに、基板バイアス効果によるドレイン電流の低下を抑制することが可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方となる第２領域と、を備えるＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれかの電圧を選択して前記バックゲート領域に印加するバックゲート制御回路と、を有して成る構成（第１の構成）とされている。
より具体的に述べると、本発明に係る半導体装置は、バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方になる第２領域と、を備えるＮチャネル型ＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれか低い方の電圧を選択して前記バックゲート領域に印加するバックゲート制御回路と、を有して成る構成（第２の構成）とされている。
或いは、本発明に係る半導体装置は、バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方になる第２領域と、を備えるＰチャネル型ＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれか高い方の電圧を選択して前記バックゲート領域に印加するバックゲート制御回路を有して成る構成（第３の構成）とされている。
また、本発明に係る半導体装置は、第１導電型の半導体基板と、該半導体基板上に形成された第２導電型の第１第２導電型領域と、該第１第２導電型領域内に形成された第１導電型の第１第１導電型領域と、該第１第１導電型領域内に形成されたソース領域及びドレイン領域の一方となる第２導電型の第２第２導電型領域と、該第１第１導電型領域内に形成されたソース領域及びドレイン領域の他方になる第２導電型の第３第２導電領域と、該第１第１導電型領域内に形成された第１導電型の第２第１導電領域と、を備えるＭＯＳトランジスタと、前記第２第２導電領域に接続され前記半導体装置の外部から入力電圧が印加される入力電圧端子と、前記第３第２導電領域に接続されるとともに前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれかの電圧を前記第２第１導電領域に印加するバックゲート制御回路と、を有して成る構成（第４の構成）としてもよい。
なお、上記第４の構成から成る半導体装置は、前記第１導電型がＰ型導電体であり、前記第２導電型がＮ型導電体であり、かつ、前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出力電圧のいずれか低い方の電圧を印加する構成（第５の構成）にするとよい。
或いは、前記第１導電型がＮ型導電体であり、前記第２導電型がＰ型導電体であり、かつ、前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出力電圧のいずれか高い方の電圧を印加する構成（第６の構成）にしてもよい。
また、本発明に係る半導体装置は、バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方となる第２領域と、を備えるＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記ソース領域に印加される電圧とバックゲート領域に印加される電圧が同一になるように、前記バックゲート領域に印加するバックゲート制御回路と、を有して成る構成（第７の構成）としてもよい。
なお、上記第１〜第７いずれかの構成から成る半導体装置は、前記出力電圧が一定になるように前記ＭＯＳトランジスタのゲートに印加される電圧を制御するゲート制御回路を有して成る構成（第８の構成）にするとよい。
また、本発明に係る半導体装置は、バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方となる第２領域と、を備えるＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧の電圧関係に応じて出力が反転する比較器と、該比較器の出力により開閉され、一端が前記入力電圧端子に接続され、他端が前記ＭＯＳトランジスタのバックゲート領域に接続された第１スイッチと、前記比較器の出力により第１スイッチとは相補的に開閉され、一端が前記出力電圧端子に接続され、他端が前記ＭＯＳトランジスタのバックゲート領域に接続された第２スイッチと、前記ＭＯＳトランジスタのゲート端子を制御する手段であって、ゲート電圧としての最低電圧が出力される低電圧出力端子を有し、より低電圧となった端子が前記バックゲート領域に接続されている制御手段と、を有して成る構成（第９の構成）としてもよい。
また、本発明に係る電源装置は、上記第８若しくは第９の構成から成る半導体装置と、一端が前記半導体装置の出力端子に接続されている誘導素子と、一端が前記誘導素子の他端に接続され、他端が基準電圧の印加端に接続されている容量素子と、を有して成る構成（第１０の構成）とされている。
また、本発明に係る情報処理装置は、上記第８若しくは第９の構成から成る半導体装置と、前記半導体装置の入力端子に接続されている交流−直流変換装置と、前記半導体装置の出力端子に接続されている二次電池と、前記交流−直流変換装置及び前記二次電池から電力が供給される制御手段と、を有して成る構成（第１１の構成）とされている。
本発明によると、バックゲート領域とソース領域との間、もしくは、バックゲート領域とドレイン領域との間に発生する電位差を増大させることなく、寄生ダイオードの発生を抑制することができ、延いては、入力端子と出力端子の間を絶縁することが可能となる。
言い換えれば、本発明によると、出力端子から入力端子へ電流が逆流しない上に、バックゲート領域にソース領域もしくはドレイン領域と同一の電圧を印加することができるので、バックゲート領域とソース領域との電位差を低減できるようになり、延いては、ドレイン電流Ｉｄの低下を抑制することができる。すなわち、本発明によると、ＭＯＳトランジスタの能力低下を招くことがなくなる。
また、本発明によると、ＭＯＳトランジスタを直列に複数個設ける必要がないので、回路面積を増大させたり、出力オン抵抗を増大させることはない。
このように、本発明によると、出力素子としてＭＯＳトランジスタを有する半導体装置において、ＭＯＳトランジスタのバックゲート領域をソース領域もしくはドレイン領域の電圧に基づいて制御することにより、より具体的に述べると、ＭＯＳトランジスタのバックゲート領域に対して、ドレイン領域の電圧もしくはソース領域の電圧と同一の電圧を選択して印加することにより、入力端子と出力端子との間に逆バイアスが印加されても、両端子間を絶縁することができるとともに、通常出力時には基板バイアス効果によるドレイン電流Ｉｄの低下を抑制するという目的を達成することが可能となる。
すなわち、本発明によると、ＭＯＳトランジスタの能力を落とすことなく、入力端子と出力端子との間を絶縁することが可能となる。
は、本発明に係る半導体装置を用いた電源装置の第１実施例を示す図である。 は、バックゲート制御回路４０の詳細を示す回路図である。 は、ＭＯＳトランジスタ１０の断面構造とバックゲート制御回路４０等との接続関係を示した図である。 は、図３の断面構造とは異なるＭＯＳトランジスタ１１とバックゲート制御回路４０等との接続関係を示した図である。 は、本発明に係る半導体装置を用いた降圧型電源装置の回路図である。 は、本発明に係る半導体装置を用いた電源装置の第２実施例を示す図である。 は、本発明に係る半導体装置を用いた情報処理装置の構成を示す図である。 は、情報処理装置７０００の電気的接続関係を示す図である。 は、電源装置の一従来例を示す回路図である。 は、電源装置の別の従来例を示す回路図である。
符号の説明
１０、１１ ＭＯＳトランジスタ
２０ 入力端子
３０ 出力端子
４０ バックゲート制御回路
４１ 比較器
１００、１１０ 半導体装置
２００ 制御回路（ゲート制御回路）
２１０ 比較器
３００ 誘導素子
４００ 容量素子
５００ 負荷
１０００ 半導体装置
７０００ 情報処理装置
７１０ 交流−直流変換装置
７２０ 二次電池
７３０ 制御手段（マザーボード）
７６０ 制御回路
ＳＷ１、ＳＷ２ スイッチ
ｉｎｖ１ インバータ
ＶＬ 低電圧出力端子
まず、本発明の第１実施例について説明する。
図１は、本発明に係る半導体装置を用いた電源装置の第１実施例を示す図である。
本図に示すように、本実施例の半導体装置１００は、半導体装置１０００の一部を構成するものであり、バックゲート端子ａ、ソース領域及びドレイン領域の一方となる第１領域ｂ、及び、ソース領域及びドレイン領域の他方となる第２領域ｃを備えるＭＯＳトランジスタ１０と、第１領域ｂに接続され、半導体装置１０００の外部から、例えば電源電圧Ｖｃｃが入力電圧として印加される入力端子２０と、第２領域ｃに接続され、半導体装置１０００の外部へ出力電圧Ｖｏｕｔを出力する出力端子３０と、入力電圧Ｖｃｃもしくは出力電圧Ｖｏｕｔのいずれかの電圧をバックゲート端子ａに印加するバックゲート制御回路４０と、で構成されている。
なお、ＭＯＳトランジスタ１０の制御端子ｄには、制御回路２００が接続されている。例えば、制御回路２００は、出力電圧Ｖｏｕｔに基づいて、出力電圧Ｖｏｕｔが一定になるようにＭＯＳトランジスタ１０を制御するものでもよいし、誘導素子３００に流れている電流に基づいて、出力電流が一定になるようにＭＯＳトランジスタ１０を制御するものでもよい。また、制御回路２００は、負荷５００に流れる電流に基づいて、ＭＯＳトランジスタ１０を制御するものでもよい。ただし、制御回路２００は、バックゲート制御回路４０とは独立にＭＯＳトランジスタ１０を制御するものである。
出力端子３０から出力された出力電圧Ｖｏｕｔは、誘導素子３００と容量素子４００で平滑化され、負荷５００へと出力される。
図２は、バックゲート制御回路４０の詳細を示す回路図である。
本図に示すように、バックゲート制御回路４０においては、例えば、一端が入力端子２０に接続された第１定電流源Ｉ１と、ソース領域が第１定電流源Ｉ１の他端に接続され、ゲート端子がＭＯＳトランジスタ１０の第１領域ｂに接続されているＰチャネル型ＭＯＳトランジスタＱ１と、ソース領域が第１定電流源Ｉ１の他端に接続され、ゲート端子がＭＯＳトランジスタ１０の第２領域ｃに接続されているＰチャネル型ＭＯＳトランジスタＱ２と、ソース領域が第１定電流源Ｉ１の他端に接続され、ゲート端子がＭＯＳトランジスタ１０のバックゲート領域ａに接続されているＰチャネル型ＭＯＳトランジスタＱ３とによって、差動動作部が構成されている。
また、バックゲート制御回路４０においては、ドレイン領域がトランジスタＱ１およびＱ２のドレイン領域に接続され、ソース領域が基準電圧Ｖｓｓの印加端に接続され、ゲート端子が自身のドレイン領域に接続されたＮチャネル型ＭＯＳトランジスタＱ４と、ドレイン領域がトランジスタＱ３のドレイン領域に接続され、ソース領域が基準電圧Ｖｓｓの印加端に接続され、ゲート端子がトランジスタＱ４のゲート端子に接続されたＮチャネル型ＭＯＳトランジスタＱ５とによって、カレントミラー回路が構成されている。
また、バックゲート制御回路４０においては、一端が入力端子２０に接続された第２定電流源Ｉ２と、先述のＮチャネル型ＭＯＳトランジスタＱ５と、ゲート端子がＰチャネル型ＭＯＳトランジスタＱ３のドレイン領域に接続され、ドレイン領域がＭＯＳトランジスタ１０のバックゲート領域ａ及び第２定電流源Ｉ２の他端に接続され、ソース領域が基準電圧Ｖｓｓの印加端に接続されたＮチャネル型トランジスタＱ６とによって、帰還制御部が構成されている。
なお、Ｐチャネル型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３は同一サイズであり、Ｎチャネル型ＭＯＳトランジスタＱ４、Ｑ５、Ｑ６は同一サイズである。
これらのＭＯＳトランジスタＱ１〜Ｑ６のバックゲート領域は、基板バイアス効果を抑制するため、図２に示すように適宜ソース領域もしくはドレイン領域に接続されている。
上記構成から成るバックゲート制御回路４０の動作について説明する。ここで、電源電圧Ｖｃｃが２［Ｖ］であり、基準電圧Ｖｓｓが０［Ｖ］であるときに、例えば、第２領域ｃに２［Ｖ］が印加され、第１領域ｂに１［Ｖ］が印加されたとする。この場合、電源電圧Ｖｃｃと第２領域ｃに印加されている電圧とが同値であるため、Ｐチャネル型ＭＯＳトランジスタＱ２のゲート・ソース間の電圧は０［Ｖ］となる。従って、Ｐチャネル型ＭＯＳトランジスタＱ２は遮断状態（オフ状態）となる。一方、Ｐチャネル型ＭＯＳトランジスタＱ１のゲート・ソース間には、１［Ｖ］の電圧が印加されているため、電圧に応じたドレイン電流がＮチャネル型ＭＯＳトランジスタＱ４に流れる。また、Ｎチャネル型ＭＯＳトランジスタＱ４とＮチャネル型ＭＯＳトランジスタＱ５は、カレントミラー回路を構成しているため、Ｎチャネル型ＭＯＳトランジスタＱ５には、Ｎチャネル型ＭＯＳトランジスタＱ４に流れる電流に応じたミラー電流が流れる。
また、Ｐチャネル型ＭＯＳトランジスタＱ３には、Ｎチャネル型ＭＯＳトランジスタＱ５と同一電流が流れるために、Ｐチャネル型ＭＯＳトランジスタＱ１のゲート端子には、第１領域ｂに印加された電圧と同様の電圧が現れる。従って、第１領域ｂと第２領域ｃに各々印加される電圧のうち、いずれか低い方（上記の場合には、第１領域ｂに印加される電圧）がバックゲート端子ａに印加される形となる。
なお、第２領域ｃに第１領域ｂよりも低い電圧が印加された場合も、Ｐチャネル型ＭＯＳトランジスタＱ１とＰチャネル型ＭＯＳトランジスタＱ２の動作が入れ替わるだけである。第１領域ｂ及び第２領域ｃに入力される電圧が近い場合、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ２にともにドレイン電流が流れ、各領域ｂ〜ｃに印加される電圧とバックゲート端子ａに印加される電圧との間に差を生ずることになるが、本願発明を実施するにあたっては問題が無く、図１のような効果を得ることができる。
次に、図３を参照しながら半導体装置１００の動作を説明する。
図３は、ＭＯＳトランジスタ１０の断面構造とバックゲート制御回路４０等との接続関係を示した図である。
例えば、ＭＯＳトランジスタ１０の第１領域ｂには、電源電圧Ｖｃｃが印加されている入力端子２０が接続され、第２領域ｃには、出力電圧Ｖｏｕｔが出力されている出力端子３０が接続されている。
ここで、電源電圧Ｖｃｃが出力電圧Ｖｏｕｔよりも高い電圧である場合について説明する。このとき、ＭＯＳトランジスタ１０のバックゲート領域（すなわち、Ｐ型基板Ｐｓｕｂ）に電圧を印加するためのバックゲート端子ａには、バックゲート制御回路４０から出力電圧Ｖｏｕｔと同じ電圧が印加されている。従って、第２領域ｃとバックゲート端子ａとが同電位となり、先出した（３）式中のＶｂｓで表されるバックゲート・ソース間の電位差が０となるため、十分なドレイン電流を得ることができている。
次に、電源電圧Ｖｃｃが出力電圧Ｖｏｕｔよりも低い電圧に逆バイアスされた場合について説明する。このとき、バックゲート端子ａには、バックゲート制御回路４０から電源電圧Ｖｃｃと同じ電圧が印加されている。従って、Ｐ型基板Ｐｓｕｂと第２領域ｃとの間に付随する寄生ダイオードＤ２は、逆バイアスになっているため、Ｐ型基板Ｐｓｕｂを介して第２領域ｃから第１領域ｂの間には、電流が流れることがないので、ドレイン領域とソース領域の間の絶縁が可能となる。
また、図４に示すような構造のＭＯＳトランジスタ１１を出力トランジスタとして用いることもできる。本図に示すＭＯＳトランジスタ１１は、電源電圧Ｖｃｃが印加されたＰ型導電型の半導体基板Ｐｓｕｂ上に、基準電圧Ｖｓｓが印加されているＮ型導電型の第１Ｎ型導電型領域ｅと、第１Ｎ型導電型領域ｅ内に形成されたＰ型導電型の第１Ｐ型導電型領域ｆと、第１Ｐ型導電型領域ｆ内に形成され、ソース領域及びドレイン領域の一方になるＮ型導電型の第２Ｎ型導電領域ｂ（図３の第１領域ｂに相当するため、以下では、第１領域ｂと呼ぶ）と、第１Ｐ型導電型領域ｆ内に形成され、ソース領域及びドレイン領域の他方になるＮ型導電型の第３Ｎ型導電領域ｃ（図３の第２領域ｃに相当するため、以下では、第２領域ｃと呼ぶ）と、第１Ｐ型導電型領域ｆ内に形成され、Ｐ型導電型の第２Ｐ型導電領域ａ（図３のバックゲート端子ａに相当するため、以下では、バックゲート端子ａと呼ぶ）とで形成されている。
このように、図４に示したＭＯＳトランジスタ１１では、Ｐ型導電型の半導体基板Ｐｓｕｂ上に第１Ｎ型導電型領域ｅが設けられ、さらに、第１Ｎ型導電型領域ｅ内に、Ｐ型導電型の第１Ｐ型導電型領域ｆが設けられている。すなわち、Ｐ型導電型の第１Ｐ型導電型領域ｆ内にＮチャネル型ＭＯＳトランジスタ１１が設けられている点で、図３の構成とは異なっている。
図４に示したＭＯＳトランジスタ１１の動作について説明する。
例えば、ＭＯＳトランジスタ１１の第１領域ｂには、電源電圧Ｖｃｃが印加されている入力端子２０が接続され、第２領域ｃには、出力電圧Ｖｏｕｔが出力されている出力端子３０が接続されている。
ここで、電源電圧Ｖｃｃが出力電圧Ｖｏｕｔよりも高い電圧である場合について説明する。このとき、ＭＯＳトランジスタ１１のバックゲート領域（すなわち、第１Ｐ型導電型領域ｆ）に電圧を印加するためのバックゲート端子ａには、バックゲート制御回路４０から出力電圧Ｖｏｕｔと同じ電圧が印加されている。従って、第２領域ｃとバックゲート端子ａとが同電位となり、先出した（３）式中のＶｂｓで表されるバックゲート・ソース間の電位差が０となるため、十分なドレイン電流を得ることができている。
次に、電源電圧Ｖｃｃが出力電圧Ｖｏｕｔよりも低い電圧に逆バイアスされた場合について説明する。このとき、バックゲート端子ａには、バックゲート制御回路４０から電源電圧Ｖｃｃと同じ電圧が印加されている。従って、第１Ｐ型導電型領域ｆと第２領域ｃとの間に付随する寄生ダイオードＤ２は、逆バイアスになっているため、第１Ｐ型導電型領域ｆを介して第２領域ｃから第１領域ｂの間には、電流が流れることがないので、ドレイン領域とソース領域の間の絶縁が可能となる。
図４に示すような構成のＭＯＳトランジスタ１１を本願発明の出力トランジスタとして用いた場合、ＭＯＳトランジスタ１１のバックゲート端子ａには、Ｐ型基板Ｐｓｕｂに印加される雑音の影響を受けることなく、バックゲート制御回路４０からの出力電圧が印加される形となる。従って、第１Ｐ型導電型領域ｆを有しないＭＯＳトランジスタ（すなわち、図３の構成）に比べて、ＭＯＳトランジスタ１１に寄生するダイオードが起動することをさらに抑制することが可能となる。したがって、入力端子２０と出力端子３０との間を絶縁することが可能となる。
図５は、本発明に係る半導体装置を用いた降圧型電源装置（降圧型スイッチングレギュレータ）の回路図である。
図５に示す降圧型電源装置では、図１の制御回路２００に代えて、反転入力端（−）が出力端子３０に接続され、非反転入力端（＋）が基準電圧Ｖｒｅｆの印加端に接続された比較器２１０を用い、当該比較器２１０の比較出力に応じて、出力トランジスタであるＭＯＳトランジスタ１０のゲート端子ｄを制御する構成とされている。
次に、本発明の第２実施例について説明する。
図６は、本発明に係る半導体装置を用いた電源装置の第２実施例を示す図である。
本図に示すように、本実施例の半導体装置１１０は、非反転入力端（＋）が入力端子２０に接続され、反転入力端（−）が出力端子３０に接続されている比較器４１と、比較器４１の出力が入力されるインバータ回路ｉｎｖ１と、インバータ回路ｉｎｖ１の出力により開閉が制御され、一端が入力端子２０に接続されており、他端がＭＯＳトランジスタ１０のバックゲート端子ａに接続されている第１スイッチＳＷ１と、比較器４１の出力によって開閉が制御され、一端が出力端子３０に接続されており、他端がＭＯＳトランジスタ１０のバックゲート端子ａに接続されている第２スイッチＳＷ２と、で構成されている。
これにより、ＭＯＳトランジスタ１０のバックゲート端子ａには、入力電圧（電源電圧Ｖｃｃ）と出力電圧Ｖｏｕｔのいずれか低い方の電圧が入力されることになる。
また、ＭＯＳトランジスタ１０のバックゲート端子ａは、ＭＯＳトランジスタ１０のスイッチング制御に際して、そのゲート電圧の高低をパルス制御する制御回路２００の低電圧出力端子ＶＬ（ゲート電圧としての最低電圧が出力される端子）に接続されている。
上記構成から成る半導体装置１１０の動作について説明する。出力電圧Ｖｏｕｔが入力電圧（電源電圧Ｖｃｃ）より低い場合、比較器４１の比較結果に基づき、第２スイッチＳＷ２は閉成され、第１スイッチＳＷ１は開放される。このとき、ＭＯＳトランジスタ１０のバックゲート端子ａには、出力電圧Ｖｏｕｔと同一の電圧が印加されるため、そのソース領域とバックゲート領域との間には電位差が生じないことになる。したがって、基板バイアス効果を抑制できるので、従来に比べ大きなドレイン電流を流すことが可能となる。
一方、入力電圧（電源電圧Ｖｃｃ）が出力電圧Ｖｏｕｔより低くなった場合、比較器４１の比較結果に基づき、第１スイッチＳＷ１は閉成され、第２スイッチＳＷ２は開放される、従って、ＭＯＳトランジスタ１０のバックゲート端子ａには、入力端子２０の印加電圧（電源電圧Ｖｃｃ）が印加されるため、ＭＯＳトランジスタ１０の寄生ダイオードは、逆バイアス状態を維持できるようになり、ドレイン・ソース間の絶縁が保たれる。
また、バックゲート端子ａの制御にバッファアンプでなく、比較器４１を用いているので、先出の実施例１に示した回路よりも安定な動作が可能となる。
さらに、上記効果に合わせて、ソース領域ｃ、バックゲート端子ａ、ゲート端子ｄに対して、ＭＯＳトランジスタ１０のゲート電圧としての最低電圧が印加されていると、ＭＯＳトランジスタ１０を完全に遮断することができる。すなわち、リーク電流が抑制できるので、低消費電力化が可能となり、電池駆動にて使用する携帯機器の電源機器に用いることも望ましい。
次に、本発明の第３実施例について説明する。
図７は、本発明に係る半導体装置を用いた情報処理装置の構成を示す図である。
本図中において、符号７１０は、例えばＡＣアダプタのような、家庭用交流電源から直流電圧（例えば、２１［Ｖ］）を出力する交流−直流変換装置である。符号７２０は、例えば、リチウムポリマ電池もしくはリチウムイオン電池のようなリチウムを用いた充電可能な二次電池である。符号１０００は、上述してきた本発明に係る半導体装置を示している。符号７３０は、情報処理装置７０００（ノートパソコンなど）の制御手段であり、いわゆるマザーボードである。なお、マザーボード７３０には、本発明に係る半導体装置１０００以外の制御回路（後出の図８で示す制御回路７６０など）も載置されている。
図８は、情報処理装置７０００の電気的接続関係を示す図である。
マザーボード７３０に搭載された制御回路７６０は、ダイオード７４０、７５０を介して、交流−直流変換装置７１０、もしくは、二次電池７２０からの電力供給を受け、その電力によって駆動される。半導体装置１０００の入力端子２０は、交流−直流変換装置７１０の電圧出力端子７１１が接続されており、出力端子３０には、二次電池７２０の電圧入力端子７２１が接続されている。また、半導体装置１０００の信号入力端子８０には、例えば、ゲート制御回路２００を制御するために制御回路７６０からの制御信号が入力されている。
まず、二次電池７２０のみが情報処理装置７０００に接続されている場合、二次電池７２０からダイオード７５０を介して、制御回路７６０に電源電圧が供給される。一方、交流−直流変換装置７１０のみが情報処理装置７０００に接続されている場合、交流−直流変換装置７１０からダイオード７４０を介して制御回路７６０に電源電圧が供給される。
次に、交流−直流変換装置７１０と二次電池７２０がともに接続され、交流−直流変換装置７１０が供給する電圧が二次電池７２０に比べて高い場合の動作について説明する。このとき、制御回路７６０は、二次電池７２０からの出力電圧を検出し、当該出力電圧が規定の電圧値以下であれば、半導体装置１０００に対して、出力トランジスタのゲートをオンとし、交流−直流変換装置７１０から半導体装置１０００を介して二次電池７２０に電流が供給するように、端子７３２から端子８０へ制御信号を出力する。これにより、二次電池７２０は充電される。このとき、本発明に係る半導体装置１０００（さらに言えば本発明に係る半導体装置１００）であれば、従来構成（すなわち、出力トランジスタのバックゲートが基準電圧に単純接続されている構成）に比べて、十分なドレイン電流を与えることができるので、二次電池７２０への充電時間を短縮することが可能となる。
なお、上記では、制御回路７６０を用いて二次電池７２０の出力電圧が規定以下であることを判断するように記載したが、交流−直流変換手段７１０の信号端子７１２と半導体装置１０００の信号端子６０を接続し、かつ、二次電池７２０の信号端子７２２と半導体装置１０００の信号端子７０を接続することにより、半導体装置１０００（特に制御回路２００）にそのような判断を行う機能を持たせても良い。
次に、交流−直流変換装置７１０と二次電池７２０がともに接続され、交流−直流変換装置７１０が供給する電圧が二次電池７２０に比べて低い場合の動作について説明する。例えば、何らかの理由で、交流−直流変換装置７１０の出力が故障して電圧低下が発生した場合、もしくは、交流−直流変換装置７１０が接続されていない状態で、アダプタの差込口に埃がたまり、これが基準電位とショートした場合である。
このとき、例えば、図３に即して説明すると、半導体装置１００を構成する出力用のＭＯＳトランジスタ１０のバックゲート端子ａに接続されたＰ型基板Ｐｓｕｂには、入力端子２０と同じ電圧（例えば基準電位）が印加されている。従って、Ｐ型基板Ｐｓｕｂと第２領域ｃとの間に付随する寄生ダイオードＤ２は、逆バイアスになっているため、Ｐ型基板Ｐｓｕｂを介して第２領域ｃから第１領域ｂの間には、電流が流れることがないので、ドレイン領域とソース領域の間の絶縁が可能となる。このような動作により、ＭＯＳトランジスタ１０には過大な電流が流れることがないので、ＭＯＳトランジスタ１０が破壊されることはない。
なお、上記では、出力トランジスタとして、Ｎチャネル型ＭＯＳトランジスタを用いた場合について説明を行ったが、Ｐチャネル型ＭＯＳトランジスタを用いた場合には、バックゲート制御回路４０の出力電圧として、第１領域ｂ及び第２領域ｃに印加される電圧のうち、いずれか高い方を出力するようにすれば、同様の効果を得ることが可能となる。

Claims (11)

  1. バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方となる第２領域と、を備えるＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれかの電圧を選択して前記バックゲート領域に印加するバックゲート制御回路と、を有して成り、
    前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出力電圧のいずれかの電圧をイマジナリーショートさせるオペアンプであることを特徴とする半導体装置。
  2. バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方になる第２領域と、を備えるＮチャネル型ＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれか低い方の電圧を選択して前記バックゲート領域に印加するバックゲート制御回路と、を有して成り、
    前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出力電圧のいずれか低い方の電圧をイマジナリーショートさせるオペアンプであることを特徴とする半導体装置。
  3. バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方になる第２領域と、を備えるＰチャネル型ＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれか高い方の電圧を選択して前記バックゲート領域に印加するバックゲート制御回路を有して成り、
    前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出力電圧のいずれか高い方の電圧をイマジナリーショートさせるオペアンプであることを特徴とする半導体装置。
  4. 第１導電型の半導体基板と、該半導体基板上に形成された第２導電型の第１第２導電型領域と、該第１第２導電型領域内に形成された第１導電型の第１第１導電型領域と、該第１第１導電型領域内に形成されたソース領域及びドレイン領域の一方となる第２導電型の第２第２導電型領域と、該第１第１導電型領域内に形成されたソース領域及びドレイン領域の他方になる第２導電型の第３第２導電領域と、該第１第１導電型領域内に形成された第１導電型の第２第１導電領域と、を備えるＭＯＳトランジスタと、前記第２第２導電領域に接続され前記半導体装置の外部から入力電圧が印加される入力電圧端子と、前記第３第２導電領域に接続されるとともに前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記入力電圧もしくは前記出力電圧のいずれかの電圧を前記第２第１導電領域に印加するバックゲート制御回路と、を有して成り、
    前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出力電圧のいずれかの電圧をイマジナリーショートさせるオペアンプであることを特徴とする半導体装置。
  5. 前記第１導電型がＰ型導電体であり、前記第２導電型がＮ型導電体であり、かつ、前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出力電圧のいずれか低い方の電圧をイマジナリーショートさせることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１導電型がＮ型導電体であり、前記第２導電型がＰ型導電体であり、かつ、前記バックゲート制御回路は、前記バックゲート領域に前記入力電圧もしくは前記出力電圧のいずれか高い方の電圧をイマジナリーショートさせることを特徴とする請求項４に記載の半導体装置。
  7. バックゲート領域と、ソース領域及びドレイン領域の一方となる第１領域と、ソース領域及びドレイン領域の他方となる第２領域と、を備えるＭＯＳトランジスタを有する半導体装置において、第１領域に接続され、前記半導体装置の外部から入力電圧が印加される入力電圧端子と、第２領域に接続されるとともに、前記半導体装置の外部へ出力電圧を出力する出力電圧端子と、前記第１領域と前記第２領域のうち前記ソース領域となる方に印加される電圧とバックゲート領域に印加される電圧が同一になるように、前記バックゲート領域に印加するバックゲート制御回路と、を有して成り、
    前記バックゲート制御回路は、前記第１領域と前記第２領域の前記ソース領域となる方に印加される電圧を前記バックゲート領域にイマジナリーショートさせるオペアンプであることを特徴とする半導体装置。
  8. 前記出力電圧が一定になるように前記ＭＯＳトランジスタのゲートに印加される電圧を制御するゲート制御回路を有して成ることを特徴とする請求項１〜請求項７のいずれかに記載の半導体装置。
  9. 前記バックゲート制御回路は、
    第１端が前記入力電圧端子に接続された第１定電流源と、
    第１端が前記入力電圧端子に接続された第２定電流源と、
    ソースが前記第１定電流源の第２端に接続されて、ゲートが前記第１領域または前記第２第２導電領域に接続された第１トランジスタと、
    ソースが前記第１定電流源の第２端に接続されて、ゲートが前記第２領域または前記第３第２導電領域に接続された第２トランジスタと、
    ソースが前記第１定電流源の第２端に接続されて、ゲートが前記バックゲート領域または前記第２第１導電領域に接続された第３トランジスタと、
    ドレインが前記第１トランジスタ及び前記第２トランジスタのドレインに接続されて、ソースが基準電圧の印加端に接続されて、ゲートが自身のドレインに接続された第４トランジスタと、
    ドレインが前記第３トランジスタのドレインに接続されて、ソースが前記基準電圧の印加端に接続されて、ゲートが前記第４トランジスタのゲートに接続された第５トランジスタと、
    ドレインが前記バックゲート領域または前記第２第１導電領域と前記第２定電流源の第２端に接続されて、ソースが前記基準電圧の印加端に接続されて、ゲートが前記第３トランジスタのドレインに接続された第６トランジスタと、
    を含むことを特徴とする請求項１〜請求項７のいずれかに記載の半導体装置。
  10. 請求項８または請求項９に記載の半導体装置と、一端が前記半導体装置の出力端子に接続されている誘導素子と、一端が前記誘導素子の他端に接続され、他端が基準電圧の印加端に接続されている容量素子と、を有して成ることを特徴とする電源装置。
  11. 請求項８または９に記載の半導体装置と、前記半導体装置の入力端子に接続されている交流−直流変換装置と、前記半導体装置の出力端子に接続されている二次電池と、前記交流−直流変換装置及び前記二次電池から電力が供給される制御手段と、を有して成ることを特徴とする情報処理装置。
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