JP2011254693A - Dcdc変換装置 - Google Patents

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Abstract

【課題】同期整流方式のDCDC変換装置において、短絡防止期間中に、同期整流用FETのソース−ドレイン間に存在する寄生ダイオードを経由してコイルに電流が流れる。ここで、寄生ダイオードの順方向降下電圧が大きいほど、損失が大きくなり、変換効率を低下させる。また、同期整流用FETのドレインが負電圧となると、基板−ドレインの間に、電流が流れ、基板の電位が揺すられる。同期整流用FETを内蔵した素子の場合、この基板の電位の揺れは制御回路の誤動作を招く。
【解決手段】同期整流用FETのバックゲート端子に電圧を加えることで、同期整流用FETのデバイス構造を利用して寄生素子を構成することにより、寄生ダイオードの順方向降下電圧を低下させる。また、同時に、基板から同期整流用FETのドレインに流れる漏れ電流を低減させることで、制御回路の誤動作を防止する。
【選択図】 図3

Description

本発明は、同期整流方式のDCDC変換装置に関するものである。
図1として回路図を例示する同期整流方式のDCDC変換回路において、短絡防止期間(デッドタイム)中に端子LXの電位が接地(GND)電圧に比して負電圧となる。
ここで、短絡防止期間(デッドタイム)とは、メイン側FET(HF)と同期整流用FET(LF)が同時にオンとなり、入力電圧Vinと接地電圧GNDが短絡されるのを防止するために存在する期間である。制御回路CCは、メイン側FET(HF)をオンからオフへと切り替えた場合、短絡防止期間の経過の後、同期整流用FET(LF)をオンとする。また、同期整流用FET(LF)をオンからオフへと切り替えた場合、短絡防止期間の経過の後、メイン側FET(HF)をオンとする。
短絡防止期間中に端子LXの電位がGND電圧に比して負電圧となるのは、同期整流用FET(LF)のソースとドレイン間に存在する第1寄生ダイオード(BD1)を経由してコイルLに回生電流が流れるためである。第1寄生ダイオードBD1の順方向降下電圧(VF)が大きいほど、損失が大きくなり、DCDC変換装置の変換効率を低下させる一因となる。よって、同期整流用FET(LF)の第1寄生ダイオードBD1のVFは小さいことが望ましい。
しかしながら、第1寄生ダイオードBD1のVFを下げるためには、通常FETのサイズを大きくするか、外部にショットキーバリアダイオードを追加する必要があり、コストアップの要因となる。
バックゲートをソースから分離し、基板(sub)側にバックゲートを設けることで、負バイアスを可能とした横型MOSFETが知られている。(特許文献1)
特開平7−194105号公報
しかしながら、同期整流用FETのバックゲート電圧を負電位にするため、寄生ダイオードの導通が阻止される。
また、短絡防止期間にコイルLに流れる電流が内蔵された同期整流用FET(LF)の第1寄生ダイオード(BD1)を経由して流れることによりLX端子の電位が負電圧となる。LX端子の電位が負電圧となる場合において、同期整流用FET内蔵タイプでは、基板(sub)とドレイン間に存在する第2寄生ダイオードBD2(図2を参照)を経由した漏れ電流により、基板(sub)の電位が揺すられる。これにより、制御回路CCが誤動作する可能性がある。
P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部を備え、N型トランジスタは、P型基板とはNwellによって分離されたP型バックゲートを備え、第1バイアス電圧部はP型バックゲートに接続されてなることを特徴とする。
本発明は、P型基板を使用した同期整流用FET内蔵のDCDC変換装置において、短絡防止期間中に同期整流用FETに流れるコイル電流による電力消費を、同期整流用FETのデバイス構造を利用して寄生素子を構成することにより低減し、DCDC変換装置の変換効率を改善することができる。また、P型基板から同期整流用FETのドレインに向かって形成されるPN接合に流れる漏れ電流を低減させることで制御回路の誤動作を防止することができる。
従来の同期整流方式のDCDC変換回路 本実施例に係るNチャネルMOSFETの構造図 第1実施例に係る回路図 ゲートソース電圧VGSとドレイン電流IDのバックゲートソース間電位VBS特性 第2実施例に係る回路図 第2実施例に係るタイミングチャート 第3実施例に係る回路図 第3実施例に係るタイミングチャート 第4実施例に係る回路図 第4実施例に係るタイミングチャート 第5実施例に係る回路図 第5実施例に係るタイミングチャート 第6実施例に係る回路図 第6実施例に係るタイミングチャート 第7実施例に係る回路図 第7実施例に係るタイミングチャート
以下に第1〜第7実施例として例示されている回路は、同期整流方式の降圧型DCDCコンバータを半導体集積回路として構成するものである。入力電圧Vinと接地電位との間にメイン側FET(HF)と同期整流用FET(LF)とが直列に接続されている。その接続点である端子LXには、コイルの一端が接続されコイルの他端から出力電圧Voutが出力される。メイン側FET(HF)および同期整流用FET(LF)は制御回路CCにより、同時に非導通となる短絡防止期間をはさんで、交互に導通と非導通を繰り返してスイッチング制御される。メイン側FET(HF)はゲートに入力されるゲート制御信号DRVHにより制御され、同期整流用FET(LF)はゲートに入力されるゲート制御信号DRVLにより制御される。出力電圧Voutは、制御回路CCのフィードバック端子FBにフィードバックされている。これにより、ゲート制御信号DRVH、DRVLが調整され、出力電圧Voutが所望の電圧値に制御される。
<第1実施例>
図2に本実施例において内蔵される同期整流用FETであるNチャネルMOSFETの構造を示す。
P型半導体で構成されるバックゲートBGからN型半導体で構成されるドレインDに向けてPN接合を形成して第1寄生ダイオードが存在する。本実施例では、バックゲートBGに正の電圧をバイアスし、バックゲートBGをベース、ソースSをコレクタ、ドレインDをエミッタとする寄生NPNトランジスタTRとして利用する。
また、P型半導体基板(P−sub)からドレインDに向けて第2寄生ダイオードBD2が存在する。
第1実施例の等価回路を図3に示す。同期整流用FET(LF)のバックゲート電位に正のバイアス電圧VBPを加え、ソース電位より高く設定することで、寄生NPNトランジスタTRを利用する。寄生NPNトランジスタTRのコレクタ・エミッタ間の電圧VCEは飽和時において略0.2Vである。
短絡防止期間にコイル電流が同期整流用FET(LF)を介して流れ始めると、まず、バイアス電圧VBPからバックゲートBGとドレインDとの間に形成されているPN接合を介して電流が流れ始める。この電流がベース電流となり、寄生NPNトランジスタTRは導通する。寄生NPNトランジスタTRの導通により、コイル電流は、同期整流用FET(LF)のソース、すなわち、接地電位から、同期整流用FET(LF)のドレイン、すなわち、端子LXに流れる。この時、寄生NPNトランジスタTRは飽和状態で導通している。コレクタ・エミッタ間電圧、すなわち、接地電位と端子LXとの電位差は、寄生NPNトランジスタTRの飽和特性で決まる電位差となる。通常、この電位差は、0.2V程度である。
但し、寄生NPNトランジスタTRを導通させるためには、ベース・エミッタ間の電圧も所定の条件を有している必要がある。ベースへのキャリアの注入が継続する状態である。これは、ベース・エミッタ間のPN接合が順方向にバイアスされる状態である。PN接続の順方向電圧は略0.7Vである。接地電位を基準電位(0V)とすれば、例えば、バイアス電圧VBPを0.4〜0.5V程度とすれば寄生NPNトランジスタTRが飽和状態で導通する状態を維持できるものと考えられる。この場合、端子LXの電圧は、略−0.2Vである。但し、上記した電圧値はあくまで一例であり、PN接合の不純物濃度、形状、面積に依存するものであることは言うまでもない。
接地電位と端子LXとの間の電位差は、コイル電流が同期整流用FET(LF)のバックゲート・ドレイン間に存在する寄生ダイオードを流れることにより略0.7Vの順方向電圧である従来技術に比して、略0.2Vとなり小さくすることができる。短絡防止期間に同期整流用FET(LF)にコイル電流が流れる際の電力消費を低減することができる。
また、この時の端子LXの電位は略−0.2Vに抑えることができる。これにより、P型基板と同期整流用FET(LF)のドレインとのPN接合を流れる洩れ電流を抑制することができる。P型基板の電位の揺らぎを抑制することができ、DCDC変換素子を構成する制御回路CCの安定した回路動作が可能となる。
また、NチャネルMOSFETのゲートソース間電位VGSとドレイン電流IDに係る静特性のバックゲートソース間電位VBS依存性を図4に示す。なお、ドレインソース間電位VDSは一定であるとする。バックゲートソース間電位VBSが負の電圧値の場合、スレッショルド電圧Vthが上昇し、バックゲートソース間電位VBSが0の場合と比べ、ドレイン電流IDが減少する方向に静特性がシフトする。また、バックゲートソース間電位VBSが正の電圧値の場合は、スレッショルド電圧Vthが低下し、バックゲートソース間電位VBSが0の場合と比べ、ドレイン電流IDが増加する方向に静特性がシフトする。なお、本実施例において、同期整流用FET(LF)のソースは接地されているため、同期整流用FET(LF)のバックゲート電位VBGとバックゲートソース間電位VBSは常に等しい。
スレッショルド電圧Vthがシフトすることに伴いオン電流であるドレイン電流IDもシフトする。バックゲートソース間電位VBSが正の電圧値になるに従ってスレッショルド電圧Vthが低下してオン抵抗が小さくなる。同期整流用FET(LF)のバックゲート電位に正のバイアス電圧VBPを印加するので、同期整流用FET(LF)のスレッショルド電圧Vthが低下してオン抵抗が低減する。オン時の損失が軽減される。
<第2実施例>
同期整流用FET(LF)について、オン抵抗を小さくしながらオフ時のリーク電流も抑えるための手段を第2実施例により提供する。
図5に第2実施例の備える回路図を示す。第2実施例においては、メイン側FET(HF)の状態がオンかオフかにより、同期整流用FET(LF)のバックゲートに加える電位VBGを変更する。制御回路CCより出力されるメイン側FET(HF)のゲート制御信号DRVHを使用して、メイン側FET(HF)がオンならば、同期整流用FET(LF)のバックゲートに加える電圧を負電圧VBNであるようにスイッチSW1により制御する。また、メイン側FET(HF)がオフならば同期整流用FET(LF)のバックゲート電圧VBGを正電圧であるVBPであるようにスイッチSW1により制御する。
図6に第2実施例におけるタイミングチャートを示す。尚、同期整流用FET(LF)のオンオフ制御に係る信号をDRVLとして記す。制御信号DRVHがハイレベルであり、かつ、制御信号DRVLがロウレベルである場合、即ち短絡防止期間に寄生NPNトランジスタTRがオンになる。メイン側FET(HF)のゲート制御信号DRVHをバックゲート電圧VBGの制御に使用することで、同期整流用FET(LF)がオフとなる短絡防止期間には、第1実施例と同様に、同期整流用FET(LF)を流れるコイル電流による電力消費を抑制すると共にP型基板からの洩れ電流を低減することができる。また、同期整流用FET(LF)がオンとなる期間には、同期整流用FET(LF)のオン抵抗を低減しオン時の電力消費を低減することができる。また、P型基板(P−sub)と同期整流用FET(LF)のドレインとのPN接合を流れる洩れ電流を抑制することができ、DCDC変換素子を構成する制御回路の安定した回路動作が可能となる点は、第1実施例と同様である。
<第3実施例>
図7に第3実施例に係る回路図を示す。制御回路CCより出力されるメイン側FET(HF)のゲート制御信号DRVHと、同期整流用FET(LF)のゲート制御信号DRVLを排他的論理和回路EXORに入力し、排他的論理和回路EXORの出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW2を制御する制御信号SELとして用いる。
図8に第3実施例に係る回路のタイミングチャートを示す。メイン側FET(HF)がオフかつ同期整流用FET(LF)がオフとなる短絡防止期間においてのみ、同期整流用FET(LF)のバックゲート電位VBGを接地電位から正電圧VBPに切り替える。これにより、短絡防止期間に同期整流用FET(LF)のデバイス構造に起因して存在する寄生NPNトランジスタTRをオンさせることで、短絡防止期間に同期整流用FET(LF)を介して流れるコイル電流による電力消費を減少することができる。また、P型基板(P−sub)と同期整流用FET(LF)のドレインとのPN接合を流れる洩れ電流を抑制することができ、DCDC変換装置を構成する制御回路の安定した回路動作が可能となる。第3実施例は、第1、第2実施例と同様の効果を奏する。
<第4実施例>
図9に第4実施例に係る回路図を示す。比較回路CMの反転入力端子(−)に端子LXの電位を、非反転入力端子(+)に設定電圧値VTをそれぞれ入力する。
また、第3実施例と同様に、制御回路CCより出力されるメイン側FET(HF)のゲート制御信号DRVHと、同期整流用FET(LF)のゲート制御信号DRVLとを排他的論理和回路EXORに入力する。比較回路CMの出力Compと排他的論理和回路EXORの出力をAND回路に入力し、AND回路の出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW3を制御する制御信号SELとして用いる。
制御信号SELにより、短絡防止期間に端子LXの電位が設定電圧値VTよりも低下した場合、同期整流用FET(LF)のバックゲート電位VBGをソース電位VSより電圧値VBPだけ高く設定し、短絡防止期間に同期整流用FET(LF)のデバイス構造に起因して存在する寄生NPNトランジスタTRをオンにさせる。第4実施例に係るタイミングチャートを図10として示す。
バックゲート電位VBGをソース電位VSより高くすることにより、同期整流用FET(LF)のデバイス構造に起因するPN接合は寄生NPNトランジスタTRとして動作する。これにより、短絡防止期間に同期整流用FET(LF)を介してコイルLを流れる電流による電力消費を減少することができる。また、P型基板(P−sub)と同期整流用FET(LF)のドレインとのPN接合を流れる洩れ電流を抑制することができ、DCDC変換装置を構成する制御回路の安定した回路動作が可能となる。第4実施例は、第1〜第3実施例と同様の効果を奏する。
<第5実施例>
図11に第5実施例に係る回路図を示す。比較回路CMの反転入力端子(−)に端子LXの電位を、非反転入力端子(+)に設定電圧値VTをそれぞれ入力する。比較回路CMの出力Compとメイン側FET(HF)のゲート制御信号DRVHとをAND回路に入力し、AND回路の出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW4を制御する制御信号SELとして用いる。
図12に第5実施例に係るタイミングチャートを示す。メイン側FET(HF)のゲート制御信号DRVHがハイレベルとなり、端子LXの電位が設定値VTよりも低い場合、スイッチSW4を制御する制御信号SELがハイレベルとなる。これにより、同期整流用FET(LF)のバックゲート電位VBGをソース電位VSより高い電圧値VBPとし、短絡防止期間に同期整流用FET(LF)のデバイス構造に起因して存在する寄生NPNトランジスタTRをオンさせる。
尚、図11に示す第5実施例では、メイン側FET(HF)の制御信号DRVHと比較回路CMの出力compとの論理積をとっているが、比較回路CMの出力compのみで電圧の切り替え制御を行ってもよい。
第5実施例では、同期整流用FET(LF)がオンしている期間もバックゲート電位をソース電位より高く設定することになるため、第1実施例と同様に同期整流用FET(LF)のオン抵抗が下がり、オン抵抗による損失の低減効果も得られる。なお、短絡防止期間に同期整流用FET(LF)を介して流れるコイル電流による電力消費を減少する作用効果、およびP型基板(P−sub)と同期整流用FET(LF)のドレインとのPN接合を流れる洩れ電流を抑制する作用効果は、第1〜第4実施例と同様である。
<第6実施例>
図13に第6実施例に係る回路図を示す。制御回路CCの出力A、Bに遅延素子D1、D3による遅延が加えられ、メイン側FET(HF)のゲート制御信号DRVH、同期整流用FET(LF)のゲート制御信号DRVLとなる。メイン側FET(HF)のゲート制御信号DRVHに遅延素子D2による遅延が加えられた信号Cと、制御回路CCの出力AとをOR回路に入力し、OR回路の出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW5を制御する制御信号SELとして用いる。
図14に第6実施例に係るタイミングチャートを示す。制御回路CCの出力Aのハイレベル遷移に応じて、メイン側FET(HF)がオンからオフとなる前に、出力Aのハイレベル遷移がOR回路を介して伝播して制御信号SELをハイレベルに遷移させる。これにより、スイッチSW5は正電圧VBPに接続される。同期整流用FET(LF)のバックゲート電位VBGをソース電位VSより高い正電圧VBPとする。また、制御回路CCの出力Aのローレベル遷移に応じて遅延素子D1を介して遅延して伝播されゲート制御信号DRVHがローレベルに遷移し、メイン側FET(HF)がオフからオンとなる。その後、ゲート制御信号DRVHのローレベル遷移が遅延素子D2を介して遅延して伝播されてOR回路に入力される。OR回路には既にローレベルに遷移している出力Aが入力されているため、OR回路から出力される制御信号SELはローレベルに遷移する。これにより、スイッチSW5は負電圧VBNに接続される。同期整流用FET(LF)のバックゲート電位VBGを負電圧VBNとする。尚、VBNはGND電位でもよい。これにより、短絡防止期間に同期整流用FET(LF)のデバイス構造に起因して存在する寄生NPNトランジスタTRをオンさせることで、短絡防止期間に同期整流用FET(LF)を介して流れるコイル電流による電力消費を減少することができる。
また、メイン側FET(HF)がオフとなる前およびメイン側FET(HF)がオンとなった後のタイミングで同期整流用FET(LF)のバックゲート電位VBGを切り替える。これにより、スイッチSW5は、短絡防止期間を覆うようにして、同期整流用FET(LF)のバックゲート電位VBGをソース電位より高くする。したがって、短絡防止期間には常に寄生NPNトランジスタTRが動作するため、P型基板(P−sub)と同期整流用FET(LF)のドレインとのPN接合を流れる洩れ電流を抑制することができ、DCDC変換装置を構成する制御回路CCの安定した回路動作が可能となる。第6実施例は、第1〜第5実施例と同様の効果を奏する。また、第6実施例では、同期整流用FET(LF)がオンしている期間もバックゲート電位をソース電位より高く設定することになるため、第1実施例と同様に同期整流用FET(LF)のオン抵抗が下がり、オン抵抗による損失の低減効果も得られる。
<第7実施例>
図15に第7実施例に係る回路図を示す。制御回路CCの出力A、Bに遅延素子D1、D3による遅延が加えられ、メイン側FET(HF)のゲート制御信号DRVH、同期整流用FET(LF)のゲート制御信号DRVLとなる。メイン側FET(HF)のゲート制御信号DRVHに遅延素子D2による遅延が加えられた信号Cと制御回路CCの出力B、同期整流用FET(LF)のゲート制御信号DRVLに遅延素子D4による遅延が加えられた信号Eと制御回路CCの出力Aが、それぞれ排他的論理和回路EXORに入力される。各排他的論理和回路EXORの出力D、FをOR回路に入力し、OR回路の出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW6を制御する制御信号SELとして用いる。
図16に第7実施例に係るタイミングチャートを示す。下記に示す2つの期間に、同期整流用FET(LF)のバックゲート電位VBGをソース電位VSより高い正電圧VBPとする。
第1の期間は、制御回路CCの出力Aのハイレベル遷移に応じてメイン側FET(HF)がオンからオフとなる前から、制御回路CCの出力Bのハイレベル遷移に応じて同期整流用FET(LF)がオフからオンとなった後までの期間である。
制御回路CCの出力Aのハイレベル遷移の際、制御信号DRVLはローレベルに維持されているため、出力Aのハイレベル遷移に応じて排他的論理和回路EXORの出力Fはハイレベルに遷移する。この状態は、制御回路CCの出力Bのハイレベル遷移が遅延素子D3で遅延されて伝播し制御信号DRVLがローレベルに遷移し更に遅延素子D4で遅延して伝播し信号Eがハイレベルに遷移するまで継続する。これにより、排他的論理和回路EXORの入力は共にハイレベルとなり出力Fはローレベルに遷移する。このとき、排他的論理和回路EXORの出力Dは、制御回路CCの出力Aのハイレベル遷移が遅延素子D1で遅延されて伝播し制御信号DRVHがハイレベルに遷移し更に遅延素子D2で遅延して伝播し信号Cがハイレベルに遷移することでハイレベルに遷移し、制御回路CCの出力Bのハイレベル遷移に応じてローレベルに遷移する。出力Dのハイレベル期間は、出力Fのハイレベル期間に包含される。
また、第2の期間は、制御回路CCの出力Bのローレベル遷移に応じて同期整流用FET(LF)がオンからオフとなる前から、制御回路CCの出力Aのローレベル遷移に応じてメイン側FET(HF)がオフからオンとなった後までの期間である。
制御回路CCの出力Bのローレベル遷移の際、制御信号DRVHはハイレベルに維持されているため、出力Bのローレベル遷移に応じて排他的論理和回路EXORの出力Dはハイレベルに遷移する。この状態は、制御回路CCの出力Aのローレベル遷移が遅延素子D1で遅延されて伝播し制御信号DRVHがローレベルに遷移し更に遅延素子D2で遅延して伝播し信号Cがローレベルに遷移するまで継続する。これにより、排他的論理和回路EXORの入力は共にローレベルとなり出力Dはローレベルに遷移する。このとき、排他的論理和回路EXORの出力Fは、制御回路CCの出力Bのローレベル遷移が遅延素子D3で遅延されて伝播し制御信号DRVLがローレベルに遷移し更に遅延素子D4で遅延して伝播し信号Eがローレベルに遷移することでハイレベルに遷移し、制御回路CCの出力Aのローレベル遷移に応じてローレベルに遷移する。出力Fのハイレベル期間は、出力Dのハイレベル期間に包含される。
出力DまたはFのハイレベル遷移に応じてOR回路から出力される制御信号SELはハイレベルに遷移する。
他の期間には、同期整流用FET(LF)のバックゲート電位VBGを負電圧VBNとする。尚、VBNはGND電位でもよい。これにより、第7実施例では、第6実施例と同様に、短絡防止期間には常に寄生NPNトランジスタTRが動作するため、短絡防止期間に同期整流用FET(LF)を介して流れるコイル電流による電力消費を減少する作用効果、およびP型基板(P−sub)と同期整流用FET(LF)のドレインとのPN接合を流れる洩れ電流を抑制する作用効果が得られる。第7実施例は、第1〜第6実施例と同様の効果を奏する。
以下、第1乃至第7実施例の奏する作用効果を述べる。
P型基板を使用した同期整流用FET内蔵のDCDC変換装置において、短絡防止期間中に同期整流用FETに流れるコイル電流による電力消費を、同期整流用FETのデバイス構造を利用して寄生素子を構成することにより低減し、DCDC変換装置の変換効率を改善することができる。
また、P型基板から同期整流用FETのドレインに向かって形成されるPN接合に流れる漏れ電流を低減させることで制御回路の誤動作を防止することができる。
同期整流用FETのバックゲートに加えるバイアス電圧をPN接合の順方向電圧未満の電圧値に設定する。これにより、端子LXの電位の低下を同期整流用FETのバックゲート・ドレイン間に存在する寄生ダイオードの順方向電圧に比して小さく抑えることが可能となり、消費電力の低減が行える。
また、短絡防止期間に同期整流用FET(LF)のデバイス構造に起因して存在する寄生NPNトランジスタTRをオンさせることで、短絡防止期間に同期整流用FET(LF)を介して流れるコイル電流による電力消費を減少することができる。
また、第1、第2、第5、第6実施例では、同期整流用FET(LF)がオンしている期間もバックゲート電位をソース電位より高く設定することになるため、同期整流用FET(LF)のオン抵抗が下がり、オン抵抗による損失の低減効果も得られる。
なお、スイッチSW1乃至SW6はそれぞれ、スイッチ部の一例である。また、第6実施例における遅延素子D1およびD2は、第1遅延素子の一例である。第7実施例における遅延素子D1およびD2は、第2遅延素子の一例である。第7実施例における遅延素子D3およびD4は、第3遅延素子の一例である。また、第6、第7実施例における出力A、Bは、それぞれ、第1制御信号、第2制御信号の一例である。
また、第1乃至第7実施例として開示される技術は、昇降圧DCDC変換装置の、降圧用の機能に対しても適用可能である。
以上の第1乃至第7実施例を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、
前記N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部を備え、
前記N型トランジスタは、前記P型基板とはNwellによって分離されたP型バックゲートを備え、
前記第1バイアス電圧部は前記P型バックゲートに接続されてなることを特徴とするDCDC変換装置。
(付記2)
前記第1バイアス電圧は、PN接合の順方向電圧未満の電圧であることを特徴とする付記1に記載のDCDC変換装置。
(付記3)
前記第1バイアス電圧は、メイントランジスタと前記N型トランジスタとが共に非導通である短絡防止期間に、前記P型バックゲート、前記N型トランジスタのソース、およびドレインを、ベース、コレクタ、およびエミッタとする寄生NPNトランジスタが導通するための前記ベースへの注入キャリアを供給する電圧であることを特徴とする付記1または2に記載のDCDC変換装置。
(付記4)
P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、
前記N型トランジスタは、前記P型基板とはNwellによって分離されたP型バックゲートを備え、
前記N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部と、
前記N型トランジスタのソースと同電圧あるいは該ソースに比して低電圧の第2バイアス電圧を印加する第2バイアス電圧部と、
前記第1バイアス電圧部と前記第2バイアス電圧部の何れかを選択して前記P型バックゲートに接続するスイッチ部とを備え、
前記スイッチ部は、前記P型バックゲートに、メイントランジスタと前記N型トランジスタとが共に非導通状態である短絡防止期間に前記第1バイアス電圧部を接続し、前記メイントランジスタが導通状態であり前記N型トランジスタが非導通状態である期間に前記第2バイアス電圧部を接続することを特徴とするDCDC変換装置。
(付記5)
前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする付記4に記載のDCDC変換装置。
(付記6)
前記スイッチ部は、前記メイントランジスタの導通制御と前記N型トランジスタの導通制御との間での制御状態における排他的論理和により切り替え制御が行われることを特徴とする付記4に記載のDCDC変換装置。
(付記7)
前記メイントランジスタと前記N型トランジスタとの接続点の電圧を所定電圧と比較する比較器を備え、
前記比較器により前記接続点の電圧が前記所定電圧を下回ることを、前記P型バックゲートが前記第1バイアス電圧部に接続されることの条件とすることを特徴とする付記5または6に記載のDCDC変換装置。
(付記8)
前記メイントランジスタを導通指令する第1制御信号の指令開始のタイミングに遅延を付与する第1遅延素子を備え、
前記スイッチ部は、前記第1制御信号の指令解除のタイミングに応じて前記第1バイアス電圧部を接続し、前記第1遅延素子から出力される信号に応じて前記第2バイアス電圧部を接続することを特徴とする付記4に記載のDCDC変換装置。
(付記9)
前記メイントランジスタを導通指令する第1制御信号の指令開始のタイミングに遅延を付与する第2遅延素子と、
前記N型トランジスタを導通指令する第2制御信号の指令開始のタイミングに遅延を付与する第3遅延素子とを備え、
前記スイッチ部は、前記第1制御信号の指令解除のタイミングに応じて前記第1バイアス電圧部を接続し、前記第3遅延素子から出力される信号に応じて前記第2バイアス電圧部を接続すると共に、前記第2制御信号の指令解除のタイミングに応じて前記第1バイアス電圧部を接続し、前記第2遅延素子から出力される信号に応じて前記第2バイアス電圧部を接続することを特徴とする付記4に記載のDCDC変換装置。
CC 制御回路
HF メイン側FET
LF 同期整流用FET
TR 寄生NPNトランジスタ
DRVH、DRVL ゲート制御信号
BG バックゲート
S ソース
G ゲート
D ドレイン
BD1 第1寄生ダイオード
BD2 第2寄生ダイオード
SW1乃至SW6 スイッチ
CM 比較回路
D1乃至D4 遅延素子
P−sub P型基板
VDS ドレイン−ソース間電圧
VBS バックゲート−ソース間電圧
VGS ゲート−ソース間電圧
Vin 入力電圧
Vout 出力電圧

Claims (8)

  1. P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、
    前記N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部を備え、
    前記N型トランジスタは、前記P型基板とはNwellによって分離されたP型バックゲートを備え、
    前記第1バイアス電圧部は前記P型バックゲートに接続されてなることを特徴とするDCDC変換装置。
  2. 前記第1バイアス電圧は、PN接合の順方向電圧未満の電圧であることを特徴とする請求項1に記載のDCDC変換装置。
  3. 前記第1バイアス電圧は、メイントランジスタと前記N型トランジスタとが共に非導通である短絡防止期間に、前記P型バックゲート、前記N型トランジスタのソース、およびドレインを、ベース、コレクタ、およびエミッタとする寄生NPNトランジスタが導通するための前記ベースへの注入キャリアを供給する電圧であることを特徴とする請求項1または2に記載のDCDC変換装置。
  4. P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、
    前記N型トランジスタは、前記P型基板とはNwellによって分離されたP型バックゲートを備え、
    前記N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部と、
    前記N型トランジスタのソースと同電圧あるいは該ソースに比して低電圧の第2バイアス電圧を印加する第2バイアス電圧部と、
    前記第1バイアス電圧部と前記第2バイアス電圧部の何れかを選択して前記P型バックゲートに接続するスイッチ部とを備え、
    前記スイッチ部は、前記P型バックゲートに、メイントランジスタと前記N型トランジスタとが共に非導通状態である短絡防止期間に前記第1バイアス電圧部を接続し、前記メイントランジスタが導通状態であり前記N型トランジスタが非導通状態である期間に前記第2バイアス電圧部を接続することを特徴とするDCDC変換装置。
  5. 前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする請求項4に記載のDCDC変換装置。
  6. 前記スイッチ部は、前記メイントランジスタの導通制御と前記N型トランジスタの導通制御との間での制御状態における排他的論理和により切り替え制御が行われることを特徴とする請求項4に記載のDCDC変換装置。
  7. 前記メイントランジスタと前記N型トランジスタとの接続点の電圧を所定電圧と比較する比較器を備え、
    前記比較器により前記接続点の電圧が前記所定電圧を下回ることを、前記P型バックゲートが前記第1バイアス電圧部に接続されることの条件とすることを特徴とする請求項5または6に記載のDCDC変換装置。
  8. 前記メイントランジスタを導通指令する第1制御信号の指令開始のタイミングに遅延を付与する第1遅延素子を備え、
    前記スイッチ部は、前記第1制御信号の指令解除のタイミングに応じて前記第1バイアス電圧部を接続し、前記第1遅延素子から出力される信号に応じて前記第2バイアス電圧部を接続することを特徴とする請求項4に記載のDCDC変換装置。
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