JP2011254693A - Dcdc変換装置 - Google Patents
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Abstract
【解決手段】同期整流用FETのバックゲート端子に電圧を加えることで、同期整流用FETのデバイス構造を利用して寄生素子を構成することにより、寄生ダイオードの順方向降下電圧を低下させる。また、同時に、基板から同期整流用FETのドレインに流れる漏れ電流を低減させることで、制御回路の誤動作を防止する。
【選択図】 図3
Description
図2に本実施例において内蔵される同期整流用FETであるNチャネルMOSFETの構造を示す。
同期整流用FET(LF)について、オン抵抗を小さくしながらオフ時のリーク電流も抑えるための手段を第2実施例により提供する。
図7に第3実施例に係る回路図を示す。制御回路CCより出力されるメイン側FET(HF)のゲート制御信号DRVHと、同期整流用FET(LF)のゲート制御信号DRVLを排他的論理和回路EXORに入力し、排他的論理和回路EXORの出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW2を制御する制御信号SELとして用いる。
図9に第4実施例に係る回路図を示す。比較回路CMの反転入力端子(−)に端子LXの電位を、非反転入力端子(+)に設定電圧値VTをそれぞれ入力する。
また、第3実施例と同様に、制御回路CCより出力されるメイン側FET(HF)のゲート制御信号DRVHと、同期整流用FET(LF)のゲート制御信号DRVLとを排他的論理和回路EXORに入力する。比較回路CMの出力Compと排他的論理和回路EXORの出力をAND回路に入力し、AND回路の出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW3を制御する制御信号SELとして用いる。
図11に第5実施例に係る回路図を示す。比較回路CMの反転入力端子(−)に端子LXの電位を、非反転入力端子(+)に設定電圧値VTをそれぞれ入力する。比較回路CMの出力Compとメイン側FET(HF)のゲート制御信号DRVHとをAND回路に入力し、AND回路の出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW4を制御する制御信号SELとして用いる。
図13に第6実施例に係る回路図を示す。制御回路CCの出力A、Bに遅延素子D1、D3による遅延が加えられ、メイン側FET(HF)のゲート制御信号DRVH、同期整流用FET(LF)のゲート制御信号DRVLとなる。メイン側FET(HF)のゲート制御信号DRVHに遅延素子D2による遅延が加えられた信号Cと、制御回路CCの出力AとをOR回路に入力し、OR回路の出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW5を制御する制御信号SELとして用いる。
図15に第7実施例に係る回路図を示す。制御回路CCの出力A、Bに遅延素子D1、D3による遅延が加えられ、メイン側FET(HF)のゲート制御信号DRVH、同期整流用FET(LF)のゲート制御信号DRVLとなる。メイン側FET(HF)のゲート制御信号DRVHに遅延素子D2による遅延が加えられた信号Cと制御回路CCの出力B、同期整流用FET(LF)のゲート制御信号DRVLに遅延素子D4による遅延が加えられた信号Eと制御回路CCの出力Aが、それぞれ排他的論理和回路EXORに入力される。各排他的論理和回路EXORの出力D、FをOR回路に入力し、OR回路の出力をバックゲート電位VBGの電圧値を切り替えるスイッチSW6を制御する制御信号SELとして用いる。
制御回路CCの出力Aのハイレベル遷移の際、制御信号DRVLはローレベルに維持されているため、出力Aのハイレベル遷移に応じて排他的論理和回路EXORの出力Fはハイレベルに遷移する。この状態は、制御回路CCの出力Bのハイレベル遷移が遅延素子D3で遅延されて伝播し制御信号DRVLがローレベルに遷移し更に遅延素子D4で遅延して伝播し信号Eがハイレベルに遷移するまで継続する。これにより、排他的論理和回路EXORの入力は共にハイレベルとなり出力Fはローレベルに遷移する。このとき、排他的論理和回路EXORの出力Dは、制御回路CCの出力Aのハイレベル遷移が遅延素子D1で遅延されて伝播し制御信号DRVHがハイレベルに遷移し更に遅延素子D2で遅延して伝播し信号Cがハイレベルに遷移することでハイレベルに遷移し、制御回路CCの出力Bのハイレベル遷移に応じてローレベルに遷移する。出力Dのハイレベル期間は、出力Fのハイレベル期間に包含される。
制御回路CCの出力Bのローレベル遷移の際、制御信号DRVHはハイレベルに維持されているため、出力Bのローレベル遷移に応じて排他的論理和回路EXORの出力Dはハイレベルに遷移する。この状態は、制御回路CCの出力Aのローレベル遷移が遅延素子D1で遅延されて伝播し制御信号DRVHがローレベルに遷移し更に遅延素子D2で遅延して伝播し信号Cがローレベルに遷移するまで継続する。これにより、排他的論理和回路EXORの入力は共にローレベルとなり出力Dはローレベルに遷移する。このとき、排他的論理和回路EXORの出力Fは、制御回路CCの出力Bのローレベル遷移が遅延素子D3で遅延されて伝播し制御信号DRVLがローレベルに遷移し更に遅延素子D4で遅延して伝播し信号Eがローレベルに遷移することでハイレベルに遷移し、制御回路CCの出力Aのローレベル遷移に応じてローレベルに遷移する。出力Fのハイレベル期間は、出力Dのハイレベル期間に包含される。
P型基板を使用した同期整流用FET内蔵のDCDC変換装置において、短絡防止期間中に同期整流用FETに流れるコイル電流による電力消費を、同期整流用FETのデバイス構造を利用して寄生素子を構成することにより低減し、DCDC変換装置の変換効率を改善することができる。
同期整流用FETのバックゲートに加えるバイアス電圧をPN接合の順方向電圧未満の電圧値に設定する。これにより、端子LXの電位の低下を同期整流用FETのバックゲート・ドレイン間に存在する寄生ダイオードの順方向電圧に比して小さく抑えることが可能となり、消費電力の低減が行える。
(付記1)
P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、
前記N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部を備え、
前記N型トランジスタは、前記P型基板とはNwellによって分離されたP型バックゲートを備え、
前記第1バイアス電圧部は前記P型バックゲートに接続されてなることを特徴とするDCDC変換装置。
(付記2)
前記第1バイアス電圧は、PN接合の順方向電圧未満の電圧であることを特徴とする付記1に記載のDCDC変換装置。
(付記3)
前記第1バイアス電圧は、メイントランジスタと前記N型トランジスタとが共に非導通である短絡防止期間に、前記P型バックゲート、前記N型トランジスタのソース、およびドレインを、ベース、コレクタ、およびエミッタとする寄生NPNトランジスタが導通するための前記ベースへの注入キャリアを供給する電圧であることを特徴とする付記1または2に記載のDCDC変換装置。
(付記4)
P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、
前記N型トランジスタは、前記P型基板とはNwellによって分離されたP型バックゲートを備え、
前記N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部と、
前記N型トランジスタのソースと同電圧あるいは該ソースに比して低電圧の第2バイアス電圧を印加する第2バイアス電圧部と、
前記第1バイアス電圧部と前記第2バイアス電圧部の何れかを選択して前記P型バックゲートに接続するスイッチ部とを備え、
前記スイッチ部は、前記P型バックゲートに、メイントランジスタと前記N型トランジスタとが共に非導通状態である短絡防止期間に前記第1バイアス電圧部を接続し、前記メイントランジスタが導通状態であり前記N型トランジスタが非導通状態である期間に前記第2バイアス電圧部を接続することを特徴とするDCDC変換装置。
(付記5)
前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする付記4に記載のDCDC変換装置。
(付記6)
前記スイッチ部は、前記メイントランジスタの導通制御と前記N型トランジスタの導通制御との間での制御状態における排他的論理和により切り替え制御が行われることを特徴とする付記4に記載のDCDC変換装置。
(付記7)
前記メイントランジスタと前記N型トランジスタとの接続点の電圧を所定電圧と比較する比較器を備え、
前記比較器により前記接続点の電圧が前記所定電圧を下回ることを、前記P型バックゲートが前記第1バイアス電圧部に接続されることの条件とすることを特徴とする付記5または6に記載のDCDC変換装置。
(付記8)
前記メイントランジスタを導通指令する第1制御信号の指令開始のタイミングに遅延を付与する第1遅延素子を備え、
前記スイッチ部は、前記第1制御信号の指令解除のタイミングに応じて前記第1バイアス電圧部を接続し、前記第1遅延素子から出力される信号に応じて前記第2バイアス電圧部を接続することを特徴とする付記4に記載のDCDC変換装置。
(付記9)
前記メイントランジスタを導通指令する第1制御信号の指令開始のタイミングに遅延を付与する第2遅延素子と、
前記N型トランジスタを導通指令する第2制御信号の指令開始のタイミングに遅延を付与する第3遅延素子とを備え、
前記スイッチ部は、前記第1制御信号の指令解除のタイミングに応じて前記第1バイアス電圧部を接続し、前記第3遅延素子から出力される信号に応じて前記第2バイアス電圧部を接続すると共に、前記第2制御信号の指令解除のタイミングに応じて前記第1バイアス電圧部を接続し、前記第2遅延素子から出力される信号に応じて前記第2バイアス電圧部を接続することを特徴とする付記4に記載のDCDC変換装置。
HF メイン側FET
LF 同期整流用FET
TR 寄生NPNトランジスタ
DRVH、DRVL ゲート制御信号
BG バックゲート
S ソース
G ゲート
D ドレイン
BD1 第1寄生ダイオード
BD2 第2寄生ダイオード
SW1乃至SW6 スイッチ
CM 比較回路
D1乃至D4 遅延素子
P−sub P型基板
VDS ドレイン−ソース間電圧
VBS バックゲート−ソース間電圧
VGS ゲート−ソース間電圧
Vin 入力電圧
Vout 出力電圧
Claims (8)
- P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、
前記N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部を備え、
前記N型トランジスタは、前記P型基板とはNwellによって分離されたP型バックゲートを備え、
前記第1バイアス電圧部は前記P型バックゲートに接続されてなることを特徴とするDCDC変換装置。 - 前記第1バイアス電圧は、PN接合の順方向電圧未満の電圧であることを特徴とする請求項1に記載のDCDC変換装置。
- 前記第1バイアス電圧は、メイントランジスタと前記N型トランジスタとが共に非導通である短絡防止期間に、前記P型バックゲート、前記N型トランジスタのソース、およびドレインを、ベース、コレクタ、およびエミッタとする寄生NPNトランジスタが導通するための前記ベースへの注入キャリアを供給する電圧であることを特徴とする請求項1または2に記載のDCDC変換装置。
- P型基板上に構成され同期整流用のN型トランジスタを内蔵するDCDC変換装置であって、
前記N型トランジスタは、前記P型基板とはNwellによって分離されたP型バックゲートを備え、
前記N型トランジスタのソースに比して高電圧の第1バイアス電圧を印加する第1バイアス電圧部と、
前記N型トランジスタのソースと同電圧あるいは該ソースに比して低電圧の第2バイアス電圧を印加する第2バイアス電圧部と、
前記第1バイアス電圧部と前記第2バイアス電圧部の何れかを選択して前記P型バックゲートに接続するスイッチ部とを備え、
前記スイッチ部は、前記P型バックゲートに、メイントランジスタと前記N型トランジスタとが共に非導通状態である短絡防止期間に前記第1バイアス電圧部を接続し、前記メイントランジスタが導通状態であり前記N型トランジスタが非導通状態である期間に前記第2バイアス電圧部を接続することを特徴とするDCDC変換装置。 - 前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする請求項4に記載のDCDC変換装置。
- 前記スイッチ部は、前記メイントランジスタの導通制御と前記N型トランジスタの導通制御との間での制御状態における排他的論理和により切り替え制御が行われることを特徴とする請求項4に記載のDCDC変換装置。
- 前記メイントランジスタと前記N型トランジスタとの接続点の電圧を所定電圧と比較する比較器を備え、
前記比較器により前記接続点の電圧が前記所定電圧を下回ることを、前記P型バックゲートが前記第1バイアス電圧部に接続されることの条件とすることを特徴とする請求項5または6に記載のDCDC変換装置。 - 前記メイントランジスタを導通指令する第1制御信号の指令開始のタイミングに遅延を付与する第1遅延素子を備え、
前記スイッチ部は、前記第1制御信号の指令解除のタイミングに応じて前記第1バイアス電圧部を接続し、前記第1遅延素子から出力される信号に応じて前記第2バイアス電圧部を接続することを特徴とする請求項4に記載のDCDC変換装置。
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