JP2001284475A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP2001284475A JP2001284475A JP2000089834A JP2000089834A JP2001284475A JP 2001284475 A JP2001284475 A JP 2001284475A JP 2000089834 A JP2000089834 A JP 2000089834A JP 2000089834 A JP2000089834 A JP 2000089834A JP 2001284475 A JP2001284475 A JP 2001284475A
- Authority
- JP
- Japan
- Prior art keywords
- switching
- switch
- integrated circuit
- parasitic
- parasitic transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 寄生素子に流れる電流を防止し、消費電力を
低減させることのできる集積回路を提供することを目的
とする。 【解決手段】 上記の課題を解決するため、電界効果ト
ランジスタを有する集積回路において、電界効果トラン
ジスタ（ｂ）の寄生トランジスタ（Ｔｒ２）のベース
（ｂ−４）と寄生トランジスタ（Ｔｒ２）のオフ電圧と
なる電源との間に接続され、電界効果トランジスタ
（ｂ）のゲート電圧に応じてオン・オフするスイッチ手
段（２２）を有することを特徴とする。このように、電
界効果トランジスタ（ｂ）を有する切替回路（１８）の
寄生トランジスタ（Ｔｒ２）のベース（ｂ−４）をオフ
電圧にするスイッチ手段（２２）を有することにより、
寄生トランジスタ（Ｔｒ２）を流れる寄生電流を防ぐこ
とができ、集積回路の消費電力を低減させることができ
る。
低減させることのできる集積回路を提供することを目的
とする。 【解決手段】 上記の課題を解決するため、電界効果ト
ランジスタを有する集積回路において、電界効果トラン
ジスタ（ｂ）の寄生トランジスタ（Ｔｒ２）のベース
（ｂ−４）と寄生トランジスタ（Ｔｒ２）のオフ電圧と
なる電源との間に接続され、電界効果トランジスタ
（ｂ）のゲート電圧に応じてオン・オフするスイッチ手
段（２２）を有することを特徴とする。このように、電
界効果トランジスタ（ｂ）を有する切替回路（１８）の
寄生トランジスタ（Ｔｒ２）のベース（ｂ−４）をオフ
電圧にするスイッチ手段（２２）を有することにより、
寄生トランジスタ（Ｔｒ２）を流れる寄生電流を防ぐこ
とができ、集積回路の消費電力を低減させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に係り、
特に電界効果トランジスタ（ＦＥＴ）を内蔵する集積回
路に関する。
特に電界効果トランジスタ（ＦＥＴ）を内蔵する集積回
路に関する。
【０００２】
【従来の技術】近年、集積回路は、その構造上各種の寄
生素子が存在する。例えば、Ｎ形半導体基板に形成され
たｎチャネルＦＥＴの場合、寄生素子としてのＮＰＮ形
トランジスタが存在する。
生素子が存在する。例えば、Ｎ形半導体基板に形成され
たｎチャネルＦＥＴの場合、寄生素子としてのＮＰＮ形
トランジスタが存在する。
【０００３】図６は、従来の集積回路の一例の回路構成
図である。
図である。
【０００４】図６において、集積回路（ＩＣ）１０は音
声処理回路７、切替回路５、スイッチ３、電源１、２で
構成される。この集積回路１０は、音声入力端子６から
音声信号が入力され、音声処理回路７によって、音声信
号の増幅等が行われる。音声処理された音声信号は音声
信号端子８から、切替端子４に応じて音声出力端子９に
供給される。
声処理回路７、切替回路５、スイッチ３、電源１、２で
構成される。この集積回路１０は、音声入力端子６から
音声信号が入力され、音声処理回路７によって、音声信
号の増幅等が行われる。音声処理された音声信号は音声
信号端子８から、切替端子４に応じて音声出力端子９に
供給される。
【０００５】切替回路５ではスイッチ３の切り替えによ
って、切り替え処理が行われる。スイッチ３は電源１ま
たは電源２のいずれかに切り替えられることにより、音
声出力のオン・オフの切り替えを行う。切替回路５はＦ
ＥＴを用いてスイッチ３の切替を基に切り替え処理を行
うが、ＦＥＴに寄生素子のトランジスタが存在する。
って、切り替え処理が行われる。スイッチ３は電源１ま
たは電源２のいずれかに切り替えられることにより、音
声出力のオン・オフの切り替えを行う。切替回路５はＦ
ＥＴを用いてスイッチ３の切替を基に切り替え処理を行
うが、ＦＥＴに寄生素子のトランジスタが存在する。
【０００６】図７は、従来の一例である切替回路の回路
構成を示す図である。
構成を示す図である。
【０００７】図７において、切替回路５は、スイッチ
３、切替端子４と接続される。切替回路５では、スイッ
チ３の電源１又は電源２の接続によって、切り替え処理
が行われ、切り替え処理によって生成された切替信号
は、切替端子４に送られる。
３、切替端子４と接続される。切替回路５では、スイッ
チ３の電源１又は電源２の接続によって、切り替え処理
が行われ、切り替え処理によって生成された切替信号
は、切替端子４に送られる。
【０００８】切替回路５は、抵抗Ｒ１、Ｒ２、ＦＥＴ
ａ、電源２４から構成される。ＦＥＴａには、その構造
上寄生トランジスタＴｒ１が寄生する。
ａ、電源２４から構成される。ＦＥＴａには、その構造
上寄生トランジスタＴｒ１が寄生する。
【０００９】抵抗Ｒ１は、スイッチ３とＦＥＴａと接続
される。抵抗Ｒ２は、抵抗Ｒ１と寄生トランジスタＴｒ
１のベースに接続される。ＦＥＴａにおいて、ゲートａ
−１は抵抗Ｒ１、Ｒ２に接続され、ドレインａ−２は切
替端子４と接続され、ソースａ−３はＧＮＤに接続され
る。寄生トランジスタＴｒ１において、ベースがＦＥＴ
ａに接続され、コレクタが電源２４に接続され、エミッ
タがＧＮＤに接続される。
される。抵抗Ｒ２は、抵抗Ｒ１と寄生トランジスタＴｒ
１のベースに接続される。ＦＥＴａにおいて、ゲートａ
−１は抵抗Ｒ１、Ｒ２に接続され、ドレインａ−２は切
替端子４と接続され、ソースａ−３はＧＮＤに接続され
る。寄生トランジスタＴｒ１において、ベースがＦＥＴ
ａに接続され、コレクタが電源２４に接続され、エミッ
タがＧＮＤに接続される。
【００１０】電源２４のドレイン電圧Ｖｄｄが集積回路
全体に印加され、スイッチ３の切替に応じてＦＥＴａの
ゲートａ−１に電圧が印加されると、ＦＥＴａのオン・
オフが切り替えられる。ＦＥＴａがオンする時、ドレイ
ンａ−２からソースａ−３に電流が流れる。
全体に印加され、スイッチ３の切替に応じてＦＥＴａの
ゲートａ−１に電圧が印加されると、ＦＥＴａのオン・
オフが切り替えられる。ＦＥＴａがオンする時、ドレイ
ンａ−２からソースａ−３に電流が流れる。
【００１１】同時に、スイッチ３に接続された電源によ
ってバックゲートａ−４が制御される。バックゲートａ
−４に電源が供給されると、寄生トランジスタＴｒ１の
ベースに電流が流れ、寄生トランジスタＴｒ１がオンす
ることにより、基板３４（図８）から電流が流れる。
ってバックゲートａ−４が制御される。バックゲートａ
−４に電源が供給されると、寄生トランジスタＴｒ１の
ベースに電流が流れ、寄生トランジスタＴｒ１がオンす
ることにより、基板３４（図８）から電流が流れる。
【００１２】図８に、従来の一例である切替回路のＦＥ
Ｔの断面図を示す。
Ｔの断面図を示す。
【００１３】図８に示すＦＥＴａは、ｎ形半導体基板３
４上に形成されたｐ形拡散層３３に形成される。また、
ＦＥＴａはアルミ等の金属で形成された電極３１、絶縁
膜３０、ｎ形拡散層３２により構成される。このＦＥＴ
ａはｎチャネルのＦＥＴであり、ｎ形半導体基板３４に
は、電源２４から電圧Ｖｄｄが印加される。
４上に形成されたｐ形拡散層３３に形成される。また、
ＦＥＴａはアルミ等の金属で形成された電極３１、絶縁
膜３０、ｎ形拡散層３２により構成される。このＦＥＴ
ａはｎチャネルのＦＥＴであり、ｎ形半導体基板３４に
は、電源２４から電圧Ｖｄｄが印加される。
【００１４】ＦＥＴａは、ゲートａ−１がハイレベルに
なるとオンし、ローレベルになるとオフする。ＦＥＴａ
には、ｎ形半導体基板３４がコレクタ、Ｐ形拡散層３３
がベース、ｎ形拡散層３２がエミッタとして作用し、Ｎ
ＰＮ形トランジスタＴｒ１が構造的に存在する。このた
め、バックゲートａ−４に電圧を印加すると、この寄生
トランジスタＴｒ１のベースに電圧が印加され、寄生ト
ランジスタＴｒ１がオンすると、コレクタ電流がｎ形半
導体基板３４からｐ形拡散層３３、ｎ形拡散層３２へと
流れる。
なるとオンし、ローレベルになるとオフする。ＦＥＴａ
には、ｎ形半導体基板３４がコレクタ、Ｐ形拡散層３３
がベース、ｎ形拡散層３２がエミッタとして作用し、Ｎ
ＰＮ形トランジスタＴｒ１が構造的に存在する。このた
め、バックゲートａ−４に電圧を印加すると、この寄生
トランジスタＴｒ１のベースに電圧が印加され、寄生ト
ランジスタＴｒ１がオンすると、コレクタ電流がｎ形半
導体基板３４からｐ形拡散層３３、ｎ形拡散層３２へと
流れる。
【００１５】図９は、従来の一例である切替回路の各素
子のタイミングチャートを示す図である。
子のタイミングチャートを示す図である。
【００１６】図９において、切替回路５のスイッチ３
が、電源１または電源２の切り替えによって集積回路の
音声出力を切り替えている。スイッチ３が電源２に接続
した時に音声を出力し、電源１に接続した時、音声を出
力しないものとする。スイッチ３が電源２に接続されて
いる場合、ＦＥＴａのゲートａ−１は電圧が印加され
ず、ローレベルとなる。ＦＥＴａは、ゲートａ−１に電
圧が印加されていない場合、オフとなる。この時、寄生
トランジスタＴｒ１のバックゲートａ−４はローレベル
となるため、ベース電圧はローレベルとなりオフする。
よって、スイッチ３が電源２に接続されている場合、寄
生トランジスタＴｒ１はオフとなる。
が、電源１または電源２の切り替えによって集積回路の
音声出力を切り替えている。スイッチ３が電源２に接続
した時に音声を出力し、電源１に接続した時、音声を出
力しないものとする。スイッチ３が電源２に接続されて
いる場合、ＦＥＴａのゲートａ−１は電圧が印加され
ず、ローレベルとなる。ＦＥＴａは、ゲートａ−１に電
圧が印加されていない場合、オフとなる。この時、寄生
トランジスタＴｒ１のバックゲートａ−４はローレベル
となるため、ベース電圧はローレベルとなりオフする。
よって、スイッチ３が電源２に接続されている場合、寄
生トランジスタＴｒ１はオフとなる。
【００１７】一方、スイッチ３が電源１に接続されてい
る場合、ゲートａ−１に電圧が印加され、ハイレベルと
なる。ＦＥＴａは、ゲートａ−１に電圧が印加されるた
め、ドレインａ−２からソースａ−３に電流が流れ、オ
ンとなる。この時、寄生トランジスタＴｒ１は、バック
ゲートａ−４に電流が流れ、ベースに電圧が印加され
る。よって、スイッチ３が電源１に接続されている場
合、寄生トランジスタＴｒ１はオンとなり、ＦＥＴａの
ソースを介して接地に寄生電流が流れる。
る場合、ゲートａ−１に電圧が印加され、ハイレベルと
なる。ＦＥＴａは、ゲートａ−１に電圧が印加されるた
め、ドレインａ−２からソースａ−３に電流が流れ、オ
ンとなる。この時、寄生トランジスタＴｒ１は、バック
ゲートａ−４に電流が流れ、ベースに電圧が印加され
る。よって、スイッチ３が電源１に接続されている場
合、寄生トランジスタＴｒ１はオンとなり、ＦＥＴａの
ソースを介して接地に寄生電流が流れる。
【００１８】
【発明が解決しようとする課題】上述のように、ＦＥＴ
ａはその構造上寄生トランジスタが存在し、ＦＥＴａの
バックゲートに電圧が印加されると、寄生トランジスタ
に電流が流れ、電流を不要に消費してしまうという問題
点があった。
ａはその構造上寄生トランジスタが存在し、ＦＥＴａの
バックゲートに電圧が印加されると、寄生トランジスタ
に電流が流れ、電流を不要に消費してしまうという問題
点があった。
【００１９】従って、本発明は上記従来の問題点を解決
し、寄生素子に流れる電流を防止し、消費電力を低減さ
せることのできる集積回路を提供することを目的とす
る。
し、寄生素子に流れる電流を防止し、消費電力を低減さ
せることのできる集積回路を提供することを目的とす
る。
【００２０】
【課題を解決するための手段】請求項１に記載の発明
は、電界効果トランジスタを有する集積回路において、
電界効果トランジスタ（ｂ）の寄生トランジスタ（Ｔｒ
２）のベース（ｂ−４）と寄生トランジスタ（Ｔｒ２）
のオフ電圧となる電源との間に接続され、電界効果トラ
ンジスタ（ｂ）のゲート電圧に応じてオン・オフするス
イッチ手段（２２）を有することを特徴とする。
は、電界効果トランジスタを有する集積回路において、
電界効果トランジスタ（ｂ）の寄生トランジスタ（Ｔｒ
２）のベース（ｂ−４）と寄生トランジスタ（Ｔｒ２）
のオフ電圧となる電源との間に接続され、電界効果トラ
ンジスタ（ｂ）のゲート電圧に応じてオン・オフするス
イッチ手段（２２）を有することを特徴とする。
【００２１】請求項１に記載の発明によれば、電界効果
トランジスタ（ｂ）を有する切替回路（１８）の寄生ト
ランジスタ（Ｔｒ２）のベース（ｂ−４）をオフ電圧に
するスイッチ手段（２２）を有することにより、寄生ト
ランジスタ（Ｔｒ２）を流れる寄生電流を防ぐことがで
き、集積回路の消費電力を低減させることができる。
トランジスタ（ｂ）を有する切替回路（１８）の寄生ト
ランジスタ（Ｔｒ２）のベース（ｂ−４）をオフ電圧に
するスイッチ手段（２２）を有することにより、寄生ト
ランジスタ（Ｔｒ２）を流れる寄生電流を防ぐことがで
き、集積回路の消費電力を低減させることができる。
【００２２】請求項２に記載の発明は、スイッチ手段
（２２）が、前記電界効果トランジスタ（ｂ）のバック
ゲートと寄生トランジスタ（Ｔｒ２）のオフ電圧との間
に接続されることを特徴とする。
（２２）が、前記電界効果トランジスタ（ｂ）のバック
ゲートと寄生トランジスタ（Ｔｒ２）のオフ電圧との間
に接続されることを特徴とする。
【００２３】請求項２に記載の発明によれば、スイッチ
手段（２２）を切替回路（１８）の電界効果トランジス
タ（ｂ）のバックゲートと、グランドに接続することに
より、寄生トランジスタ（Ｔｒ２）に流れる寄生電流を
防ぐことができ、集積回路の消費電力を低減させること
ができる。
手段（２２）を切替回路（１８）の電界効果トランジス
タ（ｂ）のバックゲートと、グランドに接続することに
より、寄生トランジスタ（Ｔｒ２）に流れる寄生電流を
防ぐことができ、集積回路の消費電力を低減させること
ができる。
【００２４】尚、上記の括弧内の符号は本発明の理解を
容易にするために付したものであり、一例に過ぎず、こ
れらに限定されるものではない。
容易にするために付したものであり、一例に過ぎず、こ
れらに限定されるものではない。
【００２５】
【発明の実施の形態】図１は、本発明の一実施例である
切替回路が設けられた集積回路を示す図である。
切替回路が設けられた集積回路を示す図である。
【００２６】図１において、集積回路（ＩＣ）１２は音
声処理回路１４、切替回路１８、スイッチ１９、電源２
０、２１で構成される。この集積回路１２は、音声入力
端子１３であるＡから音声信号が入力され、音声処理回
路１４によって、音声信号の増幅等が行われる。音声処
理された音声信号は音声信号端子１５のＢから、切替端
子１７の信号に応じて音声出力端子１６のＣに供給され
る。
声処理回路１４、切替回路１８、スイッチ１９、電源２
０、２１で構成される。この集積回路１２は、音声入力
端子１３であるＡから音声信号が入力され、音声処理回
路１４によって、音声信号の増幅等が行われる。音声処
理された音声信号は音声信号端子１５のＢから、切替端
子１７の信号に応じて音声出力端子１６のＣに供給され
る。
【００２７】切替回路１８ではスイッチ１９の切り替え
によって、切り替え処理が行われる。スイッチ１９は電
源２０または電源２１のいずれかに切り替えられること
により、音声出力のオン・オフの切り替えを行う。切替
回路１８はＦＥＴを用いてスイッチ１９の切り替えに応
じて切り替え処理を行うが、ＦＥＴに寄生トランジスタ
が存在する。このＦＥＴがオンされるとトランジスタが
オンされ、寄生電流が流れる。
によって、切り替え処理が行われる。スイッチ１９は電
源２０または電源２１のいずれかに切り替えられること
により、音声出力のオン・オフの切り替えを行う。切替
回路１８はＦＥＴを用いてスイッチ１９の切り替えに応
じて切り替え処理を行うが、ＦＥＴに寄生トランジスタ
が存在する。このＦＥＴがオンされるとトランジスタが
オンされ、寄生電流が流れる。
【００２８】図２に、本発明の一実施例である集積回路
に関する波形を示す図である。
に関する波形を示す図である。
【００２９】図２のＡの波形は、図１に示した音声入力
端子１３での音声波形である。図２のＢの波形は、音声
処理回路１４の出力波形である。図２のＣの波形は、切
替回路１８の状態を示す波形である。
端子１３での音声波形である。図２のＢの波形は、音声
処理回路１４の出力波形である。図２のＣの波形は、切
替回路１８の状態を示す波形である。
【００３０】Ａの音声波形は、音声処理回路１４で増幅
され、音声信号端子１５に出力される。また、Ｂ、Ｃの
出力波形において、切替回路１８がオフの間は音声処理
回路１４の出力は、音声出力端子１６から出力される。
時刻ｔで切替回路１８がオンすると、音声処理回路１４
の出力は、切替回路１８を介して接地に流れるため、音
声出力端子１６からは音声は出力されない。
され、音声信号端子１５に出力される。また、Ｂ、Ｃの
出力波形において、切替回路１８がオフの間は音声処理
回路１４の出力は、音声出力端子１６から出力される。
時刻ｔで切替回路１８がオンすると、音声処理回路１４
の出力は、切替回路１８を介して接地に流れるため、音
声出力端子１６からは音声は出力されない。
【００３１】次に、切替回路１８について詳細に説明す
る。
る。
【００３２】図３は、本発明の一実施例である切替回路
の回路構成を示す図である。
の回路構成を示す図である。
【００３３】図３において、切替回路１８は、音声出力
端子１６と接地との間に接続される。切替回路１８で
は、スイッチ１９の電源２０と電源２１との切替に応じ
てオン・オフされる。
端子１６と接地との間に接続される。切替回路１８で
は、スイッチ１９の電源２０と電源２１との切替に応じ
てオン・オフされる。
【００３４】切替回路１８は、抵抗Ｒ３、ＦＥＴｂ、ス
イッチ２２で構成される。抵抗Ｒ３はスイッチ１９とＦ
ＥＴｂとの間に接続される。ＦＥＴｂは、ゲートｂ−１
が抵抗Ｒ３に接続され、ドレインｂ−２が切替端子１７
と接続され、ソースｂ−３がＧＮＤに接続される。スイ
ッチ２２は寄生トランジスタＴｒ２のベースとＦＥＴｂ
のバックゲートとＧＮＤとの間に接続される。
イッチ２２で構成される。抵抗Ｒ３はスイッチ１９とＦ
ＥＴｂとの間に接続される。ＦＥＴｂは、ゲートｂ−１
が抵抗Ｒ３に接続され、ドレインｂ−２が切替端子１７
と接続され、ソースｂ−３がＧＮＤに接続される。スイ
ッチ２２は寄生トランジスタＴｒ２のベースとＦＥＴｂ
のバックゲートとＧＮＤとの間に接続される。
【００３５】スイッチ２２は、ＦＥＴｂのゲート電圧が
ハイレベルの時にオンし、ゲート電圧がローレベルの時
にオフする。
ハイレベルの時にオンし、ゲート電圧がローレベルの時
にオフする。
【００３６】スイッチ１９の切替に応じてＦＥＴｂのゲ
ートｂ−１がハイレベルになると、ＦＥＴｂはオンす
る。ＦＥＴｂがオンすると、ドレインｂ−２とソースｂ
−３との間に電流が流れる。
ートｂ−１がハイレベルになると、ＦＥＴｂはオンす
る。ＦＥＴｂがオンすると、ドレインｂ−２とソースｂ
−３との間に電流が流れる。
【００３７】この時、ＦＥＴｂのバックゲートもハイレ
ベルとされると、スイッチ２２がオンされる。スイッチ
２２がオンされると、バックゲートｂ−４に電流が流れ
ず、オフ電圧の電源となるＧＮＤに流れる。よって、寄
生トランジスタＴｒ２のベースに電流は流れずにオフ状
態となる。このスイッチ２２の切替によってバックゲー
トｂ−４に流れる電流を制御することにより、寄生トラ
ンジスタＴｒ２のベースに電流が流れることを防ぐこと
ができる。従って、寄生トランジスタＴｒ２に電流が流
れず、切替回路１８の消費電力を抑えることができる。
ベルとされると、スイッチ２２がオンされる。スイッチ
２２がオンされると、バックゲートｂ−４に電流が流れ
ず、オフ電圧の電源となるＧＮＤに流れる。よって、寄
生トランジスタＴｒ２のベースに電流は流れずにオフ状
態となる。このスイッチ２２の切替によってバックゲー
トｂ−４に流れる電流を制御することにより、寄生トラ
ンジスタＴｒ２のベースに電流が流れることを防ぐこと
ができる。従って、寄生トランジスタＴｒ２に電流が流
れず、切替回路１８の消費電力を抑えることができる。
【００３８】図４は、本発明の一実施例である切替回路
のＦＥＴの断面図を示す図である。
のＦＥＴの断面図を示す図である。
【００３９】図４に示すＦＥＴｂは、ｎ形半導体基板３
９上に形成されたｐ形拡散層３８に形成される。また、
ＦＥＴｂはアルミ等の金属で形成された電極３５、絶縁
膜３６、ｎ形拡散層３７で構成される。このＦＥＴｂは
ｎチャネルのＦＥＴであり、ｎ形半導体基板３９には、
電源２３から電圧Ｖｄｄが印加される。
９上に形成されたｐ形拡散層３８に形成される。また、
ＦＥＴｂはアルミ等の金属で形成された電極３５、絶縁
膜３６、ｎ形拡散層３７で構成される。このＦＥＴｂは
ｎチャネルのＦＥＴであり、ｎ形半導体基板３９には、
電源２３から電圧Ｖｄｄが印加される。
【００４０】ＦＥＴｂは、ゲートｂ−１がハイレベルに
なるとオンし、ローレベルになるとオフする。
なるとオンし、ローレベルになるとオフする。
【００４１】ゲートｂ−１がハイレベルになると、バッ
クゲートｂ−４もハイレベルとされる。バックゲートｂ
−４がハイレベルとされると、スイッチ２２がオンされ
る。スイッチ２２がオンされると、寄生トランジスタＴ
ｒ２のベースは、ＧＮＤに接続される。よって、寄生ト
ランジスタＴｒ２はオフされる。
クゲートｂ−４もハイレベルとされる。バックゲートｂ
−４がハイレベルとされると、スイッチ２２がオンされ
る。スイッチ２２がオンされると、寄生トランジスタＴ
ｒ２のベースは、ＧＮＤに接続される。よって、寄生ト
ランジスタＴｒ２はオフされる。
【００４２】図５は、本発明の一実施例である切替回路
の各素子のタイミングチャートである。
の各素子のタイミングチャートである。
【００４３】図５において、切替回路１８のスイッチ１
９が、電源２０または電源２１の切り替えによって集積
回路の音声出力をミュートしている。スイッチ１９が電
源２１に接続した時に音声を出力し、電源２０に接続し
た時、音声を出力しないものとする。
９が、電源２０または電源２１の切り替えによって集積
回路の音声出力をミュートしている。スイッチ１９が電
源２１に接続した時に音声を出力し、電源２０に接続し
た時、音声を出力しないものとする。
【００４４】スイッチ１９が電源２０に接続されている
場合、ＦＥＴｂのゲートｂ−１はローレベルとなる。Ｆ
ＥＴｂは、ゲートｂ−１がローレベルのとき、オフす
る。この時、スイッチ２２はオフされる。また、寄生ト
ランジスタＴｒ２のベースはローレベルであるので、寄
生トランジスタＴｒ２はオフとなる。
場合、ＦＥＴｂのゲートｂ−１はローレベルとなる。Ｆ
ＥＴｂは、ゲートｂ−１がローレベルのとき、オフす
る。この時、スイッチ２２はオフされる。また、寄生ト
ランジスタＴｒ２のベースはローレベルであるので、寄
生トランジスタＴｒ２はオフとなる。
【００４５】一方、スイッチ１９が電源２１に接続され
た場合、ゲートｂ−１がハイレベルとなる。ＦＥＴｂ
は、ゲートｂ−１がハイレベルとなるとオンして、ドレ
インｂ−２からソースｂ−３に電流が流れる。
た場合、ゲートｂ−１がハイレベルとなる。ＦＥＴｂ
は、ゲートｂ−１がハイレベルとなるとオンして、ドレ
インｂ−２からソースｂ−３に電流が流れる。
【００４６】この時、スイッチ２２はオンされる。スイ
ッチ２２がオンされると、寄生トランジスタＴｒ２は、
ベースが接地され、オフする。よって、寄生トランジス
タＴｒ２に電流は流れない。
ッチ２２がオンされると、寄生トランジスタＴｒ２は、
ベースが接地され、オフする。よって、寄生トランジス
タＴｒ２に電流は流れない。
【００４７】従って、上記のように、スイッチ２２をオ
ン・オフすることによって、ＦＥＴｂがオンする時、寄
生トランジスタＴｒ２がオンすることを防ぐことができ
る。これにより、寄生トランジスタＴｒ２に流れる寄生
電流を防ぎ、消費電力を抑えることができる。
ン・オフすることによって、ＦＥＴｂがオンする時、寄
生トランジスタＴｒ２がオンすることを防ぐことができ
る。これにより、寄生トランジスタＴｒ２に流れる寄生
電流を防ぎ、消費電力を抑えることができる。
【００４８】尚、本発明は、上記実施例に限定されるも
のではなく、本発明の範囲から逸脱することなく種々の
変形例がなされるものである。
のではなく、本発明の範囲から逸脱することなく種々の
変形例がなされるものである。
【００４９】
【発明の効果】本発明の集積回路によれば、電界効果ト
ランジスタである切替回路の寄生トランジスタのベース
をオフ電圧にするスイッチ手段を有することにより、寄
生トランジスタを流れる寄生電流を防ぐことができ、集
積回路の消費電力を低減させることができる。
ランジスタである切替回路の寄生トランジスタのベース
をオフ電圧にするスイッチ手段を有することにより、寄
生トランジスタを流れる寄生電流を防ぐことができ、集
積回路の消費電力を低減させることができる。
【００５０】また、本発明の集積回路によれば、スイッ
チ手段を切替回路の電界効果トランジスタのバックゲー
トとグランドに接続することにより、寄生トランジスタ
に流れる寄生電流を防ぐことができ、集積回路の消費電
力を低減させることができる。
チ手段を切替回路の電界効果トランジスタのバックゲー
トとグランドに接続することにより、寄生トランジスタ
に流れる寄生電流を防ぐことができ、集積回路の消費電
力を低減させることができる。
【図１】本発明の一実施例である切替回路が設けられた
集積回路を示す図である。
集積回路を示す図である。
【図２】本発明の一実施例である集積回路に関する波形
を示す図である。
を示す図である。
【図３】本発明の一実施例である切替回路の回路構成を
示す図である。
示す図である。
【図４】本発明の一実施例である切替回路のＦＥＴの断
面図を示す図である。
面図を示す図である。
【図５】本発明の一実施例である切替回路の各素子のタ
イミングチャートである。
イミングチャートである。
【図６】従来の集積回路の一例の回路構成図である。
【図７】従来の一例である切替回路の回路構成を示す図
である。
である。
【図８】従来の一例である切替回路のＦＥＴの断面図を
示す。
示す。
【図９】従来の一例である切替回路の各素子のタイミン
グチャートを示す図である。
グチャートを示す図である。
１、２、２０、２１ 電源 ３、１９、２２ スイッチ ４、１７ 切替端子 ５、１８ 切替回路 １０、１２ 集積回路（ＩＣ） ７、１４ 音声処理回路 ａ、ｂ ＦＥＴ Ｔｒ１、Ｔｒ２ 寄生トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/00 Ｆターム(参考） 5F038 AV06 DF01 DF06 DF08 DF17 EZ20 5F048 AC07 BF02 5F064 BB21 BB37 CC09 CC22 FF07 FF24 5J055 AX12 AX53 AX64 EY17 EY29 GX01 GX04 GX07
Claims (2)
- 【請求項１】 電界効果トランジスタを有する集積回路
において、 前記電界効果トランジスタの寄生トランジスタのベース
と該寄生トランジスタのオフ電圧となる電源との間に接
続され、前記電界効果トランジスタのゲート電圧に応じ
てオン・オフするスイッチ手段を有することを特徴とす
る集積回路。 - 【請求項２】 前記スイッチ手段は、前記電界効果トラ
ンジスタのバックゲートと前記寄生トランジスタのオフ
電圧との間に接続されることを特徴とする請求項１記載
の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089834A JP4487373B2 (ja) | 2000-03-28 | 2000-03-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089834A JP4487373B2 (ja) | 2000-03-28 | 2000-03-28 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284475A true JP2001284475A (ja) | 2001-10-12 |
| JP4487373B2 JP4487373B2 (ja) | 2010-06-23 |
Family
ID=18605534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089834A Expired - Fee Related JP4487373B2 (ja) | 2000-03-28 | 2000-03-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4487373B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004059841A1 (ja) * | 2002-12-25 | 2004-07-15 | Nec Corporation | 接地スイッチ回路 |
| JP2007189507A (ja) * | 2006-01-13 | 2007-07-26 | Nec Corp | 高周波スイッチ回路 |
| JP2008067187A (ja) * | 2006-09-08 | 2008-03-21 | Matsushita Electric Ind Co Ltd | ミュート回路、およびそれを備えた半導体集積回路 |
| JP2011254693A (ja) * | 2010-05-07 | 2011-12-15 | Fujitsu Semiconductor Ltd | Ｄｃｄｃ変換装置 |
-
2000
- 2000-03-28 JP JP2000089834A patent/JP4487373B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004059841A1 (ja) * | 2002-12-25 | 2004-07-15 | Nec Corporation | 接地スイッチ回路 |
| JP2007189507A (ja) * | 2006-01-13 | 2007-07-26 | Nec Corp | 高周波スイッチ回路 |
| JP2008067187A (ja) * | 2006-09-08 | 2008-03-21 | Matsushita Electric Ind Co Ltd | ミュート回路、およびそれを備えた半導体集積回路 |
| JP2011254693A (ja) * | 2010-05-07 | 2011-12-15 | Fujitsu Semiconductor Ltd | Ｄｃｄｃ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4487373B2 (ja) | 2010-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001186007A (ja) | 金属酸化膜半導体トランジスタ回路およびそれを用いた半導体集積回路 | |
| JP4714353B2 (ja) | 基準電圧回路 | |
| US7313244B2 (en) | Circuit and method for eliminating pop noise in digital audio amplifier using dual power supply | |
| JP4800688B2 (ja) | ミューティング回路を設けた半導体集積回路 | |
| JP2001284475A (ja) | 集積回路 | |
| JP2004201268A (ja) | パワーゲーティング回路およびそれを動作させる方法 | |
| US20050046464A1 (en) | Step-down voltage output circuit | |
| JP4463946B2 (ja) | 低消費電力回路 | |
| JP4124562B2 (ja) | Ｒｃ時定数回路 | |
| JP2004032619A (ja) | 演算増幅回路 | |
| JP4252774B2 (ja) | 定電流源システムにおける電気回路 | |
| US5166544A (en) | Pseudo Darlington driver acts as Darlington during output slew, but has only 1 VBE drop when fully turned on | |
| JP2002271217A (ja) | ミュート回路 | |
| JP2008053976A (ja) | 半導体装置 | |
| JP2500791B2 (ja) | 演算増幅回路 | |
| JPH06303117A (ja) | スタートアップ回路 | |
| KR100256987B1 (ko) | 출력회로 | |
| JPH0653800A (ja) | 出力回路 | |
| JP2005191896A (ja) | 出力ドライブ回路を備える半導体集積回路 | |
| JPH07131324A (ja) | 半導体回路 | |
| JP3361873B2 (ja) | 半導体集積回路における入出力バッファ回路 | |
| JP3234159B2 (ja) | 出力回路 | |
| JP3068355B2 (ja) | インバータ回路 | |
| JP2002314393A (ja) | 低しきい値ｍｏｓトランジスタの電源スタンバイ回路 | |
| JP2008067187A (ja) | ミュート回路、およびそれを備えた半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070206 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100309 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100322 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4487373 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |