JP3234159B2 - 出力回路 - Google Patents
出力回路Info
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- JP3234159B2 JP3234159B2 JP18486496A JP18486496A JP3234159B2 JP 3234159 B2 JP3234159 B2 JP 3234159B2 JP 18486496 A JP18486496 A JP 18486496A JP 18486496 A JP18486496 A JP 18486496A JP 3234159 B2 JP3234159 B2 JP 3234159B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路に関し、
特に集積回路の出力回路に係わる。
特に集積回路の出力回路に係わる。
【０００２】
【従来の技術】図６は、集積回路に設けられた従来の出
力回路を示す。集積回路内で生成された入力信号Ｓは、
バッファＢ１を介して、ＮＰＮトランジスタＱ１のベー
スに供給される。トランジスタＱ１のコレクタは抵抗Ｒ
２を介して電源電位に接続される。トランジスタＱ１の
エミッタは抵抗Ｒ１を介して接地されるとともに、ＮＰ
ＮトランジスタＱ２のベースに接続される。トランジス
タＱ２のエミッタは接地され、トランジスタＱ２のコレ
クタは出力端子に接続される。出力端子には、外部負荷
が接続される。
力回路を示す。集積回路内で生成された入力信号Ｓは、
バッファＢ１を介して、ＮＰＮトランジスタＱ１のベー
スに供給される。トランジスタＱ１のコレクタは抵抗Ｒ
２を介して電源電位に接続される。トランジスタＱ１の
エミッタは抵抗Ｒ１を介して接地されるとともに、ＮＰ
ＮトランジスタＱ２のベースに接続される。トランジス
タＱ２のエミッタは接地され、トランジスタＱ２のコレ
クタは出力端子に接続される。出力端子には、外部負荷
が接続される。
【０００３】
【発明が解決しようとする課題】このオープンコレクタ
回路において、トランジスタＱ２は飽和領域で動作する
ように設計されている。ただし、トランジスタＱ２が飽
和領域に達するまでは、トランジスタＱ１のベース電流
にｈｆｅの２乗を掛けた電流がトランジスタＱ２に流れ
る。
回路において、トランジスタＱ２は飽和領域で動作する
ように設計されている。ただし、トランジスタＱ２が飽
和領域に達するまでは、トランジスタＱ１のベース電流
にｈｆｅの２乗を掛けた電流がトランジスタＱ２に流れ
る。
【０００４】そのため、入力信号Ｓがハイレベルからロ
ーレベルになり出力端子の電位が立ち下がる時、トラン
ジスタＱ２は活性領域にあるため、トランジスタＱ２の
ベース電流のｈｆｅ倍の過電流がトランジスタＱ２に流
れる。図７は、出力回路の立ち下がり時にトランジスタ
Ｑ２を流れている電流の波形を示す。これは、シミュレ
ーションにより得たものである。図７に示す、出力回路
の立ち下がり時に過電流が生じてしまう。この過電流に
より、接地電位が浮き上がったり、ノイズが発生すると
いう問題が生じる。
ーレベルになり出力端子の電位が立ち下がる時、トラン
ジスタＱ２は活性領域にあるため、トランジスタＱ２の
ベース電流のｈｆｅ倍の過電流がトランジスタＱ２に流
れる。図７は、出力回路の立ち下がり時にトランジスタ
Ｑ２を流れている電流の波形を示す。これは、シミュレ
ーションにより得たものである。図７に示す、出力回路
の立ち下がり時に過電流が生じてしまう。この過電流に
より、接地電位が浮き上がったり、ノイズが発生すると
いう問題が生じる。
【０００５】本発明は、上記課題に鑑みてなされたもの
で、出力回路の立ち下がり時に流れる過電流を削減し
て、接地電位が浮き上がりノイズが発生することを防止
することを目的とする。
で、出力回路の立ち下がり時に流れる過電流を削減し
て、接地電位が浮き上がりノイズが発生することを防止
することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明の出力回路は、出力端子と接地電位間に設け
られた第１のトランジスタと、第１のトランジスタのベ
ースと電源間にダーリントン接続された第２のトランジ
スタと、第１のトランジスタのベースと接地電位間に設
けられ、ゲートが出力端子に接続され、出力端子の電位
が立ち下がり始めた時に導通し第１のトランジスタのベ
ース電流を削減するＮチャネルトランジスタと、第２の
トランジスタのベースと第１のトランジスタのベース間
に設けられ、ゲートが出力端子に接続され、出力端子の
電位が立ち下がると導通し第１のトランジスタのベース
電流を削減するＰチャネルトランジスタとを具備する。
め、本発明の出力回路は、出力端子と接地電位間に設け
られた第１のトランジスタと、第１のトランジスタのベ
ースと電源間にダーリントン接続された第２のトランジ
スタと、第１のトランジスタのベースと接地電位間に設
けられ、ゲートが出力端子に接続され、出力端子の電位
が立ち下がり始めた時に導通し第１のトランジスタのベ
ース電流を削減するＮチャネルトランジスタと、第２の
トランジスタのベースと第１のトランジスタのベース間
に設けられ、ゲートが出力端子に接続され、出力端子の
電位が立ち下がると導通し第１のトランジスタのベース
電流を削減するＰチャネルトランジスタとを具備する。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施例を
示す。図１に示す回路は、図６に示した従来の回路にＰ
チャネルトランジスタＭ１とＮチャネルトランジスタＭ
２を付加したものである。
施の形態を説明する。図１は、本発明の第１の実施例を
示す。図１に示す回路は、図６に示した従来の回路にＰ
チャネルトランジスタＭ１とＮチャネルトランジスタＭ
２を付加したものである。
【０００８】すなわち、例えば集積回路内で生成された
入力信号Ｓは、バッファＢ１を介してＮＰＮトランジス
タＱ１のベースに供給される。トランジスタＱ１のコレ
クタは抵抗Ｒ２を介して電源電位に接続され、トランジ
スタＱ１のベースにはＰチャネルトランジスタＭ１のソ
ースが接続される。トランジスタＭ１のドレインはトラ
ンジスタＱ２のベースに接続され、トランジスタＭ１の
ゲートはトランジスタＱ２のコレクタに接続される。ま
た、ＮチャネルトランジスタＭ２のドレインはトランジ
スタＱ２のベースに接続され、トランジスタＭ２のソー
スは接地され、トランジスタＭ２のゲートはトランジス
タＱ２のコレクタに接続される。トランジスタのＱ１の
エミッタは抵抗Ｒ１を介して接地されるとともに、ＮＰ
ＮトランジスタＱ２のベースに接続される。トランジス
タＱ２のエミッタは接地され、トランジスタＱ２のコレ
クタは出力端子に接続される。出力端子には、外部負荷
が接続される。
入力信号Ｓは、バッファＢ１を介してＮＰＮトランジス
タＱ１のベースに供給される。トランジスタＱ１のコレ
クタは抵抗Ｒ２を介して電源電位に接続され、トランジ
スタＱ１のベースにはＰチャネルトランジスタＭ１のソ
ースが接続される。トランジスタＭ１のドレインはトラ
ンジスタＱ２のベースに接続され、トランジスタＭ１の
ゲートはトランジスタＱ２のコレクタに接続される。ま
た、ＮチャネルトランジスタＭ２のドレインはトランジ
スタＱ２のベースに接続され、トランジスタＭ２のソー
スは接地され、トランジスタＭ２のゲートはトランジス
タＱ２のコレクタに接続される。トランジスタのＱ１の
エミッタは抵抗Ｒ１を介して接地されるとともに、ＮＰ
ＮトランジスタＱ２のベースに接続される。トランジス
タＱ２のエミッタは接地され、トランジスタＱ２のコレ
クタは出力端子に接続される。出力端子には、外部負荷
が接続される。
【０００９】この回路において、入力信号Ｓがハイレベ
ルである場合、トランジスタＱ１、Ｑ２はオフしてお
り、出力端子はハイレベルにある。トランジスタＭ２は
オンするが、トランジスタＱ１はオフしており、トラン
ジスタＭ２には電流が流れない。よって、入力信号Ｓが
ハイレベルの時、図１に示した回路は図６に示した従来
の回路と同等の動作をする。
ルである場合、トランジスタＱ１、Ｑ２はオフしてお
り、出力端子はハイレベルにある。トランジスタＭ２は
オンするが、トランジスタＱ１はオフしており、トラン
ジスタＭ２には電流が流れない。よって、入力信号Ｓが
ハイレベルの時、図１に示した回路は図６に示した従来
の回路と同等の動作をする。
【００１０】入力信号Ｓがハイレベルからローレベルに
なる時、トランジスタＱ２はオンするが初めは活性領域
にある。このとき、すなわち出力電位であるトランジス
タＱ２のコレクタ電位が立ち下がり始めたときは、トラ
ンジスタＭ２はオンしており、トランジスタＱ１のエミ
ッタ電流はトランジスタＭ２を流れる。そのため、トラ
ンジスタＱ２のベース電流は減り、トランジスタＱ２の
コレクタ電流を減らすことができる。
なる時、トランジスタＱ２はオンするが初めは活性領域
にある。このとき、すなわち出力電位であるトランジス
タＱ２のコレクタ電位が立ち下がり始めたときは、トラ
ンジスタＭ２はオンしており、トランジスタＱ１のエミ
ッタ電流はトランジスタＭ２を流れる。そのため、トラ
ンジスタＱ２のベース電流は減り、トランジスタＱ２の
コレクタ電流を減らすことができる。
【００１１】出力電位すなわちトランジスタＱ２のコレ
クタ電位が下がると、トランジスタＭ２がオフし、トラ
ンジスタＭ１がオンするようになる。トランジスタＭ１
がオンすると、トランジスタＱ１のベースに供給されて
いた電流はトランジスタＭ１を介してトランジスタＱ２
のベースに直接流れるようになる。トランジスタＭ１が
オンする前は入力信号をトランジスタＱ１によりｈｆｅ
倍した電流がトランジスタＱ２のベースに供給されてい
たため、トランジスタＱ２のベース電流は減ることにな
る。その結果、トランジスタＱ２のコレクタ電流を減ら
すことができる。
クタ電位が下がると、トランジスタＭ２がオフし、トラ
ンジスタＭ１がオンするようになる。トランジスタＭ１
がオンすると、トランジスタＱ１のベースに供給されて
いた電流はトランジスタＭ１を介してトランジスタＱ２
のベースに直接流れるようになる。トランジスタＭ１が
オンする前は入力信号をトランジスタＱ１によりｈｆｅ
倍した電流がトランジスタＱ２のベースに供給されてい
たため、トランジスタＱ２のベース電流は減ることにな
る。その結果、トランジスタＱ２のコレクタ電流を減ら
すことができる。
【００１２】図２は、本実施例の回路の立ち下がり時に
トランジスタＱ２が流している電流の波形を示す。これ
はシミュレーションにより求めたものである。図７に示
した従来の回路におけるシミュレーション結果と比較し
てピーク電流が削減されていることが分かる。
トランジスタＱ２が流している電流の波形を示す。これ
はシミュレーションにより求めたものである。図７に示
した従来の回路におけるシミュレーション結果と比較し
てピーク電流が削減されていることが分かる。
【００１３】このように、トランジスタＭ１、Ｍ２を挿
入することにより、出力回路すなわち出力端子から出力
される電圧の立ち下がり時にトランジスタＱ２のベース
電流を減らして、ピーク電流を削減することができる。
入することにより、出力回路すなわち出力端子から出力
される電圧の立ち下がり時にトランジスタＱ２のベース
電流を減らして、ピーク電流を削減することができる。
【００１４】また、トランジスタＱ２が飽和領域に到達
した場合、トランジスタＭ１のオン抵抗とトランジスタ
Ｍ１を流れる電流により生じる電圧によりトランジスタ
Ｑ１はオンする。このように、トランジスタＱ２が飽和
領域に達すると、本実施例の回路は図６に示した従来の
回路と同様の動作をする。
した場合、トランジスタＭ１のオン抵抗とトランジスタ
Ｍ１を流れる電流により生じる電圧によりトランジスタ
Ｑ１はオンする。このように、トランジスタＱ２が飽和
領域に達すると、本実施例の回路は図６に示した従来の
回路と同様の動作をする。
【００１５】なお、抵抗Ｒ２がなくトランジスタＱ１の
コレクタが直接電源電位に接続されていてもよい。ま
た、抵抗Ｒ１がなくてもピーク電流削減効果を得ること
ができる。
コレクタが直接電源電位に接続されていてもよい。ま
た、抵抗Ｒ１がなくてもピーク電流削減効果を得ること
ができる。
【００１６】図３は、本発明の第２の実施例を示す。以
下、同一の構成要素には同一の符号を付し、説明を省略
する。図３（ａ）に示した回路は、図１に示した回路か
らトランジスタＭ１を除いたものであり、図３（ｂ）に
示した回路は、図１に示した回路からトランジスタＭ２
を除いたものである。
下、同一の構成要素には同一の符号を付し、説明を省略
する。図３（ａ）に示した回路は、図１に示した回路か
らトランジスタＭ１を除いたものであり、図３（ｂ）に
示した回路は、図１に示した回路からトランジスタＭ２
を除いたものである。
【００１７】図３（ａ）に示した回路において、出力回
路の出力電位が立ち下がり始めた時にトランジスタＭ２
がオンしているため、トランジスタＱ１のエミッタ電流
の大部分がトランジスタＭ２を流れ、トランジスタＱ２
のベースには一部しか流れない。その結果、出力回路の
立ち下がり時にトランジスタＱ２のコレクタ電流を削減
し、過電流を減らすことができる。
路の出力電位が立ち下がり始めた時にトランジスタＭ２
がオンしているため、トランジスタＱ１のエミッタ電流
の大部分がトランジスタＭ２を流れ、トランジスタＱ２
のベースには一部しか流れない。その結果、出力回路の
立ち下がり時にトランジスタＱ２のコレクタ電流を削減
し、過電流を減らすことができる。
【００１８】また、図３（ｂ）に示した回路では、出力
回路の出力電位が立ち下がり、トランジスタＱ２のコレ
クタ電位が下がると、トランジスタＭ１がオンする。そ
の結果、トランジスタＱ１のベースに供給されていた電
流はトランジスタＭ１を介してトランジスタＱ２のベー
スに直接流れるようになる。トランジスタＭ１がオンす
る前は入力信号をトランジスタＱ１によりｈｆｅ倍した
電流がトランジスタＱ２のベースに供給されていたた
め、トランジスタＱ２のベース電流を減らすことができ
る。その結果、トランジスタＱ２のコレクタ電流を削減
し、過電流を減らすことができる。
回路の出力電位が立ち下がり、トランジスタＱ２のコレ
クタ電位が下がると、トランジスタＭ１がオンする。そ
の結果、トランジスタＱ１のベースに供給されていた電
流はトランジスタＭ１を介してトランジスタＱ２のベー
スに直接流れるようになる。トランジスタＭ１がオンす
る前は入力信号をトランジスタＱ１によりｈｆｅ倍した
電流がトランジスタＱ２のベースに供給されていたた
め、トランジスタＱ２のベース電流を減らすことができ
る。その結果、トランジスタＱ２のコレクタ電流を削減
し、過電流を減らすことができる。
【００１９】なお、図３（ａ）（ｂ）に示した回路にお
いて、入力信号がハイレベルあるいはローレベルである
場合は、図６に示した回路と同様の動作を行う。図４
は、本発明の第３の実施例を示す。図１に示した実施例
はダーリントン接続されたオープンコレクタ回路に本発
明を適用したものであるのに対し、本実施例は１個のト
ランジスタのみにより構成されたオープンコレクタ回路
に本発明を適用したものである。
いて、入力信号がハイレベルあるいはローレベルである
場合は、図６に示した回路と同様の動作を行う。図４
は、本発明の第３の実施例を示す。図１に示した実施例
はダーリントン接続されたオープンコレクタ回路に本発
明を適用したものであるのに対し、本実施例は１個のト
ランジスタのみにより構成されたオープンコレクタ回路
に本発明を適用したものである。
【００２０】すなわち、例えば集積回路内の他のブロッ
クで生成された入力信号Ｓは、バッファＢ１を介して、
ＮＰＮトランジスタＱ２のベースに供給される。Ｎチャ
ネルトランジスタＭ２のドレインはトランジスタＱ２の
ベースに接続され、トランジスタＭ２のソースは接地さ
れ、トランジスタＭ２のゲートはトランジスタＱ２のコ
レクタに接続される。トランジスタＱ２のベースは抵抗
Ｒ１を介して接地される。トランジスタＱ２のエミッタ
は接地され、トランジスタＱ２のコレクタは出力端子に
接続される。出力端子には、外部負荷が接続される。
クで生成された入力信号Ｓは、バッファＢ１を介して、
ＮＰＮトランジスタＱ２のベースに供給される。Ｎチャ
ネルトランジスタＭ２のドレインはトランジスタＱ２の
ベースに接続され、トランジスタＭ２のソースは接地さ
れ、トランジスタＭ２のゲートはトランジスタＱ２のコ
レクタに接続される。トランジスタＱ２のベースは抵抗
Ｒ１を介して接地される。トランジスタＱ２のエミッタ
は接地され、トランジスタＱ２のコレクタは出力端子に
接続される。出力端子には、外部負荷が接続される。
【００２１】本実施例において、出力回路の立ち下がり
時にトランジスタＭ２がオンしているため、入力信号Ｓ
の大部分がトランジスタＭ２を流れ、トランジスタＱ２
のベースには一部しか流れない。その結果、立ち下がり
時にトランジスタＱ２のコレクタ電流を削減し、過電流
を減らすことができる。
時にトランジスタＭ２がオンしているため、入力信号Ｓ
の大部分がトランジスタＭ２を流れ、トランジスタＱ２
のベースには一部しか流れない。その結果、立ち下がり
時にトランジスタＱ２のコレクタ電流を削減し、過電流
を減らすことができる。
【００２２】図５は、本発明の第４の実施例を示す。図
５（ａ）は、ダーリントン接続された出力トランジスタ
がプッシュプル配置された回路に本発明を適用した回路
例を示す。
５（ａ）は、ダーリントン接続された出力トランジスタ
がプッシュプル配置された回路に本発明を適用した回路
例を示す。
【００２３】図５（ａ）に示した回路において、入力信
号Ｓは、ＮＰＮトランジスタＱ１のベースに供給され
る。トランジスタＱ１のコレクタは電源電位に接続され
る。トランジスタＱ１のベースにはＰチャネルトランジ
スタＭ１のソースが接続され、トランジスタＭ１のドレ
インはトランジスタＱ２のベースに接続され、トランジ
スタＭ１のゲートはトランジスタＱ２のコレクタに接続
される。また、ＮチャネルトランジスタＭ２のドレイン
はトランジスタＱ２のベースに接続され、トランジスタ
Ｍ２のソースは接地され、トランジスタＭ２のゲートは
トランジスタＱ２のコレクタに接続される。トランジス
タＱ１のエミッタは抵抗Ｒ１を介して接地されるととも
に、ＮＰＮトランジスタＱ２のベースに接続される。ト
ランジスタＱ２のエミッタは接地され、トランジスタＱ
２のコレクタは出力端子に接続される。また、信号Ｓの
反転信号／ＳはＮＰＮトランジスタＱ３のベースに供給
され、トランジスタＱ３のコレクタは電源電位に接続さ
れ、トランジスタＱ３のエミッタはトランジスタＱ４の
ベースに接続される。トランジスタＱ４のコレクタは電
源電位に接続され、トランジスタＱ４のエミッタは出力
端子に接続される。出力端子には、外部負荷が接続され
る。
号Ｓは、ＮＰＮトランジスタＱ１のベースに供給され
る。トランジスタＱ１のコレクタは電源電位に接続され
る。トランジスタＱ１のベースにはＰチャネルトランジ
スタＭ１のソースが接続され、トランジスタＭ１のドレ
インはトランジスタＱ２のベースに接続され、トランジ
スタＭ１のゲートはトランジスタＱ２のコレクタに接続
される。また、ＮチャネルトランジスタＭ２のドレイン
はトランジスタＱ２のベースに接続され、トランジスタ
Ｍ２のソースは接地され、トランジスタＭ２のゲートは
トランジスタＱ２のコレクタに接続される。トランジス
タＱ１のエミッタは抵抗Ｒ１を介して接地されるととも
に、ＮＰＮトランジスタＱ２のベースに接続される。ト
ランジスタＱ２のエミッタは接地され、トランジスタＱ
２のコレクタは出力端子に接続される。また、信号Ｓの
反転信号／ＳはＮＰＮトランジスタＱ３のベースに供給
され、トランジスタＱ３のコレクタは電源電位に接続さ
れ、トランジスタＱ３のエミッタはトランジスタＱ４の
ベースに接続される。トランジスタＱ４のコレクタは電
源電位に接続され、トランジスタＱ４のエミッタは出力
端子に接続される。出力端子には、外部負荷が接続され
る。
【００２４】図５（ａ）に示した回路は、入力信号Ｓの
立ち下がり時に図１に示した回路と同様に動作するた
め、立ち下がり時にトランジスタＱ２を流れるピーク電
流を削減することができる。
立ち下がり時に図１に示した回路と同様に動作するた
め、立ち下がり時にトランジスタＱ２を流れるピーク電
流を削減することができる。
【００２５】図５（ｂ）は、図４に示した回路に対し出
力端子と電源電位間にＰＮＰトランジスタを設けたもの
である。すなわち、ＰＮＰトランジスタＱ５のベースは
バッファＢ１の出力端子に接続され、コレクタは出力端
子に接続され、エミッタは電源電位に接続される。
力端子と電源電位間にＰＮＰトランジスタを設けたもの
である。すなわち、ＰＮＰトランジスタＱ５のベースは
バッファＢ１の出力端子に接続され、コレクタは出力端
子に接続され、エミッタは電源電位に接続される。
【００２６】図５（ｂ）に示した回路は、入力信号Ｓの
立ち下がり時に図４に示した回路と同様に動作するた
め、立ち下がり時にトランジスタＱ２を流れるピーク電
流を削減することができる。
立ち下がり時に図４に示した回路と同様に動作するた
め、立ち下がり時にトランジスタＱ２を流れるピーク電
流を削減することができる。
【００２７】このように、本発明はオープンコレクタ回
路だけでなくプッシュプル回路などそれ以外の出力回路
に対しても適用することができる。また、本発明は上記
の実施例に限定されるものではなく、例えば、図５
（ｂ）においてトランジスタＱ５に代えて抵抗を出力端
子と電源電位間に設けた回路でもよい。
路だけでなくプッシュプル回路などそれ以外の出力回路
に対しても適用することができる。また、本発明は上記
の実施例に限定されるものではなく、例えば、図５
（ｂ）においてトランジスタＱ５に代えて抵抗を出力端
子と電源電位間に設けた回路でもよい。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
出力回路の立ち下がり時に出力トランジスタのベースに
供給される電流が削減されるため、出力回路の立ち下が
り時に出力トランジスタを流れる過電流を減らして、接
地電位の浮き上がりやノイズの発生を防止することがで
きる。
出力回路の立ち下がり時に出力トランジスタのベースに
供給される電流が削減されるため、出力回路の立ち下が
り時に出力トランジスタを流れる過電流を減らして、接
地電位の浮き上がりやノイズの発生を防止することがで
きる。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第１の実施例における過電流の波形を
示す図。
示す図。
【図３】本発明の第２の実施例を示す回路図。
【図４】本発明の第３の実施例を示す回路図。
【図５】本発明の第４の実施例を示す回路図。
【図６】従来例を示す回路図。
【図７】従来例における過電流の波形を示す図。
Ｑ１，Ｑ２…ＮＰＮトランジスタ、 Ｍ１…Ｐチャネルトランジスタ、 Ｍ２…Ｎチャネルトランジスタ、 Ｒ１，Ｒ２…抵抗、 Ｂ１…バッファ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 学 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/08
Claims (6)
- 【請求項１】 出力端子と接地電位間に設けられた第１
のトランジスタと、 前記第１のトランジスタのベースと電源間にダーリント
ン接続された第２のトランジスタと、 前記第１のトランジスタのベースと接地電位間に設けら
れ、ゲートが前記出力端子に接続され、前記出力端子の
電位が立ち下がり始めた時に導通し前記第１のトランジ
スタのベース電流を削減するＮチャネルトランジスタ
と、 前記第２のトランジスタのベースと前記第１のトランジ
スタのベース間に設けられ、ゲートが前記出力端子に接
続され、前記出力端子の電位が立ち下がると導通し前記
第１のトランジスタのベース電流を削減するＰチャネル
トランジスタとを具備することを特徴とする出力回路。 - 【請求項２】 出力端子と接地電位間に設けられた第１
のトランジスタと、 前記第１のトランジスタのベースと接地電位間に設けら
れ、ゲートが前記出力端子に接続され、前記出力端子の
電位が立ち下がり始めた時に導通し前記第１のトランジ
スタのベース電流を削減するＮチャネルトランジスタと
を具備することを特徴とする出力回路。 - 【請求項３】 出力端子と接地電位間に設けられた第１
のトランジスタと、 前記第１のトランジスタのベースと電源間にダーリント
ン接続された第２のトランジスタと、 前記第２のトランジスタのベースと前記第１のトランジ
スタのベース間に設けられ、ゲートが前記出力端子に接
続され、前記出力端子の電位が立ち下がると導通し前記
第１のトランジスタのベース電流を削減するＰチャネル
トランジスタとを具備することを特徴とする出力回路。 - 【請求項４】 前記第１のトランジスタのベースと接地
電位間に接続された抵抗をさらに具備することを特徴と
する請求項１、２、３記載の出力回路。 - 【請求項５】 前記第１のトランジスタは、オープンコ
レクタ回路を構成することを特徴とする請求項１、２、
３記載の出力回路。 - 【請求項６】 前記出力端子と電源間にダーリントン接
続された第３のトランジスタ及び第４のトランジスタを
さらに具備し、プッシュプル回路を構成することを特徴
とする請求項１記載の出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18486496A JP3234159B2 (ja) | 1996-07-15 | 1996-07-15 | 出力回路 |
| KR1019970032168A KR100256987B1 (ko) | 1996-07-15 | 1997-07-11 | 출력회로 |
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| US08/892,974 US5999036A (en) | 1996-07-15 | 1997-07-15 | Output circuit with output voltage controlled by current flow through an output transistor circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18486496A JP3234159B2 (ja) | 1996-07-15 | 1996-07-15 | 出力回路 |
| US08/892,974 US5999036A (en) | 1996-07-15 | 1997-07-15 | Output circuit with output voltage controlled by current flow through an output transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032484A JPH1032484A (ja) | 1998-02-03 |
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Family
ID=26502756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18486496A Expired - Fee Related JP3234159B2 (ja) | 1996-07-15 | 1996-07-15 | 出力回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3234159B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4581542A (en) * | 1983-11-14 | 1986-04-08 | General Electric Company | Driver circuits for emitter switch gate turn-off SCR devices |
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| US5296765A (en) * | 1992-03-20 | 1994-03-22 | Siliconix Incorporated | Driver circuit for sinking current to two supply voltages |
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1996
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-
1997
- 1997-07-15 US US08/892,974 patent/US5999036A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1032484A (ja) | 1998-02-03 |
| US5999036A (en) | 1999-12-07 |
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