JP2002314393A - 低しきい値ｍｏｓトランジスタの電源スタンバイ回路 - Google Patents
低しきい値ｍｏｓトランジスタの電源スタンバイ回路Info
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Abstract
(57)【要約】
【課題】 低しきい値ＭＯＳトランジスタを用いた電源
スタンバイ回路において、バイアスカット時におけるリ
ーク電流を低減できるようにする。 【解決手段】 低電源電圧ＶＤＤの動作を実現するため
にＭＯＳＦＥＴ１，２のしきい値電圧を低く設定したＭ
ＯＳ型半導体集積回路において、ｐＭＯＳＦＥＴ２のド
レイン電流Ｉdの経路中にｎＭＯＳＦＥＴ１を設け、当
該経路を導通／非導通に切り替えることによって回路４
に対するバイアスの印加を制御するようにすることによ
り、バイアスのカット時においてもｐＭＯＳＦＥＴ２の
ゲート−ソース間電圧がゼロとならないようにして、ｐ
ＭＯＳＦＥＴ２にリーク電流が発生することを抑制でき
るようにする。
スタンバイ回路において、バイアスカット時におけるリ
ーク電流を低減できるようにする。 【解決手段】 低電源電圧ＶＤＤの動作を実現するため
にＭＯＳＦＥＴ１，２のしきい値電圧を低く設定したＭ
ＯＳ型半導体集積回路において、ｐＭＯＳＦＥＴ２のド
レイン電流Ｉdの経路中にｎＭＯＳＦＥＴ１を設け、当
該経路を導通／非導通に切り替えることによって回路４
に対するバイアスの印加を制御するようにすることによ
り、バイアスのカット時においてもｐＭＯＳＦＥＴ２の
ゲート−ソース間電圧がゼロとならないようにして、ｐ
ＭＯＳＦＥＴ２にリーク電流が発生することを抑制でき
るようにする。
Description
【０００１】
【発明の属する技術分野】本発明は低しきい値ＭＯＳト
ランジスタの電源スタンバイ回路に関し、特に、低電源
電圧動作を実現するためにＭＯＳトランジスタのしきい
値電圧を低く設定したＭＯＳ型半導体集積回路の電源ス
タンバイ回路に用いて好適なものである。
ランジスタの電源スタンバイ回路に関し、特に、低電源
電圧動作を実現するためにＭＯＳトランジスタのしきい
値電圧を低く設定したＭＯＳ型半導体集積回路の電源ス
タンバイ回路に用いて好適なものである。
【０００２】
【従来の技術】ＣＭＯＳ回路などで構成されたデバイス
の多くは、動作モードとスタンバイモードとを有してい
る。スタンバイモードとは、未使用時において回路に流
れる電流をゼロとすることにより、低消費電力化等を図
ったモードである。ただし、この場合でも、デバイスに
対して電圧を印加しておく必要がある。
の多くは、動作モードとスタンバイモードとを有してい
る。スタンバイモードとは、未使用時において回路に流
れる電流をゼロとすることにより、低消費電力化等を図
ったモードである。ただし、この場合でも、デバイスに
対して電圧を印加しておく必要がある。
【０００３】例えば、目的デバイスに制御用のマイクロ
コンピュータ（マイコン）などが接続された構成では、
目的デバイスをオフにするときでも、メモリのバックア
ップや他の回路の制御などのために、マイコンはオンと
なっていることが多い。その場合に、目的デバイスの電
圧を完全にオフにしてしまうと、マイコンからの出力電
圧が目的デバイスに流れ込み、回路が破壊されてしまう
恐れがある。そのため、目的デバイスの待機時において
も、電圧は印加しておく必要がある。
コンピュータ（マイコン）などが接続された構成では、
目的デバイスをオフにするときでも、メモリのバックア
ップや他の回路の制御などのために、マイコンはオンと
なっていることが多い。その場合に、目的デバイスの電
圧を完全にオフにしてしまうと、マイコンからの出力電
圧が目的デバイスに流れ込み、回路が破壊されてしまう
恐れがある。そのため、目的デバイスの待機時において
も、電圧は印加しておく必要がある。
【０００４】従来、このような動作モードとスタンバイ
モードのパワー制御は、バイアス電圧の印加のオン／オ
フを切り替えることによって実現していた。図３は、バ
イアスの切替機能を備えた従来の電源スタンバイ回路の
構成例を示す図である。図３において、３１，２はｐＭ
ＯＳＦＥＴである。
モードのパワー制御は、バイアス電圧の印加のオン／オ
フを切り替えることによって実現していた。図３は、バ
イアスの切替機能を備えた従来の電源スタンバイ回路の
構成例を示す図である。図３において、３１，２はｐＭ
ＯＳＦＥＴである。
【０００５】ｐＭＯＳＦＥＴ３１のゲートはスイッチ３
の出力端に接続されている。このスイッチ３の一方の切
替端子ａは電源電圧ＶＤＤに接続され、他方の切替端子
ｂは接地されている。これにより、スイッチ３が一方の
切替端子ａ側に接続されたときにｐＭＯＳＦＥＴ３１が
オフとなり、他方の切替端子ｂ側に接続されたときにｐ
ＭＯＳＦＥＴ３１がオンとなる。また、ｐＭＯＳＦＥＴ
３１のソースは電源電圧ＶＤＤに接続され、ドレインは
ｐＭＯＳＦＥＴ２のゲートに接続されている。
の出力端に接続されている。このスイッチ３の一方の切
替端子ａは電源電圧ＶＤＤに接続され、他方の切替端子
ｂは接地されている。これにより、スイッチ３が一方の
切替端子ａ側に接続されたときにｐＭＯＳＦＥＴ３１が
オフとなり、他方の切替端子ｂ側に接続されたときにｐ
ＭＯＳＦＥＴ３１がオンとなる。また、ｐＭＯＳＦＥＴ
３１のソースは電源電圧ＶＤＤに接続され、ドレインは
ｐＭＯＳＦＥＴ２のゲートに接続されている。
【０００６】ｐＭＯＳＦＥＴ２のゲートはバイアス電圧
Ｖbiasに接続されるとともに、ｐＭＯＳＦＥＴ３１を介
して電源電圧ＶＤＤに接続されている。また、ｐＭＯＳ
ＦＥＴ２のソースは電源電圧ＶＤＤに接続され、ドレイ
ンは目的デバイスの回路４に接続されている。ｐＭＯＳ
ＦＥＴ２がオンのとき、目的デバイスの回路４に電源電
圧ＶＤＤがかけられる。
Ｖbiasに接続されるとともに、ｐＭＯＳＦＥＴ３１を介
して電源電圧ＶＤＤに接続されている。また、ｐＭＯＳ
ＦＥＴ２のソースは電源電圧ＶＤＤに接続され、ドレイ
ンは目的デバイスの回路４に接続されている。ｐＭＯＳ
ＦＥＴ２がオンのとき、目的デバイスの回路４に電源電
圧ＶＤＤがかけられる。
【０００７】次に、動作を説明する。動作モードにおい
て、スイッチ３が切替端子ａ側に接続されると、ｐＭＯ
ＳＦＥＴ３１がオフとなる。これにより、ｐＭＯＳＦＥ
Ｔ２のゲートにバイアス電圧Ｖbiasが印加され、ｐＭＯ
ＳＦＥＴ２のゲートとソースとの間に電圧差が生じ、ｐ
ＭＯＳＦＥＴ２がオンとなる。
て、スイッチ３が切替端子ａ側に接続されると、ｐＭＯ
ＳＦＥＴ３１がオフとなる。これにより、ｐＭＯＳＦＥ
Ｔ２のゲートにバイアス電圧Ｖbiasが印加され、ｐＭＯ
ＳＦＥＴ２のゲートとソースとの間に電圧差が生じ、ｐ
ＭＯＳＦＥＴ２がオンとなる。
【０００８】一方、スタンバイモードにおいて、スイッ
チ３が切替端子ｂ側に接続されると、ｐＭＯＳＦＥＴ３
１がオンとなる。これにより、ｐＭＯＳＦＥＴ２のゲー
トとソースに同じ電源電圧ＶＤＤが印加され、ｐＭＯＳ
ＦＥＴ２に対するバイアス電圧Ｖbiasの印加がカットさ
れる。このとき、ゲート−ソース間電圧Ｖgsがゼロとな
るので、ｐＭＯＳＦＥＴ２はオフとなる。
チ３が切替端子ｂ側に接続されると、ｐＭＯＳＦＥＴ３
１がオンとなる。これにより、ｐＭＯＳＦＥＴ２のゲー
トとソースに同じ電源電圧ＶＤＤが印加され、ｐＭＯＳ
ＦＥＴ２に対するバイアス電圧Ｖbiasの印加がカットさ
れる。このとき、ゲート−ソース間電圧Ｖgsがゼロとな
るので、ｐＭＯＳＦＥＴ２はオフとなる。
【０００９】このように、従来の電源スタンバイ回路で
は、バイアスのカットは、ｐＭＯＳＦＥＴ２のゲート−
ソース間電圧Ｖgsをゼロとするように制御し、これによ
って当該ｐＭＯＳＦＥＴ２をオフとすることによって実
現していた。
は、バイアスのカットは、ｐＭＯＳＦＥＴ２のゲート−
ソース間電圧Ｖgsをゼロとするように制御し、これによ
って当該ｐＭＯＳＦＥＴ２をオフとすることによって実
現していた。
【００１０】
【発明が解決しようとする課題】近年における半導体装
置の微細化技術の進歩に伴い、ＭＯＳＦＥＴ等のＭＯＳ
トランジスタは、そのチャネル長が大幅に短くなってき
ている。その結果、耐圧等の関係から電源電圧ＶＤＤの
レベルを小さくする必要性が生じている。このような低
電源電圧化の状況においても、デバイスの動作速度を高
速に維持するために、ＭＯＳトランジスタのしきい値電
圧Ｖthを下げることで対応している。
置の微細化技術の進歩に伴い、ＭＯＳＦＥＴ等のＭＯＳ
トランジスタは、そのチャネル長が大幅に短くなってき
ている。その結果、耐圧等の関係から電源電圧ＶＤＤの
レベルを小さくする必要性が生じている。このような低
電源電圧化の状況においても、デバイスの動作速度を高
速に維持するために、ＭＯＳトランジスタのしきい値電
圧Ｖthを下げることで対応している。
【００１１】しかしながら、ＭＯＳトランジスタのしき
い値電圧Ｖthを単純に下げると、これに伴いＭＯＳトラ
ンジスタのリーク電流が増大してしまうという問題が生
じる。図４は、ＭＯＳトランジスタのしきい値電圧Ｖth
とリーク電流ＩLとの関係を示す特性図である。図４に
おいて、横軸はしきい値電圧Ｖth（ＭＯＳトランジスタ
のゲート−ソース間電圧Ｖgs）、縦軸はリーク電流ＩL
（ＭＯＳトランジスタのドレイン電流Ｉd）をそれぞれ
表している。
い値電圧Ｖthを単純に下げると、これに伴いＭＯＳトラ
ンジスタのリーク電流が増大してしまうという問題が生
じる。図４は、ＭＯＳトランジスタのしきい値電圧Ｖth
とリーク電流ＩLとの関係を示す特性図である。図４に
おいて、横軸はしきい値電圧Ｖth（ＭＯＳトランジスタ
のゲート−ソース間電圧Ｖgs）、縦軸はリーク電流ＩL
（ＭＯＳトランジスタのドレイン電流Ｉd）をそれぞれ
表している。
【００１２】図４に示すように、ＭＯＳトランジスタの
しきい値電圧が比較的大きいＶth1の場合は、ゲート−
ソース間電圧Ｖgs＝０のバイアスカット時においても、
リーク電流は殆ど生じていない。しかし、ＭＯＳトラン
ジスタのしきい値電圧がＶth2に下がると、ドレイン電
流Ｉdの特性の傾きは変化しないことから、ゲート−ソ
ース間電圧Ｖgs＝０のバイアスカット時においてリーク
電流ＩLが生じることになる。しきい値電圧Ｖthが小さ
くなるほど、リーク電流ＩLは増大する。
しきい値電圧が比較的大きいＶth1の場合は、ゲート−
ソース間電圧Ｖgs＝０のバイアスカット時においても、
リーク電流は殆ど生じていない。しかし、ＭＯＳトラン
ジスタのしきい値電圧がＶth2に下がると、ドレイン電
流Ｉdの特性の傾きは変化しないことから、ゲート−ソ
ース間電圧Ｖgs＝０のバイアスカット時においてリーク
電流ＩLが生じることになる。しきい値電圧Ｖthが小さ
くなるほど、リーク電流ＩLは増大する。
【００１３】また、リーク電流ＩLの発生箇所が複数段
にわたって存在するような回路の場合には、１段あたり
のリーク電流が少なくても、多段になると大きなリーク
電流となってしまう。
にわたって存在するような回路の場合には、１段あたり
のリーク電流が少なくても、多段になると大きなリーク
電流となってしまう。
【００１４】本発明は、このような問題を解決するため
に成されたものであり、低しきい値ＭＯＳトランジスタ
を用いた電源スタンバイ回路において、バイアスカット
時におけるリーク電流を低減できるようにすることを目
的とする。
に成されたものであり、低しきい値ＭＯＳトランジスタ
を用いた電源スタンバイ回路において、バイアスカット
時におけるリーク電流を低減できるようにすることを目
的とする。
【００１５】
【課題を解決するための手段】本発明による低しきい値
ＭＯＳトランジスタの電源スタンバイ回路は、低電源電
圧動作を実現するためにＭＯＳトランジスタのしきい値
電圧を低く設定したＭＯＳ型半導体集積回路において、
動作モードおよびスタンバイモードの切り替えに応じて
デバイスに対するバイアスの印加を制御する電源スタン
バイ回路であって、上記バイアスに接続された第１のＭ
ＯＳトランジスタと、上記第１のＭＯＳトランジスタの
ドレイン電流の経路を導通／非導通に切り替えることに
よって上記デバイスに対する上記バイアスの印加を制御
するための第２のＭＯＳトランジスタとを備えたことを
特徴とする。
ＭＯＳトランジスタの電源スタンバイ回路は、低電源電
圧動作を実現するためにＭＯＳトランジスタのしきい値
電圧を低く設定したＭＯＳ型半導体集積回路において、
動作モードおよびスタンバイモードの切り替えに応じて
デバイスに対するバイアスの印加を制御する電源スタン
バイ回路であって、上記バイアスに接続された第１のＭ
ＯＳトランジスタと、上記第１のＭＯＳトランジスタの
ドレイン電流の経路を導通／非導通に切り替えることに
よって上記デバイスに対する上記バイアスの印加を制御
するための第２のＭＯＳトランジスタとを備えたことを
特徴とする。
【００１６】本発明の他の態様では、低電源電圧動作を
実現するためにＭＯＳトランジスタのしきい値電圧を低
く設定したＭＯＳ型半導体集積回路において、動作モー
ドおよびスタンバイモードの切り替えに応じてデバイス
に対するバイアスの印加を制御する電源スタンバイ回路
であって、上記バイアスにゲートが接続されるととも
に、上記低電源電圧にソースが接続された第１のＭＯＳ
トランジスタと、上記第１のＭＯＳトランジスタのドレ
インに接続された上記デバイスと、上記デバイスにドレ
インが接続されるともに、ソースが接地され、ゲートへ
の入力に応じてオン／オフする第２のＭＯＳトランジス
タとを備えたことを特徴とする。
実現するためにＭＯＳトランジスタのしきい値電圧を低
く設定したＭＯＳ型半導体集積回路において、動作モー
ドおよびスタンバイモードの切り替えに応じてデバイス
に対するバイアスの印加を制御する電源スタンバイ回路
であって、上記バイアスにゲートが接続されるととも
に、上記低電源電圧にソースが接続された第１のＭＯＳ
トランジスタと、上記第１のＭＯＳトランジスタのドレ
インに接続された上記デバイスと、上記デバイスにドレ
インが接続されるともに、ソースが接地され、ゲートへ
の入力に応じてオン／オフする第２のＭＯＳトランジス
タとを備えたことを特徴とする。
【００１７】本発明のその他の態様では、低電源電圧動
作を実現するためにＭＯＳトランジスタのしきい値電圧
を低く設定したＭＯＳ型半導体集積回路において、動作
モードおよびスタンバイモードの切り替えに応じてデバ
イスに対するバイアスの印加を制御する電源スタンバイ
回路であって、上記バイアスにゲートが接続されるとと
もに、上記低電源電圧にソースが接続された第１のＭＯ
Ｓトランジスタと、一端が接地された上記デバイスと、
上記第１のＭＯＳトランジスタと上記デバイスとの間に
接続され、ゲートへの入力に応じてオン／オフする第２
のＭＯＳトランジスタとを備えたことを特徴とする。
作を実現するためにＭＯＳトランジスタのしきい値電圧
を低く設定したＭＯＳ型半導体集積回路において、動作
モードおよびスタンバイモードの切り替えに応じてデバ
イスに対するバイアスの印加を制御する電源スタンバイ
回路であって、上記バイアスにゲートが接続されるとと
もに、上記低電源電圧にソースが接続された第１のＭＯ
Ｓトランジスタと、一端が接地された上記デバイスと、
上記第１のＭＯＳトランジスタと上記デバイスとの間に
接続され、ゲートへの入力に応じてオン／オフする第２
のＭＯＳトランジスタとを備えたことを特徴とする。
【００１８】本発明のその他の態様では、上記第２のＭ
ＯＳトランジスタはｎＭＯＳＦＥＴであることを特徴と
する。
ＯＳトランジスタはｎＭＯＳＦＥＴであることを特徴と
する。
【００１９】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本実施形態による低しき
い値ＭＯＳトランジスタの電源スタンバイ回路の構成例
を示す図である。なお、図１において、図３に示した構
成要素と同一の構成要素には同一の符号を付している。
に基づいて説明する。図１は、本実施形態による低しき
い値ＭＯＳトランジスタの電源スタンバイ回路の構成例
を示す図である。なお、図１において、図３に示した構
成要素と同一の構成要素には同一の符号を付している。
【００２０】図１において、１はｎＭＯＳＦＥＴ、２は
ｐＭＯＳＦＥＴである。ｎＭＯＳＦＥＴ１は、ｐＭＯＳ
ＦＥＴ２に比べてしきい値電圧Ｖthが大きい。
ｐＭＯＳＦＥＴである。ｎＭＯＳＦＥＴ１は、ｐＭＯＳ
ＦＥＴ２に比べてしきい値電圧Ｖthが大きい。
【００２１】ｎＭＯＳＦＥＴ１のゲートはスイッチ３の
出力端に接続されている。このスイッチ３の一方の切替
端子ａは電源電圧ＶＤＤに接続され、他方の切替端子ｂ
は接地されている。これにより、スイッチ３が一方の切
替端子ａ側に接続されたときにｎＭＯＳＦＥＴ１がオン
となり、他方の切替端子ｂ側に接続されたときにｎＭＯ
ＳＦＥＴ１がオフとなる。また、ｎＭＯＳＦＥＴ１のソ
ースは接地され、ドレインは目的デバイスの回路４に接
続されている。
出力端に接続されている。このスイッチ３の一方の切替
端子ａは電源電圧ＶＤＤに接続され、他方の切替端子ｂ
は接地されている。これにより、スイッチ３が一方の切
替端子ａ側に接続されたときにｎＭＯＳＦＥＴ１がオン
となり、他方の切替端子ｂ側に接続されたときにｎＭＯ
ＳＦＥＴ１がオフとなる。また、ｎＭＯＳＦＥＴ１のソ
ースは接地され、ドレインは目的デバイスの回路４に接
続されている。
【００２２】ｐＭＯＳＦＥＴ２のゲートはバイアス電圧
Ｖbiasに接続され、ソースは電源電圧ＶＤＤに接続さ
れ、ドレインは目的デバイスの回路４に接続されてい
る。このように、本実施形態では、ｐＭＯＳＦＥＴ２の
ゲートにバイアス電圧Ｖbiasが常に印加されている。バ
イアスのカットは、ｐＭＯＳＦＥＴ２のゲート−ソース
間電圧Ｖgsをゼロとすることでなく、ドレイン電流Ｉd
をゼロとすることによって実現する。
Ｖbiasに接続され、ソースは電源電圧ＶＤＤに接続さ
れ、ドレインは目的デバイスの回路４に接続されてい
る。このように、本実施形態では、ｐＭＯＳＦＥＴ２の
ゲートにバイアス電圧Ｖbiasが常に印加されている。バ
イアスのカットは、ｐＭＯＳＦＥＴ２のゲート−ソース
間電圧Ｖgsをゼロとすることでなく、ドレイン電流Ｉd
をゼロとすることによって実現する。
【００２３】次に、動作を説明する。動作モードにおい
て、スイッチ３が切替端子ａ側に接続されると、ｎＭＯ
ＳＦＥＴ１がオンとなる。このとき、ｐＭＯＳＦＥＴ２
のゲートにはバイアス電圧Ｖbiasが印加され、ｐＭＯＳ
ＦＥＴ２のゲートとソースとの間に電圧差が生じてｐＭ
ＯＳＦＥＴ２はオンとなっている。これにより、電源電
圧ＶＤＤからｐＭＯＳＦＥＴ２、回路４、ｎＭＯＳＦＥ
Ｔ１を介してグランドに至る経路が導通する。
て、スイッチ３が切替端子ａ側に接続されると、ｎＭＯ
ＳＦＥＴ１がオンとなる。このとき、ｐＭＯＳＦＥＴ２
のゲートにはバイアス電圧Ｖbiasが印加され、ｐＭＯＳ
ＦＥＴ２のゲートとソースとの間に電圧差が生じてｐＭ
ＯＳＦＥＴ２はオンとなっている。これにより、電源電
圧ＶＤＤからｐＭＯＳＦＥＴ２、回路４、ｎＭＯＳＦＥ
Ｔ１を介してグランドに至る経路が導通する。
【００２４】一方、スタンバイモードにおいて、スイッ
チ３が切替端子ｂ側に接続されると、ｎＭＯＳＦＥＴ１
がオフとなる。このとき、ｐＭＯＳＦＥＴ２はオンとな
っているが、電源電圧ＶＤＤからｐＭＯＳＦＥＴ２、回
路４、ｎＭＯＳＦＥＴ１を介してグランドに至る経路が
非導通となり、ドレイン電流Ｉdがゼロとなる。これに
より、ｐＭＯＳＦＥＴ２に対するバイアス電圧Ｖbiasの
印加が実質上カットされることとなる。
チ３が切替端子ｂ側に接続されると、ｎＭＯＳＦＥＴ１
がオフとなる。このとき、ｐＭＯＳＦＥＴ２はオンとな
っているが、電源電圧ＶＤＤからｐＭＯＳＦＥＴ２、回
路４、ｎＭＯＳＦＥＴ１を介してグランドに至る経路が
非導通となり、ドレイン電流Ｉdがゼロとなる。これに
より、ｐＭＯＳＦＥＴ２に対するバイアス電圧Ｖbiasの
印加が実質上カットされることとなる。
【００２５】以上のように、本実施形態によれば、ドレ
イン電流Ｉdをゼロとすることによってバイアスのカッ
トを実現し、ｐＭＯＳＦＥＴ２のゲート−ソース間電圧
Ｖgsは常に非ゼロとしているので、バイアスカット時に
おけるリーク電流の発生を抑制することができる（図４
参照）。また、ドレイン電流Ｉdをゼロとするためのス
イッチング素子であるｎＭＯＳＦＥＴ１は、ｐＭＯＳＦ
ＥＴに比べてリーク電流が少ないので、リーク電流の発
生をより低減することができる。
イン電流Ｉdをゼロとすることによってバイアスのカッ
トを実現し、ｐＭＯＳＦＥＴ２のゲート−ソース間電圧
Ｖgsは常に非ゼロとしているので、バイアスカット時に
おけるリーク電流の発生を抑制することができる（図４
参照）。また、ドレイン電流Ｉdをゼロとするためのス
イッチング素子であるｎＭＯＳＦＥＴ１は、ｐＭＯＳＦ
ＥＴに比べてリーク電流が少ないので、リーク電流の発
生をより低減することができる。
【００２６】図２は、本実施形態による低しきい値ＭＯ
Ｓトランジスタの電源スタンバイ回路の他の構成例を示
す図である。なお、図２において、図１に示した構成要
素と同一の構成要素には同一の符号を付して、重複する
説明を省略する。
Ｓトランジスタの電源スタンバイ回路の他の構成例を示
す図である。なお、図２において、図１に示した構成要
素と同一の構成要素には同一の符号を付して、重複する
説明を省略する。
【００２７】上記図１に示した構成では、ｎＭＯＳＦＥ
Ｔ１を回路４とグランドとの間に接続していた。この場
合、回路４とグランドとの間に電位差ΔＶが発生し、回
路４の動作に影響を与えてしまうことが考えられる。こ
れに対して、図２に示す構成では、ｎＭＯＳＦＥＴ１を
ｐＭＯＳＦＥＴ２と回路４との間に接続し、回路４は直
接グランドに接続している。これにより、上述の電位差
ΔＶによる回路４への悪影響を防止することができる。
Ｔ１を回路４とグランドとの間に接続していた。この場
合、回路４とグランドとの間に電位差ΔＶが発生し、回
路４の動作に影響を与えてしまうことが考えられる。こ
れに対して、図２に示す構成では、ｎＭＯＳＦＥＴ１を
ｐＭＯＳＦＥＴ２と回路４との間に接続し、回路４は直
接グランドに接続している。これにより、上述の電位差
ΔＶによる回路４への悪影響を防止することができる。
【００２８】なお、上記実施形態では、バイアスカット
時におけるリーク電流の発生を低減することについて説
明した。これに対し、例えばバイアス印加時において、
印加されるバイアスに応じてｐＭＯＳＦＥＴ２のしきい
値電圧を大きくするように制御することにより、バイア
ス印加時におけるリーク電流を低減することも可能であ
る。
時におけるリーク電流の発生を低減することについて説
明した。これに対し、例えばバイアス印加時において、
印加されるバイアスに応じてｐＭＯＳＦＥＴ２のしきい
値電圧を大きくするように制御することにより、バイア
ス印加時におけるリーク電流を低減することも可能であ
る。
【００２９】その他、以上に説明した実施形態は、本発
明を実施するにあたっての具体化の一例を示したものに
過ぎず、これによって本発明の技術的範囲が限定的に解
釈されてはならないものである。すなわち、本発明はそ
の精神、またはその主要な特徴から逸脱することなく、
様々な形で実施することができる。
明を実施するにあたっての具体化の一例を示したものに
過ぎず、これによって本発明の技術的範囲が限定的に解
釈されてはならないものである。すなわち、本発明はそ
の精神、またはその主要な特徴から逸脱することなく、
様々な形で実施することができる。
【００３０】
【発明の効果】本発明は上述したように、第１のＭＯＳ
トランジスタのドレイン電流の経路を導通／非導通に切
り替えることによってデバイスに対するバイアスの印加
を制御するようにしたので、バイアスのカット時におい
ても第１のＭＯＳトランジスタのゲート−ソース間電圧
がゼロとならないようにすることができ、しきい値電圧
が低く設定された第１のＭＯＳトランジスタにリーク電
流が発生することを抑制することができる。
トランジスタのドレイン電流の経路を導通／非導通に切
り替えることによってデバイスに対するバイアスの印加
を制御するようにしたので、バイアスのカット時におい
ても第１のＭＯＳトランジスタのゲート−ソース間電圧
がゼロとならないようにすることができ、しきい値電圧
が低く設定された第１のＭＯＳトランジスタにリーク電
流が発生することを抑制することができる。
【００３１】また、本発明の他の特徴によれば、第１の
ＭＯＳトランジスタのドレイン電流の経路を導通／非導
通に切り替えるための第２のＭＯＳトランジスタをｎＭ
ＯＳＦＥＴで構成することにより、ｐＭＯＳＦＥＴで構
成する場合に比べてリーク電流を低減することができ
る。
ＭＯＳトランジスタのドレイン電流の経路を導通／非導
通に切り替えるための第２のＭＯＳトランジスタをｎＭ
ＯＳＦＥＴで構成することにより、ｐＭＯＳＦＥＴで構
成する場合に比べてリーク電流を低減することができ
る。
【図１】本実施形態による低しきい値ＭＯＳトランジス
タの電源スタンバイ回路の構成例を示す図である。
タの電源スタンバイ回路の構成例を示す図である。
【図２】本実施形態による低しきい値ＭＯＳトランジス
タの電源スタンバイ回路の他の構成例を示す図である。
タの電源スタンバイ回路の他の構成例を示す図である。
【図３】従来の電源スタンバイ回路の構成を示す図であ
る。
る。
【図４】ＭＯＳトランジスタのしきい値電圧とリーク電
流との関係を示す特性図である。
流との関係を示す特性図である。
１ ｎＭＯＳＦＥＴ（第２のＭＯＳトランジスタ） ２ ｐＭＯＳＦＥＴ（第１のＭＯＳトランジスタ） ３ スイッチ ４ 目的デバイスの回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV06 CD15 DF01 DF08 DF16 EZ20 5J056 AA00 BB10 BB18 BB49 CC03 DD13 DD28 FF06 KK03
Claims (4)
- 【請求項１】 低電源電圧動作を実現するためにＭＯＳ
トランジスタのしきい値電圧を低く設定したＭＯＳ型半
導体集積回路において、動作モードおよびスタンバイモ
ードの切り替えに応じてデバイスに対するバイアスの印
加を制御する電源スタンバイ回路であって、 上記バイアスに接続された第１のＭＯＳトランジスタ
と、 上記第１のＭＯＳトランジスタのドレイン電流の経路を
導通／非導通に切り替えることによって上記デバイスに
対する上記バイアスの印加を制御するための第２のＭＯ
Ｓトランジスタとを備えたことを特徴とする低しきい値
ＭＯＳトランジスタの電源スタンバイ回路。 - 【請求項２】 低電源電圧動作を実現するためにＭＯＳ
トランジスタのしきい値電圧を低く設定したＭＯＳ型半
導体集積回路において、動作モードおよびスタンバイモ
ードの切り替えに応じてデバイスに対するバイアスの印
加を制御する電源スタンバイ回路であって、 上記バイアスにゲートが接続されるとともに、上記低電
源電圧にソースが接続された第１のＭＯＳトランジスタ
と、 上記第１のＭＯＳトランジスタのドレインに接続された
上記デバイスと、 上記デバイスにドレインが接続されるともに、ソースが
接地され、ゲートへの入力に応じてオン／オフする第２
のＭＯＳトランジスタとを備えたことを特徴とする低し
きい値ＭＯＳトランジスタの電源スタンバイ回路。 - 【請求項３】 低電源電圧動作を実現するためにＭＯＳ
トランジスタのしきい値電圧を低く設定したＭＯＳ型半
導体集積回路において、動作モードおよびスタンバイモ
ードの切り替えに応じてデバイスに対するバイアスの印
加を制御する電源スタンバイ回路であって、 上記バイアスにゲートが接続されるとともに、上記低電
源電圧にソースが接続された第１のＭＯＳトランジスタ
と、 一端が接地された上記デバイスと、 上記第１のＭＯＳトランジスタと上記デバイスとの間に
接続され、ゲートへの入力に応じてオン／オフする第２
のＭＯＳトランジスタとを備えたことを特徴とする低し
きい値ＭＯＳトランジスタの電源スタンバイ回路。 - 【請求項４】 上記第２のＭＯＳトランジスタはｎＭＯ
ＳＦＥＴであることを特徴とする請求項１〜３の何れか
１項に記載の低しきい値ＭＯＳトランジスタの電源スタ
ンバイ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116419A JP2002314393A (ja) | 2001-04-16 | 2001-04-16 | 低しきい値ｍｏｓトランジスタの電源スタンバイ回路 |
| PCT/JP2002/003620 WO2002087085A1 (en) | 2001-04-16 | 2002-04-11 | Power standby circuit of low-threshold mos transistor |
| TW91107492A TW559858B (en) | 2001-04-16 | 2002-04-12 | Power supply standby circuit of low threshold MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116419A JP2002314393A (ja) | 2001-04-16 | 2001-04-16 | 低しきい値ｍｏｓトランジスタの電源スタンバイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314393A true JP2002314393A (ja) | 2002-10-25 |
Family
ID=18967156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116419A Pending JP2002314393A (ja) | 2001-04-16 | 2001-04-16 | 低しきい値ｍｏｓトランジスタの電源スタンバイ回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2002314393A (ja) |
| TW (1) | TW559858B (ja) |
| WO (1) | WO2002087085A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7782124B2 (en) | 2004-09-03 | 2010-08-24 | Fujitsu Semiconductor Limited | Voltage supply circuit of semiconductor device |
| WO2023060005A1 (en) * | 2021-10-06 | 2023-04-13 | Psemi Corporation | Circuits and methods for leakage reduction in mos devices |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05210976A (ja) * | 1991-11-08 | 1993-08-20 | Hitachi Ltd | 半導体集積回路 |
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| JPH09285109A (ja) * | 1996-04-09 | 1997-10-31 | Toshiba Corp | 半導体装置 |
| JPH10270993A (ja) * | 1997-03-26 | 1998-10-09 | Tokyo Univ | 半導体集積回路装置 |
| JPH11112297A (ja) * | 1997-10-06 | 1999-04-23 | Nec Corp | ラッチ回路及びこのラッチ回路を有する半導体集積回路 |
-
2001
- 2001-04-16 JP JP2001116419A patent/JP2002314393A/ja active Pending
-
2002
- 2002-04-11 WO PCT/JP2002/003620 patent/WO2002087085A1/ja active Application Filing
- 2002-04-12 TW TW91107492A patent/TW559858B/zh active
Patent Citations (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| TW559858B (en) | 2003-11-01 |
| WO2002087085A1 (en) | 2002-10-31 |
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